JP2001351386A - Semiconductor memory and its operation method - Google Patents

Semiconductor memory and its operation method

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JP2001351386A JP2000170600A JP2000170600A JP2001351386A JP 2001351386 A JP2001351386 A JP 2001351386A JP 2000170600 A JP2000170600 A JP 2000170600A JP 2000170600 A JP2000170600 A JP 2000170600A JP 2001351386 A JP2001351386 A JP 2001351386A
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孝之 江守
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Abstract

PROBLEM TO BE SOLVED: To reduce largely the bit cost keeping the constitution of so to speak gain cell as it is.
SOLUTION: This method is an operation method of a semiconductor memory having a write-in transistor Q1, plural memory cells MC having a read-out transistor Q2 of which a gate is connected to a first impurity region being a source or a drain of the write-in transistor Q1 and a gate is a storage node SN, write-in word lines WWL to which a gate of the write-in transistor Q1 is connected in the direction of word, bit lines BL to which a second impurity region being sources or drains of both transistors Q1, Q2 are connected in the direction of bit, and a read-out word line RWL capacity-coupled with the storage node SN, voltage of the write-in word line WWL and voltage of the bit line BL are controlled, voltage of ternary or more is written in plural storage nodes SN in plural memory cells MC and held.
COPYRIGHT: (C)2001,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、いわゆるゲインセルと称されるメモリセルを有し、当該セル内で保持された記憶データを、読み出しトランジスタを介した電荷供給により振幅低下を招くことなくビット線に読み出す半導体記憶装置およびその動作方法に関する。 The present invention relates has called memory cell a so-called gain cell, the memory data retained in the cell, the bit line without causing the amplitude reduction by the charge supply via a read transistor a semiconductor memory device and its method of operation read out.

【0002】 [0002]

【従来の技術】キャパシタの容量によって信号電圧を保持し、当該保持されている信号電圧に応じた情報を記憶するDRAMにおいては、近年、大容量化が進むにつれてメモリセルがますます微細化される。 Holding the signal voltage by the capacity of the Related Art capacitor in a DRAM for storing information corresponding to the signal voltage being the holding, in recent years, the memory cells are increasingly miniaturized As the capacity proceeds . メモリセルの微細化はキャパシタ容量の低下をもたらし、その結果、読み出し信号の振幅が小さくなり、読み出しに際して動作の安定性を確保し、読み出したデータの精度を保証することが困難になりつつある。 Miniaturization of the memory cells results in a decrease in the capacitance of the capacitor, so that the amplitude of the read signal is reduced, ensuring the stability of operation during read-out, is becoming difficult to ensure accuracy of the read data. このため、信号電圧を読み出しトランジスタのゲートに保持し、読み出しの際に当該読み出しトランジスタを介した電荷供給により信号電圧を振幅低下を招くことなくビット線に出力する、いわゆるゲインセルが注目されている。 Therefore, to hold the gate of the transistor reads out the signal voltage, and outputs a signal voltage to the bit line without causing the decrease in the amplitude, the so-called gain cell has attracted attention by the charge supply via the read transistors during readout.

【0003】このゲインセル(メモリセルMC)は、図2および図3に示すように、書き込みトランジスタQ [0003] The gain cell (memory cell MC), as shown in FIGS. 2 and 3, the writing transistor Q
1、読み出しトランジスタQ2、キャパシタ(CAPまたはC)によって構成されている。 1, the read transistor Q2, is constructed by a capacitor (CAP or C). 書き込みトランジスタQ1は、そのゲートが書き込みワード線WWLに接続されて、記憶ノードSNとビット線BL間に接続されている。 Write transistor Q1 has its gate connected to write word line WWL, which are connected between the storage node SN and the bit line BL. 読み出しトランジスタQ2は、そのゲートが記憶ノードSNに接続され、ソースがビット線BLに接続されている。 Read transistor Q2 has its gate connected to storage node SN, a source connected to bit line BL. 図2では読み出しトランジスタQ2のドレインが読み出しワード線RWLに接続され、図3では読み出しトランジスタQ2のドレインが電源電圧V CCの供給線に接続されている。 Drain of Figure 2 in the read transistor Q2 is connected to the read word line RWL, the drain of the read transistor Q2 in FIG. 3 is connected to the supply line of the power supply voltage V CC. これら読み出しトランジスタQ2 These read transistor Q2
は、読み出し時にのみバイアスされればよい。 Only it needs to be biased only when reading. したがって、図2では、読み出しトランジスタQ2のドレインバイアスを付与する電源電圧V CCの供給線と読み出しワード線RWLとを兼用させることで、配線を1本削減している。 Thus, in Figure 2, by also serves as a supply line and a read word line RWL of the power supply voltage V CC to impart drain bias of the read transistor Q2, which reduces one wiring.

【0004】キャパシタ(CAPまたはC)は、読み出しワード線RWLを記憶ノードSNに容量結合させるために設けられている。 [0004] capacitor (CAP or C) is provided in order to capacitively couple the read word line RWL to the storage node SN. 図3では、たとえばMIM(Metal In Figure 3, for example, MIM (Metal
-Insulator-Metal) 構造の容量素子CAPを設けているが、図2では、読み出しトランジスタQ2のゲートとドレイン間の寄生容量Cpを利用してキャパシタCを構成できる。 -Insulator-Metal) is provided with the capacitor element CAP structure, in FIG. 2, may constitute the capacitor C utilizing parasitic capacitance Cp between the gate and the drain of the read transistor Q2. したがって、図2のメモリセルは、実際の素子数を図3より少なくできる。 Therefore, the memory cell of FIG. 2, can be reduced from 3 to actual number of elements.

【0005】書き込みでは、ビット線BLに書き込みデータの“1”,“0”に対応した2値の電圧の何れかを設定し、書き込みワード線WWLを駆動して書き込みトランジスタQ1をオンさせる。 [0005] In the write "1" write data to the bit lines BL, "0" to set one of binary voltages corresponding to turn on the write transistor Q1 drives the write word line WWL. これにより、ビット線電圧が記憶ノードSNに伝達される。 Accordingly, the bit line voltage is transferred to the storage node SN. その後、書き込みトランジスタQ1をオフすると、記憶ノードSNが電気的フローティング状態となるので、記憶ノードSNにビット線電圧が記憶データとして保持される。 Thereafter, when turning off the write transistor Q1, since the storage node SN is electrically floating state, the bit line voltage is held as stored data in the storage node SN. この記憶状態で読み出しトランジスタQ2がオンしないように、そのしきい値電圧が設定されている。 As read transistor Q2 in the storage condition is not turned on, the threshold voltage is set. たとえば、記憶データ“1”に対応した電圧を0.75V、記憶データ“0” For example, 0.75 V, a voltage corresponding to the storage data "1", the stored data "0"
に対応した電圧を0Vとした場合、読み出しトランジスタQ2のしきい値電圧VthQ2を0.9V程度として、記憶データ“1”の電圧0.75Vによっても読み出しトランジスタQ2がオンしないようにする。 If a 0V voltage corresponding to the threshold voltage VthQ2 of the read transistor Q2 as about 0.9V, the read transistor Q2 is prevented from ON by the voltage 0.75V for storing data "1".

【0006】読み出しでは、ビット線を0Vでフローティング状態とし、読み出しワード線RWLの電圧をハイレベルに立ち上げる。 [0006] In reading, the floating state of the bit line at 0V, raises the voltage of the read word line RWL to a high level. これにより、キャパシタCAPまたはCを介した容量結合によって、記憶ノードSNの電圧が上昇する。 Thus, the coupling capacitor CAP or C, the voltage of the storage node SN rises. この記憶ノードSNの昇圧において、記憶データ“1”の昇圧後の電圧が読み出しトランジスタQ2のしきい値電圧VthQ2より高く、記憶データ“0” In the boosting of the storage node SN, the boosted voltage of the storage data "1" is higher than the threshold voltage VthQ2 of the read transistor Q2, the stored data "0"
の昇圧後の電圧がしきい値電圧VthQ2より低くなるように、キャパシタ容量値が予め決められている。 The raised voltage is to be lower than the threshold voltage VthQ2, capacitance values ​​are predetermined for. したがって、記憶データが“1”の場合に読み出しトランジスタQ2がオンし、ビット線BLが、記憶データ“1”の昇圧後の電圧からしきい値電圧VthQ2を引いた電圧VBLh Therefore, the voltage VBLh the read transistor Q2 when the stored data is "1" is turned on, the bit line BL, minus the threshold voltage VthQ2 from the boosted voltage of the storage data "1"
まで上昇する。 Until the rise. 一方、記憶データが“0”の場合、読み出しトランジスタQ2がオンしないので、ビット線電圧が0Vを維持する。 On the other hand, if the storage data is "0", since the read transistor Q2 is not turned on, the bit line voltage is maintained at 0V. このビット線電圧差をさらにセンスアンプで増幅することにより、2値の記憶データが検出され読み出される。 By amplifying by further sense amplifier the bit line voltage difference, storing binary data is read is detected.

【0007】ところで、1トランジスタ−1キャパシタ型のDRAMでは、キャパシタの蓄積電荷の放電で読み出し時にビット線が電圧変化するため、ビット線の負荷容量が大きいと僅かなビット線電圧変化しか得られない。 By the way, the 1 transistor -1 capacitor type DRAM, since the bit lines during the read discharge of accumulated charge of the capacitor is the voltage change, the load capacitance of the bit line is obtained only a small bit line voltage change greater . これに対し、上記したゲインセルでは、読み出し時にビット線BLに電圧変化をもたらす電荷が電源電圧V In contrast, in the gain cell described above, a charge power supply voltage V which results in a voltage change on the bit line BL during reading
CCの供給線または読み出しワード線RWLから供給される。 It is supplied from the CC supplying line or the read word line RWL of. このため、ビット線BLの負荷容量が大きい場合でも、ビット線BLは比較的に大きな上記電圧VBLh に急速に変化する。 Therefore, even when the load capacitance of the bit line BL is high, the bit line BL is rapidly changed to large the voltage VBLh relatively. したがって、ゲインセルは、DRAMセルと比較すると、読み出し動作が安定で、ノイズに強く、誤動作しにくいという利点がある。 Accordingly, gain cell, when compared with DRAM cells, the read operation is stable, resistant to noise, there is an advantage that hardly malfunctions.

【0008】また、ゲインセルにおけるキャパシタCA [0008] In addition, the capacitors in the gain cell CA
P,Cは、記憶ノードSNの昇圧用として用いられるので、その容量値がDRAMセルのキャパシタより小さくて済む。 P, C, since used as a booster of the storage node SN, the capacitance value be smaller than the capacitor of the DRAM cell. したがって、ゲインセルは、DRAMセルのキャパシタのように、その容量値を増大させるため複雑な形状で下部電極を形成したり誘電率が高いキャパシタ誘電体膜を導入する必要がなく、その分、製造コストを低く抑え、またロジックプロセスとの整合性が高いという利点がある。 Accordingly, gain cell, like a DRAM cell capacitor, it is not necessary to dielectric constant or to form a lower electrode introduces high capacitor dielectric film in a complicated shape to increase its capacitance value, correspondingly, the manufacturing cost the kept low, also has the advantage of high consistency with the logic process.

【0009】 [0009]

【発明が解決しようとする課題】ところが、従来のゲインセルでは、書き込み用と読み出し用にトランジスタが2つ必要なためセル面積が大きく、これが半導体メモリを大容量化してビットコストを下げようとするときの障害となっていた。 [SUMMARY OF THE INVENTION However, in the conventional gain cell, when the cell area because transistors need two for writing and reading large, which attempts to decrement the bit cost and large capacity semiconductor memory It has been a failure.

【0010】2トランジスタ構造とすることはゲインセルの安定動作に必要であるため、セル面積の縮小を目的として、その一方をTFT型とし、他方のバルク型トランジスタの上層に積層させる試みもある。 [0010] For be a two transistor structure is required for stable operation of the gain cell, for the purpose of reduction of the cell area, and one of them and a TFT, there is also an attempt to stack on the upper layer of the other bulk transistor. ところが、T However, T
FT型とバルク型のトランジスタは別々の工程で形成されるため、これでは、簡素な製造プロセスでゲインセルを形成して製造コストを抑え、またロジックプロセスとの整合性をとるというゲインセル採用の意義そのものを損ねてしまう。 For FT-type and the bulk transistor is formed in a separate step, this is simple to form a gain cell while suppressing the manufacturing cost in the manufacturing process, also gain cell employing the meaning itself of matching with the logic process It would impair the.

【0011】本発明の目的は、いわゆるゲインセルと称される2トランジスタを含むメモリセルを有し、そのメモリセル構成はそのままでビットコストを大幅に低減できる半導体記憶装置およびその動作方法を提供することにある。 An object of the present invention has a memory cell including two transistors so called gain cell, to provide a semiconductor memory device and its method of operation the memory cell configuration can greatly reduce the bit cost as it It is in.

【0012】 [0012]

【課題を解決するための手段】本発明の第1の観点に係る半導体記憶装置の動作方法は、書き込みトランジスタと、ゲートが上記書き込みトランジスタのソースまたはドレインとなる第1不純物領域に接続し当該ゲートが記憶ノードとなる読み出しトランジスタとを有した複数のメモリセルと、上記書き込みトランジスタのゲートをワード線方向に接続した書き込みワード線と、上記書き込みトランジスタおよび上記読み出しトランジスタのソースまたはドレインとなる第2不純物領域をビット線方向で接続したビット線と、上記記憶ノードと容量結合した読み出しワード線とを有する半導体記憶装置の動作方法であって、上記書き込みワード線の電圧と上記ビット線の電圧とを制御し、上記複数のメモリセル内の複数の記憶ノードに、4値 Method of operating a semiconductor memory device according to a first aspect of the present invention According to an aspect of the writing transistor and a gate connected to the first impurity region to be a source or drain of the writing transistor the gate second impurity but comprising a plurality of memory cells and a read transistor serving as the memory node, and the write word line connected to the word line direction the gate of the writing transistor, and a source or drain of the write transistor and the read transistor a bit line connected with the bit line direction region, a method of operating a semiconductor memory device having a read word line coupled the storage node and the capacitor, controlling the voltage of the voltage and the bit line of the write word line and, a plurality of storage nodes in the plurality of memory cells, four-value 上の電圧を書き込んで保持させる。 It is held write voltage above.

【0013】本発明では、書き込み時に、上記ビット線に上記4値以上の電圧の何れかを設定し、上記書き込みワード線に一定の書き込みワード線電圧を印加して上記書き込みトランジスタをオンさせ、当該導通状態の書き込みトランジスタを通して上記ビット線の設定電圧を上記記憶ノードに伝達する。 In the present invention, at the time of writing, set one of the four values ​​above the voltage on the bit line turns on the write transistor by applying a predetermined write word line voltage to the write word line, the the set voltage of the bit line is transmitted to the storage node through the write transistor in the conductive state. あるいは、書き込み時に、上記ビット線に一定電圧を設定し、上記記憶ノードに書き込むべき電圧に対応した書き込みワード線電圧を上記書き込みワード線に印加し、上記書き込みトランジスタをオンさせて、上記書き込みワード線電圧から当該書き込みトランジスタのしきい値電圧を引いた電圧を上記記憶ノードに設定する。 Alternatively, at the time of writing, set the constant voltage to the bit line, the write word line voltage corresponding to the voltage to be written into the storage node is applied to the write word line, thereby turning on said write transistor, the write word line the voltage obtained by subtracting the threshold voltage of the write transistor from the voltage set in the storage node.

【0014】前者の書き込み方法における上記ビット線に設定した電圧の最大値は、上記書き込みワード線電圧から上記書き込みトランジスタのしきい値電圧を引いた電圧値、上記読み出しトランジスタのしきい値電圧の双方より小さい。 [0014] The maximum value of the voltage set to the bit line in the former writing method, a voltage value obtained by subtracting the threshold voltage of the write transistor from the write word line voltage, both the threshold voltage of the read transistor smaller. 後者の書き込み方法における上記記憶ノードに書き込む電圧の最大値は、上記ビット線に設定した一定電圧、上記読み出しトランジスタのしきい値電圧の双方より小さい。 The maximum value of voltage written in the storage node in the latter the writing method, a constant voltage set to the bit line, is smaller than both of the threshold voltage of the read transistor. また、後者の書き込み方法では、上記ビット線の電圧を、動作対象のメモリセルが接続されているビット線に一定の書き込みビット線電圧を印加し他のビット線に接地電圧を印加するようにし、かつ、上記書き込みワード線電圧を電圧値が段階的に低くなるように切り換えながら複数回の書き込みを行い、同一のワード線に接続された複数のメモリセルに4値以上の電圧を書き込んでもよい。 In the latter writing method, a voltage of the bit line, so as to apply a ground voltage is applied to certain of the write bit line voltage to a bit line to which a memory cell operation target is connected to the other bit line, and it writes multiple times while switching the write word line voltage so that the voltage value becomes stepwise lower, may write four or more values ​​of the voltage to the plurality of memory cells connected to the same word line.

【0015】本発明では、読み出し時に、上記ビット線を接地電圧でフローティング状態とし、上記読み出しワード線に読み出しワード線電圧を印加して上記記憶ノード電圧を昇圧し、上記読み出しトランジスタをオンまたはオフさせ、上記記憶ノードの昇圧後の電圧に応じた電圧を上記ビット線に現出させ、読み出す。 In the present invention, at the time of reading, the bit line in a floating state at the ground voltage, by applying a read word line voltage to the read word line boosting the storage node voltage to turn on or off the read transistor , a voltage corresponding to the boosted voltage of the storage node to appear on the bit lines, read. この場合、上記読み出しワード線電圧は、上記記憶ノードに保持されている4値以上の電圧全てに対応した4値以上の電圧を上記ビット線に現出できる一定電圧である。 In this case, the read word line voltage is constant voltage of 4 or more values ​​of the voltage corresponding to all the voltage of four or more values ​​stored in the storage node can emerge to the bit line. たとえば、 For example,
上記読み出しワード線電圧は、上記記憶ノードの電圧が上記4値以上の電圧の最小値から昇圧したときに上記読み出しトランジスタがオフ状態を維持し、他の電圧値から昇圧したときにオンする範囲内の一定電圧である。 The read word line voltage is within a range which is turned on when the voltage of the storage node is the read transistor when boosted from the minimum value of the four values ​​or more voltage is maintained off, and boosting the other voltage value it is a constant voltage.

【0016】あるいは、読み出しワード線電圧をステップ状に漸増させて複数回印加し、当該電圧の印加ごとに、上記記憶ノード電圧に対応した電圧を1値ずつ上記ビット線に現出させて読み出す。 [0016] Alternatively, the read word line voltage is gradually increased stepwise applied multiple times, for each application of the voltage, read out the voltage corresponding to the storage node voltage to appear on the bit line by one value.

【0017】本発明の動作方法が好適な第1のメモリセルでは、上記読み出しワード線は、上記メモリセルごとに設けた容量素子を介して上記記憶ノードに結合し、上記読み出しトランジスタの第1不純物領域が電源電圧供給線に接続されている。 [0017] In operation method is preferred first memory cell of the present invention, the read word line via a capacitive element provided for each of the memory cells coupled to said storage node, a first impurity of the read transistor region is connected to a power source line. あるいは、上記読み出しトランジスタの第1不純物領域が上記読み出しワード線に接続し、当該読み出しワード線が、上記読み出しトランジスタ内の寄生容量(および容量素子)を介して上記記憶ノードに結合している。 Alternatively, the first impurity region of the read transistor is connected to the read word line, the read word line is attached to the storage node via a parasitic capacitance in the read transistor (and the capacitor). 上記ビット線は、書き込み用と読み出し用で共通としてもよく、別々に設けてもよい。 The bit line may be shared by a writing and reading may be provided separately. 後者の場合、ビット線が、上記書き込みトランジスタの第2不純物領域をビット線方向で接続する書き込みビット線と、上記読み出しトランジスタの第2不純物領域をビット線方向で接続する読み出しビット線とからなる。 In the latter case, the bit line is comprised of a write bit line connected to the second impurity region of the write transistor in the bit line direction, and the read bit line connected to the second impurity region of the read transistor in the bit line direction.

【0018】この本発明に第1の観点に係る半導体記憶装置の動作方法では、上述した何れかの方法で1メモリセルに2ビット以上のデータが書き込まれ、また、上述した何れかの方法で書き込んだ2ビット以上のデータが読み出される。 [0018] In operation method of a semiconductor memory device according to the first aspect to the present invention, two or more bits of data per memory cell by any of the methods described above are written, and in any of the methods described above 2 or more bits of data written is read. とくに読み出しにおいて、記憶データが、複数メモリセル間での電圧値分布の急峻性を保ったまま、読み出しトランジスタのゲート電圧からソース電圧に変換されてビット線に現出する。 In particular read, stored data, while maintaining the steepness of the voltage value distribution across multiple memory cells, it is converted from the gate voltage of the read transistor to the source voltage to revealing the bit line. これは、ビット線電圧変化の電荷供給が読み出しワード線または電源電圧供給線から行われるために、読み出し時のビット線電圧が、ビット線負荷容量による信号電圧の低下、およびビット線負荷容量のバラツキの影響を殆ど受けないからである。 This is because the charge supply of the bit line voltage change is performed from the read word line or the power supply voltage supply line, the bit line voltage at the time of reading, a decrease in the signal voltage due to the bit line load capacitance, and the bit line load capacitance variation the effect is because received little. したがって、本発明では、読み出し時のビット線電圧の最大電圧値と最小電圧値との差が大きく、このため各電圧ステップ幅を比較的大きくしたり、セル当たりの記憶ビット数を増やすことが容易である。 Accordingly, the present invention has a large difference between the maximum voltage and minimum voltage values ​​of the bit line voltage at the time of reading, the order or relatively large the voltage step width, easy to increase the number of storage bits per cell it is.

【0019】本発明の第2の観点に係る半導体記憶装置は、書き込みトランジスタと、ゲートが上記書き込みトランジスタのソースまたはドレインとなる第1不純物領域に接続し当該ゲートが記憶ノードとなる読み出しトランジスタとを有した複数のメモリセルと、上記書き込みトランジスタのゲートをワード線方向に接続した書き込みワード線と、上記書き込みトランジスタおよび上記読み出しトランジスタのソースまたはドレインとなる第2 The semiconductor memory device according to a second aspect of the present invention includes a writing transistor, a gate and a read transistor in which the gate is connected to the first impurity region to be a source or drain of the writing transistor serving as the memory node a plurality of memory cells having a write word line connected to the word line direction the gate of the writing transistor, the second as the source or drain of the write transistor and the read transistor
不純物領域をビット線方向で接続したビット線と、上記記憶ノードと容量結合した読み出しワード線とを有する半導体記憶装置であって、上記ビット線の電圧と上記書き込みワード線の電圧とを制御し、上記複数のメモリセル内の複数の記憶ノードに4値以上の電圧を書き込む制御回路をさらに有する。 A bit line connected to the impurity regions in the bit line direction, a semiconductor memory device having a read word line coupled the storage node and the capacitor, and controls the voltage of the voltage and the write word line of the bit line, further comprising a control circuit for writing the 4 values ​​or more voltage to the plurality of storage nodes in the plurality of memory cells.

【0020】 [0020]

【発明の実施の形態】 第1実施形態図1は、本発明の第1,第2実施形態に係る半導体記憶装置のメモリセルアレイと、その周辺回路の主要部を示すブロック図である。 DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1, the first present invention, a memory cell array of the semiconductor memory device according to the second embodiment, a block diagram showing a main part of the peripheral circuits.

【0021】図1に示すように、メモリセルアレイは、 As shown in FIG. 1, the memory cell array,
行列状に配置されているm×n(m,n:任意の自然数)個のメモリセルMC11,MC12,…,MC2 m × n which are arranged in a matrix (m, n: arbitrary natural number) number of memory cells MC11, MC12, ..., MC2
1,…,MCmnによって構成されている。 1, ..., it is constituted by MCmn. メモリセルアレイにおいて、同一行の各メモリセル群が同じ書き込みワード線WWLj(j=1,2,…,n)および読み出しワード線RWLjに接続され、同一列の各メモリセル群が同じビット線BLi(i=1,2,…,m)に接続されている。 In the memory cell array, each memory cell group in the same row have the same write word line WWLj (j = 1,2, ..., n) and is connected to a read word line RWLj, each memory cell group the same bit line in the same column BLi ( i = 1,2, ..., are connected to the m). ビット線BLiそれぞれに、参照セルR Each bit line BLi, the reference cell R
Ci、センスアンプSAi、およびビット線電圧初期化のための回路、たとえばディスチャージ回路DCHiがそれぞれ接続されている。 Ci, sense amplifier SAi, and the circuit for bit line voltage initialization, for example, discharge circuit DCHi are connected.

【0022】参照セルRC1,RC2,…,RCmは、 [0022] The reference cell RC1, RC2, ..., RCm is,
ワード線方向の参照書き込みワード線RWWLおよび参照読み出しワード線RRWLに共通に接続されている。 It is commonly connected to the word line direction of the reference write word line RWWL and reference read word line RRWL.
また、参照セルRC1,RC2,…,RCmそれぞれが、ビット線方向のビット補線/BL1,/BL2, Furthermore, reference cells RC1, RC2, ..., respectively RCm is, the bit line direction of the complementary bit lines / BL1, / BL2,
…,/BLmに接続されている。 ..., it is connected to / BLm. ビット補線/BL1, Complementary bit line / BL1,
/BL2,…,/BLmは、それぞれビット線BL1, / BL2, ..., / BLm, respectively bit line BL1,
BL2,…,BLmと対になっている。 BL2, ..., have become BLm and pairs.

【0023】センスアンプSAiは、ビット線BLi [0023] The sense amplifier SAi is, the bit line BLi
と、それに対応するビット補線/BLiとからなるビット線対に接続されている。 When, is connected to a bit line pair consisting of the complementary bit line / BLi corresponding thereto. センスアンプSAiは、ワード線方向のセンスアンプ駆動線SPL,SNLにより活性化される。 The sense amplifier SAi, the word line direction of the sense amplifier drive line SPL, is activated by SNL. ディスチャージ回路DCHiは、制御線E Discharge circuit DCHi is, the control line E
Qにより制御される。 It is controlled by the Q.

【0024】ビット線駆動回路BLDが、全てのビット線対に接続されている。 The bit line drive circuit BLD is connected to all the bit line pairs. このビット線駆動回路BLD The bit line drive circuit BLD
は、読み出し時に、カラム選択信号に応じて選択されたビット線を、後段の入出力回路等から切り離してフローティング状態とするスイッチを含む。 In the read, the bit line selected in accordance with a column selection signal, a switch to a floating state separately from the subsequent input-output circuit. また、ビット線駆動回路BLDは、本実施形態(第1実施形態)において、書き込み時に記憶データのビット数に応じた4値以上の電圧の何れかを選択されたビット線に印加し、また、必要に応じて他の電圧に切り換える構成を含む。 Also, the bit line drive circuit BLD, in this embodiment (first embodiment), is applied to the selected bit lines one of 4 values ​​or more voltage corresponding to the number of bits stored data at the time of writing, also, It includes a configuration for switching as required for other voltage. なお、ビット線駆動回路BLDは、後述する第2実施形態においては、書き込み時に一定電圧をビット線に印加する。 The bit line driving circuit BLD, in the second embodiment described later, is applied to the bit line to a constant voltage at the time of writing.

【0025】ワード線駆動回路WLDが、書き込みワード線WWL1,…、読み出しワード線RWL1,…、参照書き込みワード線RWWLおよび参照読み出しワード線RRWLに接続されている。 The word line drive circuit WLD is, the write word lines WWL1, ..., the read word lines RWL1, ..., are connected to a reference write word line RWWL and reference read word line RRWL. 書き込み,読み出しまたはリフレッシュのとき、ワード線駆動回路WLDによってワード線が選択され、選択された書き込みワード線に書き込みワード線電圧が印加され、あるいは、選択された読み出しワード線に読み出しワード線電圧が印加される。 Writing, when a read or refresh, the word line is selected by the word line drive circuit WLD, the write word line voltage is applied to the write word line selected, or read word line voltage is applied to the read word line selected It is. なお、本実施形態(第1実施形態)においてワード線駆動回路WLDが印加する書き込みワード線電圧は一定電圧であるが、後述する第2実施形態では、書き込み時に記憶データのビット数に応じた4値以上の電圧の何れかを選択された書き込みワード線WWLに印加し、また、必要に応じて他の電圧に切り換える。 The write word line voltage word line drive circuit WLD in the present embodiment (first embodiment) is applied is constant voltage, in the second embodiment described later, according to the number of bits stored data during writing 4 applying one of the values ​​or voltage to the selected write word line WWL, also switches to other voltage as required.

【0026】図2および図3に、メモリセルの回路例を示す。 [0026] Figures 2 and 3 shows a circuit example of a memory cell. なお、参照セルは、その基本的構成がメモリセルと同じである。 Incidentally, reference cell, the basic configuration is the same as the memory cell. 図2に示すモリセルMCは、書き込みトランジスタQ1、読み出しトランジスタQ2およびキャパシタCから構成される。 Moriseru MC shown in FIG. 2, the write transistor Q1, composed of read transistor Q2 and a capacitor C.

【0027】書き込みトランジスタQ1は、ゲートが書き込みワード線WWLに接続され、ソース,ドレインの一方がビット線BLに接続されている。 The write transistor Q1 has a gate connected to the write word line WWL, a source, one of the drain is connected to the bit line BL. 読み出しトランジスタQ2は、ゲートが書き込みトランジスタQ1のソース,ドレインの他方に接続され、ソースがビット線B Read transistor Q2 has a gate connected to the source of the write transistor Q1, the other of the drain, source bit line B
Lに接続され、ドレインが読み出しワード線RWLに接続されている。 Connected L, and the drain is connected to the read word line RWL. キャパシタCは、たとえばMOS構造を有する容量素子、または、読み出しトランジスタQ2のゲートとドレイン間の寄生容量Cpからなる。 Capacitor C, for example, capacitive elements having a MOS structure, or consisting of the parasitic capacitance Cp between the gate and the drain of the read transistor Q2. キャパシタを容量素子から構成した場合、図4に示す等価回路上では、容量素子(外部容量素子Cex1 )にトランジスタの寄生容量Cpが並列接続され、この2つの容量によってキャパシタCが構成される。 Case where the capacitor from the capacitance element, in the equivalent circuit shown in FIG. 4, the capacitor element (external capacitive element Cex1) parasitic capacitance Cp of the transistors are connected in parallel, a capacitor C is constituted by the two capacitors. この外部容量素子Cex1 The external capacitance element Cex1
の一方電極が読み出しトランジスタQ2と書き込みトランジスタQ1の接続中点に接続され、他方電極が読み出しワード線RWLに接続されている。 One electrode connected to the connection point of the read transistor Q2 and the write transistor Q1, and the other electrode is connected to the read word line RWL of. このようにして読み出しワード線RWLに容量結合した読み出しトランジスタQ2のゲートが、当該メモリセルMCの記憶ノードSNとなる。 The gate of the read transistor Q2 that this way capacitively coupled to the read word line RWL, the storage node SN of the memory cell MC.

【0028】以下、この記憶ノードSNに2ビット、すなわち4値の電圧を書き込む場合を例とした、書き込みおよび読み出しの動作を説明する。 [0028] Hereinafter, a case of writing a voltage of 2 bits, i.e. 4 value in the storage node SN and an example, the operation of writing and reading. なお、以下の説明では、図2のメモリセル構成を前提とする。 In the following description, it assumes memory cell structure of FIG. 図5および図6は、メモリセルの共通接続線および記憶ノードにおける電圧変化を示すタイミングチャートである。 5 and 6 are timing charts showing voltage changes at the common connection line and the storage node of the memory cell. 図5に書き込み時、図6に読み出し時を示す。 When writing in FIG. 5 shows the time of reading in Fig.

【0029】書き込み動作は、同一行に配置された複数のメモリセルに一括して行われる。 The write operation is performed collectively to a plurality of memory cells arranged in the same row. まず、全てのビット線BLが前記したディスチャージ回路DCHにより放電された後、前記したビット線駆動回路BLDによって、 First, after all of the bit lines BL is discharged by the discharge circuit DCH mentioned above, the bit line drive circuit BLD described above,
書き込むべき記憶データの論理に応じて各ビット線に4 Each bit line in accordance with the logic of the stored data to be written 4
値の何れかのレベルの電圧が設定される。 Any level of the voltage value is set. このビット線設定電圧は、たとえば図5(C)に示すように、記憶データ“00”のとき0V、記憶データが“01”のとき0.25V、記憶データが“10”のとき0.5V、記憶データが“11”のとき0.75Vとする。 The bit line set voltage, for example, as shown in FIG. 5 (C), 0V when the stored data "00", 0.25 V when the stored data is "01", 0.5V when the stored data is "10" , the stored data is to 0.75V when the "11". また、書き込みトランジスタQ1および読み出しトランジスタQ In addition, the write transistor Q1 and the read transistor Q
2のしきい値電圧は、4値の電圧の最大値0.75Vより高く、たとえば0.9Vとする。 2 the threshold voltage is higher than the maximum value 0.75V four values ​​of the voltage, for example, 0.9V.

【0030】読み出しワード線RWLの電圧は、図5 The voltage of the read word line RWL, as shown in FIG. 5
(B)に示すように、書き込み動作中0Vで維持されている。 (B), the is maintained in a write operation 0V. これに対し、図5(A)に示すように、書き込みワード線WWLは、上記ビット線電圧が設定後に安定した段階でローレベル(たとえば、0V)からハイレベル(たとえば、2V)に立ち上げられる。 In contrast, as shown in FIG. 5 (A), the write word line WWL, rises from the low level at the stage of the bit line voltage has stabilized after setting (e.g., 0V) to a high level (for example, 2V) . この書き込みワード線WWLの駆動電圧2Vは、その電圧から書き込みトランジスタQ1のしきい値電圧0.9Vを引いた電圧値1.1Vが、上記4値の電圧の最大値0.75Vより高くなるように決められる。 Driving voltage 2V of the write word line WWL, a voltage value 1.1V minus the threshold voltage 0.9V of the write transistor Q1 from the voltage, to be higher than the maximum value 0.75V in voltage of the 4 values It is determined to. これにより、ワード線方向の殆どの書き込みトランジスタQ1がオンし、図5 Thus, most of the write transistor Q1 in the word line direction is turned on, FIG. 5
(D)に示すように、ビット線設定電圧がそのまま記憶ノードSNに伝達される。 (D), the bit line set voltage is directly transmitted to the storage node SN.

【0031】その後、図5(A)に示すように、書き込みワード線WWLが2Vから0Vに戻され、記憶ノードSNが電気的フローティング状態になって、書き込み動作が終了する。 Thereafter, as shown in FIG. 5 (A), the write word line WWL is returned to 0V from 2V, the storage node SN becomes electrically floating state, the write operation is terminated. このとき、読み出しトランジスタQ2のしきい値電圧は0.9Vと、記憶データの最大値0.7 At this time, the threshold voltage of the read transistor Q2 and 0.9V, the maximum value of the stored data 0.7
5Vより高いので、読み出しトランジスタQ2がオンすることなく、以後、記憶データの保持状態が維持される。 Is higher than 5V, the read transistor Q2 without turned, thereafter, the holding state of the stored data is maintained.

【0032】読み出し動作も、同一行に配置された複数のメモリセルに一括して行われる。 The read operation is also performed collectively to a plurality of memory cells arranged in the same row. 図6(A)に示すように、読み出し期間をとおして書き込みワード線WWL As shown in FIG. 6 (A), the write word line WWL through reading period
がローレベルに保持され、書き込みトランジスタQ1はオフ状態を維持する。 There are held at the low level, the write transistor Q1 is kept off. まず、制御線EQの制御を受けてディスチャージ回路DCHが全てのビット線BLをディスチャージし、接地電位0Vにする。 First, the discharge circuit DCH under control of the control line EQ is having to discharge all of the bit line BL, and to the ground potential 0V. その後、前記したビット線駆動回路BLDが全てのビット線BLをフローティング状態にする。 Thereafter, the above-mentioned bit line drive circuit BLD to all the bit lines BL in the floating state.

【0033】図6(B)に示すように、読み出しワード線RWLにハイレベルの読み出しワード線電圧、たとえば1.5Vが印加される。 As shown in FIG. 6 (B), the high level of the read word line voltage to the read word line RWL, for example, 1.5V is applied. この読み出しワード線電圧が印加されたとき、読み出しトランジスタQ2のゲートとドレイン間の結合容量Cpによって、そのゲート電圧V When the read word line voltage is applied, the coupling capacitance Cp between the gate and the drain of the read transistor Q2, a gate voltage V
g(記憶ノード電圧)が持ち上げられる。 g (storage node voltage) is raised. このときのゲート電圧Vgの昇圧量は、結合容量Cpの大きさに依存する。 Boosting of the gate voltage Vg at this time is dependent on the magnitude of the coupling capacitance Cp. 読み出しワード線RWLの印加電圧が、結合容量Cpと、他のトランジスタ寄生容量等とに配分される。 Voltage applied to the read word line RWL, the coupling capacitance Cp, is distributed to the other transistors parasitic capacitance.
このとき、その全体の容量に占める結合容量Cpの容量比(結合容量係数)が高いほど、ゲート電圧Vgの昇圧量も大きくなる。 At this time, as the volume ratio of the coupling capacitance Cp occupying the volume of the whole (coupling capacity coefficient) is high, boosting the amount of the gate voltage Vg increases. この結合容量係数を高めたい場合、図4のように外部容量素子Cex1 を付加するとよい。 For greater this coupling capacity coefficient, it may be added to the external capacitive element Cex1 as in FIG. また、読み出しワード線RWLの印加電圧を読み出しトランジスタQ2のドレイン電圧とは別にし、かつ結合容量係数を任意に設定したい場合、図3のメモリセル構成が採用できる。 Further, separately from the drain voltage of the read transistor Q2 a voltage applied to the read word line RWL, and if you want a coupling capacity coefficient set arbitrarily, the memory cell structure of FIG. 3 can be adopted. いま、結合容量係数を0.67と仮定すると、1V(=1.5V×0.67)が記憶ノードSNの電圧に加算される。 Now, assuming the coupling capacity coefficient and 0.67, 1V (= 1.5V × 0.67) is added to the voltage of the storage node SN. したがって、記憶ノードSNの電圧は、図6(D)に示すように、記憶データが高い方から順に1.75V,1.5V,1.25V,1.0Vとなる。 Accordingly, the voltage of the storage node SN, as shown in FIG. 6 (D), consisting 1.75V, 1.5V, 1.25V, and 1.0V from the side storage data is higher in the order.

【0034】その一方、読み出しトランジスタQ2のソースとドレイン間に1.5Vが印加され、また、ソースとゲート間電圧が0.9V以上(しきい値電圧以上)となることから、当該同一行に接続されたメモリセルの全ての読み出しトランジスタQ2がオンする。 [0034] Meanwhile, the 1.5V is applied between the source and the drain of the read transistor Q2, also, since the source and the gate voltage is equal to or higher than 0.9V (or threshold voltage), to the same line all of the read transistor Q2 of the memory cell connected is turned on. これにより、読み出しワード線RWLから電荷が供給されて各ビット線BL電圧が上昇する。 Thus, the charge from the read word line RWL is supplied each bit line BL voltage is increased. ある程度ビット線電圧が上昇したときに、各読み出しトランジスタQ2のソースとゲート間電圧が減少したためカットオフ状態に移行する。 When a certain extent the bit line voltage rises, it moves to cut off since the source and the gate voltage of the read transistor Q2 is decreased. そのカットオフ状態に移行するソース電圧(ビット線電圧)は、ゲート電圧Vg(記憶ノードSNの昇圧後の電圧)に依存する。 Source voltage to shift to the cut-off state (bit line voltage) is dependent on the gate voltage Vg (voltage after boosting the storage node SN). すなわち、記憶ノードSNの昇圧後の電圧から読み出しトランジスタQ2のしきい値電圧を引いた電圧にビット線電圧が上昇したときに、各読み出しトランジスタQ2がカットオフする。 That is, when the bit line voltage rises to a voltage a voltage obtained by subtracting the threshold voltage of the read transistor Q2 from the boosted storage node SN, the read transistor Q2 is cut off. したがって、 Therefore,
図6(C)に示すように、記憶データ“11”のときのビット線電圧は0.85(=1.75−0.9)Vとなる。 As shown in FIG. 6 (C), the bit line voltage when the storage data "11" becomes 0.85 (= 1.75-0.9) V. 同様に、記憶データ“10”のときのビット線電圧は0.6(=1.5−0.9)V、記憶データ“01” Similarly, the bit line voltage when the storage data "10" is 0.6 (= 1.5-0.9) V, the stored data "01"
のときのビット線電圧は0.35(=1.25−0. The bit line voltage when 0.35 (= 1.25-0.
9)V、記憶データ“00”のときのビット線電圧は0.1(=1.0−0.9)Vとなる。 9) V, the bit line voltage when the storage data "00" becomes 0.1 (= 1.0-0.9) V.

【0035】このように、本実施形態では、一度の読み出しで、記憶データに応じたビット線電圧が得られる。 [0035] Thus, in the present embodiment, once read, the bit line voltage corresponding to the storage data is obtained.
以後、このビット線電圧が安定したらセンスアンプSA Thereafter, the sense amplifier SA If this bit line voltage is stable
を活性化して読み出しを行う。 It was activated to read by. このとき、ビット線電圧の変化ステップが記憶データと同じ0.25V確保されているので、通常のセンスアンプでビット線電圧差を増幅可能である。 At this time, the change step of the bit line voltage is the same 0.25V and securing the stored data, it is capable of amplifying the bit line voltage difference in the normal sense amplifier.

【0036】 第2実施形態第2実施形態は、半導体メモリ装置の他の動作方法に関する。 [0036] Second Embodiment The second embodiment relates to another method of operating a semiconductor memory device. 第2実施形態において、図1〜図4はそのまま適用可能である。 In a second embodiment, Figures 1-4, remain applicable. ただし、本実施形態に係る半導体メモリ装置では、図1に図示を省略した入出力回路に、記憶データのビット数に応じた数の一時記憶手段、たとえば2 However, in a semiconductor memory device according to the present embodiment, the input-output circuit (not shown) in Figure 1, the number of the temporary storage means corresponding to the number of bits stored data, e.g., 2
ビット記憶の場合に少なくとも3つのカラムレジスタと、そのうち“1”が一時記憶されているカラムレジスタを判別して判別結果を2ビットの記憶データとして出力する出力回路とを含む。 Comprising at least three columns register when the bit storage, of which "1" and an output circuit for outputting a result determined by determining the column registers temporarily stored as a 2-bit memory data.

【0037】図7および図8は、第2実施形態に係る半導体メモリ装置の動作方法に関し、メモリセルの共通接続線および記憶ノードにおける電圧変化を示すタイミングチャートである。 [0037] Figures 7 and 8, relates to a method of operating a semiconductor memory device according to the second embodiment, a timing chart showing voltage changes at the common connection line and the storage node of the memory cell. 図7に書き込み時、図8に読み出し時を示す。 When writing 7 shows the time of reading in Fig. また、図9に、書き込み時と各読み出し段階における記憶ノード電圧の推移を示す。 Further, in FIG 9 shows changes in storage node voltage in the write state and the read phase. 第2実施形態では、図7に示すように、3回の書き込み動作を経て同一行に配置された複数のメモリセルに対する書き込みが達成される。 In the second embodiment, as shown in FIG. 7, the writing is achieved for 3 times plurality of memory cells through the write operation are arranged in the same row of the. また、同一行に書き込まれた記憶データは、 The storage data written on the same line,
図8に示すように、3回の読み出し動作を経て読み出される。 As shown in FIG. 8, it is read through the three read operations. なお、以後の説明では、書き込みトランジスタQ It should be noted that, in the following description, the writing transistor Q
1および読み出しトランジスタQ2のしきい値電圧は共に0.875Vとする。 Threshold voltages of 1 and the read transistor Q2 are both a 0.875V.

【0038】書き込みでは、まず、全てのビット線BL [0038] In the writing, first of all, all of the bit lines BL
が前記したディスチャージ回路DCHにより放電される。 There is discharged by the discharge circuit DCH mentioned above. その後、前記したビット線駆動回路BLDによって、図7(B)に示すように、記憶データ“11”を書き込むべきメモリセルが接続されたビット線BLを0V Then, according to the above mentioned bit line drive circuit BLD, as shown in FIG. 7 (B), the memory cell to be written to the storage data "11" is connected the bit line BL 0V
から所定電圧、たとえば1.5Vに立ち上げる。 Predetermined voltage, for example, raises the 1.5V from. ビット線電圧が安定したら、図7(A)に示すように、書き込みワード線WWLを0Vから第1段階の電圧、たとえば1.625Vに立ち上げる。 When the bit line voltage is stable, as shown in FIG. 7 (A), raising the write word line WWL first stage voltage from 0V, for example, 1.625V. これにより、記憶データ“11”を書き込むべきメモリセルの書き込みトランジスタQ1がオンし、図7(C)に示すように、第1段階の書き込みワード線電圧1.625Vから書き込みトランジスタQ1のしきい値電圧0.875Vを引いた0. Thus, the write transistor Q1 is turned on the memory cell to write the stored data "11", as shown in FIG. 7 (C), the threshold of the write transistor Q1 from the first stage of the write word line voltage 1.625V 0 minus the voltage 0.875V.
75Vの電圧(第1記憶ノード電圧)が記憶ノードSN 75V voltage (first storage node voltage) is the storage node SN
に現出する。 To emerge in. その後、書き込みワード線WWLを1.6 After that, the write word line WWL 1.6
25Vから0Vに戻すと、第1段階の書き込みが終了する。 Returning to 0V from 25V, write the first stage is completed. なお、読み出しトランジスタQ2のしきい値電圧0.875Vは、第1記憶ノード電圧0.75Vより高いので、読み出しトランジスタQ2がオンすることはない。 Incidentally, the threshold voltage 0.875V of the read transistor Q2 is higher than the first storage node voltage 0.75 V, never read transistor Q2 is turned on.

【0039】第2段階の書き込みでは、記憶データ“1 [0039] In the writing of the second stage, the stored data "1
0”を書き込むべきメモリセルが接続されたビット線B A memory cell to be written 0 "is connected bit line B
Lを0Vから1.5Vに立ち上げる。 The L from 0V launch to 1.5V. ビット線電圧が安定したら、書き込みワード線WWLを第1段階の電圧1.625Vより低い第2段階の電圧、たとえば1.3 When the bit line voltage is stable, the second stage of the voltage write word line WWL is lower than the first stage of the voltage 1.625V, for example 1.3
75Vに0Vから立ち上げる。 Launch from 0V to 75V. これにより、記憶データ“10”を書き込むべきメモリセルの書き込みトランジスタQ1がオンし、第2段階の書き込みワード線電圧1.375Vから書き込みトランジスタQ1のしきい値電圧0.875Vを引いた0.5Vの電圧(第2記憶ノード電圧)が記憶ノードSNに現出する。 0.5V Thereby, the write transistor Q1 of the memory cell to write the stored data "10" is turned on, by subtracting the threshold voltage 0.875V of the write transistor Q1 from the second stage of the write word line voltage 1.375V voltage (second storage node voltage) is revealing to the storage node SN. なお、このとき、“11”書き込みセルの書き込みトランジスタQ1 It should be noted that, at this time, "11" writing of the write cell transistor Q1
のゲートとソースには0.625(1.375−0.7 To the gate and the source 0.625 (1.375-0.7
5)Vの電圧しかかからないので、当該“11”書き込みセルの書き込みトランジスタQ1はオンしない。 5) Since only takes voltage and V, the "11" write transistor Q1 of the write cell is not turned on. その後、書き込みワード線WWLを1.375Vから0Vに戻すと、第2段階の書き込みが終了する。 Thereafter, when the write word line WWL from 1.375V return to 0V, and writing of the second stage is completed. 読み出しトランジスタQ2のしきい値電圧0.875Vは、この第2 Threshold voltage 0.875V of the read transistor Q2, the second
記憶ノード電圧0.5Vより高いので、当該“10”書き込みセルの読み出しトランジスタQ2がオンすることはない。 Is higher than the storage node voltage 0.5V, does not read transistor Q2 of the "10" write cells is turned on.

【0040】第3段階の書き込みでは、記憶データ“0 [0040] In the writing of the third stage, the stored data "0
1”を書き込むべきメモリセルが接続されたビット線B Bit line B to the memory cell to write the 1 "is connected
Lを0Vから1.5Vに立ち上げる。 The L from 0V launch to 1.5V. ビット線電圧が安定したら、書き込みワード線WWLを第2段階の電圧1.375Vより更に低い第3段階の電圧、たとえば1.125Vに0Vから立ち上げる。 When the bit line voltage is stable, it raises from 0V to the write word line WWL lower third stage voltage than the voltage 1.375V the second step, for example, 1.125V. これにより、記憶データ“01”を書き込むべきメモリセルの書き込みトランジスタQ1がオンし、第3段階の書き込みワード線電圧1.125Vから書き込みトランジスタQ1のしきい値電圧0.875Vを引いた0.25Vの電圧(第3 0.25V Thereby, the write transistor Q1 of the memory cell to write the stored data "01" is turned on, by subtracting the threshold voltage 0.875V of the write transistor Q1 from the write word line voltage 1.125V third stage of voltage (third
記憶ノード電圧)が記憶ノードSNに現出する。 Storage node voltage) is revealing to the storage node SN. なお、 It should be noted that,
このとき、“11”書き込みセルの書き込みトランジスタQ1のゲートとソースには0.375(=1.125 In this case, "11" 0.375 The gate and source of the write transistor Q1 of the write cell (= 1.125
−0.75)Vの電圧しかかからず、また、“10”書き込みセルの書き込みトランジスタQ1のゲートとソースには0.625(=1.125−0.5)Vの電圧しかかからないので、これらの既書き込みセルの書き込みトランジスタQ1はオンしない。 -0.75) takes only a voltage of V, also, "10" since the gate and the source of the write transistor Q1 of writing cell 0.625 (= 1.125-0.5) voltage of V only takes, write transistor Q1 of these already writing cell is not turned on. その後、書き込みワード線WWLを1.125Vから0Vに戻すと、第3段階の書き込みが終了する。 Then, when returned to 0V to write word line WWL from 1.125V, the writing of the third stage is completed. 読み出しトランジスタQ2のしきい値電圧0.875Vは、この第3記憶ノード電圧0.25Vより高いので、当該“01”書き込みセルの読み出しトランジスタQ2がオンすることはない。 Threshold voltage 0.875V of the read transistor Q2 is higher than the third storage node voltage 0.25 V, the "01" read transistor Q2 of write cell will not be turned on.

【0041】以上の第1〜第3段階の書き込みで選択されなかったメモリセルの記憶ノード電圧は初期値の0V The above storage node voltage of the first to third stage memory cell which is not selected by writing the 0V initial value
を維持しており、この0Vが第4記憶ノード電圧となる。 Maintains a, the 0V is fourth storage node voltage. 図9の左端の第1区分(書き込み)に示すように、 As shown in the first section (writing) of the left end in FIG. 9,
第1〜第4記憶ノード電圧0.75V,0.5V,0. First through fourth storage node voltage 0.75V, 0.5V, 0.
25V,0Vは、読み出しトランジスタQ2のしきい値電圧0.875Vより低い電圧範囲内において分布し、 25V, 0V is distributed within the lower voltage range than the threshold voltage 0.875V of the read transistor Q2,
読み出しトランジスタQ2をオンさせることなく各メモリセル内に保持される。 It is held in each memory cell without turning on the read transistor Q2.

【0042】次に、読み出し動作を説明する。 [0042] Next, a description will be given of the read operation. 読み出しでは、まず、制御線EQの制御を受けてディスチャージ回路DCHが全てのビット線BLをディスチャージし、 In read, first, the discharge circuit DCH under control of the control line EQ is having to discharge all of the bit line BL, and
接地電位0Vにする。 To ground potential 0V. その後、前記したビット線駆動回路BLDが全てのビット線BLをフローティング状態にする。 Thereafter, the above-mentioned bit line drive circuit BLD to all the bit lines BL in the floating state. また、ビット線駆動回路BLDは、ビット補線/ Also, the bit line drive circuit BLD is complementary bit line /
BLに、たとえば0.0625Vを設定する。 In BL, for example, to set the 0.0625V.

【0043】図8(A)に示すように、ワード線駆動回路WLDが読み出しワード線RWLに第1段階の電圧、 As shown in FIG. 8 (A), the word line drive circuit WLD is the first phase of voltage to the read word line RWL,
たとえば0.375Vを印加する。 For example, applying a 0.375V. この読み出しワード線電圧が印加されたとき、前記した容量結合係数を0. When the read word line voltage is applied, the above-mentioned capacitive coupling coefficient 0.
67とすると、記憶ノードSNでは、第1〜第4記憶ノード電圧に0.25(=0.375×0.67)Vが加算される。 When 67, the storage node SN, the first to fourth storage node voltage 0.25 (= 0.375 × 0.67) V is added. すなわち、第1記憶ノード電圧が0.75V That is, the first storage node voltage is 0.75V
から1.0Vに、第2記憶ノード電圧が0.5Vから0.75Vに、第3記憶ノード電圧が0.25Vから0.5Vに、そして第4記憶ノード電圧が0Vから0. 0 to 1.0 V, the 0.75V from the second storage node voltage is 0.5V, the third storage node voltage to 0.5V from 0.25 V, and the fourth storage node voltage from 0V.
25Vに上昇する。 It rises to 25V. その結果、図9の第2区分(読み出し第1段階)に示すように、“11”書き込みセルの第1記憶ノード電圧のみが読み出しトランジスタQ2のしきい値電圧0.875Vを上回り、“11”書き込みセルの読み出しトランジスタQ2のみがオンする。 As a result, as shown in the second section of Figure 9 (read first stage), "11", only the first storage node voltage of the write cell exceeds the threshold voltage 0.875V of the read transistor Q2, "11" only read transistor Q2 of the writing cell are turned on. 読み出しトランジスタQ2のゲート電圧がしきい値電圧より高い場合、そのゲート電圧からしきい値電圧を引いた電圧がソースに現出する。 When the gate voltage of the read transistor Q2 is higher than the threshold voltage, the voltage obtained by subtracting the threshold voltage from the gate voltage emerges on the source. したがって、“11”書き込みセルのビット線BLに、0.125(=1.0−0.87 Accordingly, the bit line BL "11" write cells, 0.125 (= 1.0-0.87
5)Vが現出する。 5) V is revealing. その後、全てのセンスアンプSAを活性化する。 Then, to activate all the sense amplifier SA. センスアンプSAは参照ビット線電圧0. The sense amplifier SA is reference bit line voltage zero.
0625Vを基準として、それより電圧が高い“11” As a reference 0625V, it than the voltage is high "11"
書き込みセルのビット線のみを電源電圧V CC (1.5 Supply voltage V CC (1.5 only the bit lines of the write cells
V)まで増幅する。 To amplify up to V). この増幅後の電圧を、ビット線端の第1カラムレジスタの所定アドレスに一時記憶する。 The voltage after the amplification, temporarily stored in a predetermined address of the first column register bit lines end.

【0044】続く第2段階では、図8(A)に示すように、ワード線駆動回路WLDが読み出しワード線RWL The subsequent second stage, as shown in FIG. 8 (A), the word line drive circuit WLD read word line RWL
に第1段階より高い第2段階の電圧、たとえば0.75 High second phase voltage than the first stage, for example, 0.75
Vを印加する。 Applying a V. これにより記憶ノードSNでは、第1〜 In this way the storage node SN, first to
第4記憶ノード電圧に0.5(=0.75×0.67) Fourth storage node voltage to 0.5 (= 0.75 × 0.67)
Vが加算される。 V is added. すなわち、第1記憶ノード電圧が0. That is, the first storage node voltage 0.
75Vから1.25Vに、第2記憶ノード電圧が0.5 To 1.25V from 75V, the second storage node voltage is 0.5
Vから1.0Vに、第3記憶ノード電圧が0.25Vから0.75Vに、そして第4記憶ノード電圧が0Vから0.5Vに上昇する。 To 1.0V from V, the third storage node voltage to 0.75V from 0.25 V, and fourth storage node voltage rises to 0.5V from 0V. その結果、図9の第3区分(読み出し第2段階)に示すように、“11”書き込みセルの第1記憶ノード電圧および“10”書き込みセルの第2 As a result, the third segment as shown in (read second stage), "11" second first storage node voltage and "10" write cells of the write cell of FIG. 9
記憶ノード電圧が、読み出しトランジスタQ2のしきい値電圧0.875Vを上回る。 Storage node voltage is above the threshold voltage 0.875V of the read transistor Q2. これにより、“10”書き込みセルの各読み出しトランジスタQ2がオンする。 Thus, "10" each read transistor Q2 of the writing cell are turned on.
ところが、“11”書き込みセルのビット線は既に電源電圧V CCまで増幅されているので、読み出しトランジスタQ2のソースとドレインに十分電圧がかからずオンしない。 However, "11" because the bit line write cell is amplified already to the supply voltage V CC, not on not applied enough voltage to the source and the drain of the read transistor Q2. したがって、“10”書き込みセルのビット線B Therefore, "10" bit line write cell B
Lに、0.125(=1.0−0.875)Vが現出する。 To L, 0.125 (= 1.0-0.875) V is revealing. その後、全てのセンスアンプSAを活性化する。 Then, to activate all the sense amplifier SA. センスアンプSAは参照ビット線電圧0.0625Vを基準として、それより電圧が高い“10”書き込みセルのビット線のみを電源電圧V CC (1.5V)まで増幅する。 The sense amplifier SA is based on the reference bit line voltage 0.0625V, it amplifies only to the supply voltage V CC (1.5V) which the voltage is high "10" bit line write cell. この増幅後の電圧を、ビット線端の第2カラムレジスタの所定アドレスに一時記憶する。 The voltage after the amplification, temporarily stored in a predetermined address of the second column register bit lines end.

【0045】続く第3段階では、図8(A)に示すように、ワード線駆動回路WLDが読み出しワード線RWL [0045] Continued In the third stage, as shown in FIG. 8 (A), the word line drive circuit WLD read word line RWL
に第2段階より更に高い第3段階の電圧、たとえば1. Higher third phase of the voltage from the second stage, for example, 1.
125Vを印加する。 It is applied to 125V. これにより記憶ノードSNでは、 In this way the storage node SN,
第1〜第4記憶ノード電圧に0.75(=1.125× To the first to fourth storage node voltage 0.75 (= 1.125 ×
0.67)Vが加算される。 0.67) V is added. すなわち、第1記憶ノード電圧が0.75Vから1.5Vに、第2記憶ノード電圧が0.5Vから1.25Vに、第3記憶ノード電圧が0.25Vから1.0Vに、そして第4記憶ノード電圧が0Vから0.75Vに上昇する。 That is, the 1.5V from the first storage node voltage is 0.75 V, the 1.25V from the second storage node voltage is 0.5V, the second 3 1.0 V storage node voltage from 0.25 V, and fourth storage node voltage rises 0.75V from 0V. その結果、図9の第4区分(読み出し第3段階)に示すように、“00”書き込みセルの第4記憶ノード電圧以外の3つの記憶ノード電圧が読み出しトランジスタQ2のしきい値電圧0. As a result, the fourth segment as shown in (read third stage), "00" the threshold voltage of the fourth storage node has three storage node voltage other than the read transistor Q2 of write cell 0 in FIG.
875Vを上回る。 Greater than 875V. これにより、“01”書き込みセルの各読み出しトランジスタQ2がオンする。 Thus, "01" each read transistor Q2 of the writing cell are turned on. ところが、 However,
“11”書き込みセルのビット線および“10”書き込みセルのビット線は既に電源電圧V CCまで増幅されているので、読み出しトランジスタQ2のソースとドレインに十分電圧がかからずオンしない。 "11" since the bit lines and "10" bit line write cells of the write cell is amplified already to the supply voltage V CC, not on not applied enough voltage to the source and the drain of the read transistor Q2. したがって、“0 Therefore, "0
1”書き込みセルのビット線BLに、0.125(= To the bit line BL 1 "write cell, 0.125 (=
1.0−0.875)Vが現出する。 1.0-0.875) V is revealing. その後、全てのセンスアンプSAを活性化する。 Then, to activate all the sense amplifier SA. センスアンプSAは参照ビット線電圧0.0625Vを基準として、それより電圧が高い“01”書き込みセルのビット線のみを電源電圧V CC (1.5V)まで増幅する。 The sense amplifier SA is based on the reference bit line voltage 0.0625V, it amplifies only to the supply voltage V CC (1.5V) which the voltage is high "01" bit line write cells. この増幅後の電圧を、ビット線端の第3カラムレジスタの所定アドレスに一時記憶する。 The voltage after the amplification, temporarily stored in a predetermined address of the third column register bit lines end.

【0046】以上の動作後に、入出力回路内の出力回路が、第1〜第3カラムレジスタ内でワード線方向のメモリセル番地に対応した所定アドレスごとに、“1”(電源電圧V CC )の記憶箇所を調べる。 [0046] After the above operation, the output circuits in the input and output circuits, each predetermined address corresponding to the memory cell address of the first to third column register in the word line direction, "1" (the power supply voltage V CC) examine the storage location. たとえば、あるアドレスにおいて、第1カラムレジスタにのみ“1”が記憶されているときは記憶データが“11”と判定され、第2カラムレジスタにのみ“1”が記憶されているときは記憶データが“10”と判定され、第3カラムレジスタにのみ“1”が記憶されているときは記憶データが“0 For example, in an address, when the first column register only "1" is stored, it is determined that the stored data is "11", when the second column register only "1" is stored in storage data There is judged to be "10", the stored data when the third column register only "1" is stored is "0
1”と判定され、そして全てのカラムレジスタが“0” 1 "is determined, and all the columns register" 0 "
記憶の場合は記憶データ“00”と判定する。 In the case of memory determines that the stored data "00". このような判定を全てのアドレスで行い、判定結果を2ビットの記憶情報の1ページ分として、データバス等に出力することで、ページ読み出し動作が終了する。 Performs such determination on all addresses, the determination result as one page of 2 bits of stored information, by outputting to the data bus or the like, a page read operation is completed.

【0047】リフレッシュ動作は、オフ状態の書き込みトランジスタQ1のリーク電流等により減衰した記憶データを元に復元する動作である。 The refresh operation is an operation for restoring the original stored data attenuated by a leakage current of the write transistor Q1 off. 図10に、リフレッシュ動作の電圧印加タイミングを示す。 Figure 10 shows the voltage application timing of the refresh operation. リフレッシュ動作は、基本的に、読み出し動作と書き込み動作とを、この順で各段階ごとに繰り返したものである。 Refresh operation is basically the read and write operations, in which repeated for each step in this order. 第1段階では、まず“11”書き込みセルの読み出しを行うと、前述したように“11”書き込みセルのビット線電圧のみが電源電圧1.5Vに上昇する。 In the first phase, first, "11" when reading out the write cell, only the bit line voltage of the "11" write cells as described above increases the power supply voltage 1.5V. 続いて、この1.5V Then, this 1.5V
の電圧をビット線電圧の設定値に利用して書き込みワード線WWLに1.625Vを印加すると、“11”書き込みセルに新たに0.75Vが書き込まれる。 The application of 1.625V to the write word line WWL using the voltage setting value of the bit line voltage, "11" newly 0.75V is written to the write cell. 同様に、 Similarly,
第2段階では“10”書き込みセルを読み出して書き戻し、第3段階では“01”書き込みセルを読み出しては書き戻す。 In the second stage writeback reads "10" write cell, in the third stage "01" reads the write cell write back in.

【0048】このリフレッシュ動作では、読み出し時のビット線電圧変化がセンシングの基準電圧(たとえば、 [0048] In this refresh operation, the bit line voltage change of the sensing reference voltage at the time of reading (for example,
0.0625V)を下回らない限りは記憶データの復元が可能となる。 0.0625V) unless fall below becomes possible to restore the stored data. 第2実施形態に係る半導体メモリ装置では、ノイズマージンを含め記憶データが減衰して正常なデータ検出が不可能となる前に定期的にリフレッシュ動作を割り込み処理させることで、有効に誤動作を防止できる。 The semiconductor memory device according to the second embodiment, by interruption processing periodically refresh operation before storing data including the noise margin becomes impossible normal data detected attenuation, it can be prevented effectively malfunctions .

【0049】 第3実施形態第3実施形態では、基本的な書き込み動作は第1実施形態と同じである。 [0049] In the third embodiment the third embodiment, the basic write operation is the same as the first embodiment. 第3実施形態では、ビット線BLおよびビット補線/BLを分割することで、その負荷容量の違いを利用して1つの参照セルで2ビットの記憶データを確実に読み出して書き戻すことができる方法を提示する。 In the third embodiment, by dividing the bit line BL and complementary bit / BL, it can be written back to reliably read out 2-bit data stored in one reference cell by utilizing the difference in the load capacitance How to present a. 図11および図12に、本実施形態に係る半導体メモリ装置において1つのビット線対に連なる要部構成を示す。 11 and 12 show a main structure communicating with one bit line pair in a semiconductor memory device according to the present embodiment. なお、図11と図12は、別々のビット線対を示すものではなく、1つのビット線対に接続された各回路を補完的に示すものである。 Incidentally, 11 and 12 do not indicate a separate bit line pairs, shows each circuit connected to one bit line pairs complementary.

【0050】ビット線対BL,/BLは、トランスファゲートT1またはT2を介した4つの領域、すなわち領域A,領域B,領域Cおよび領域Dに分割されている。 The bit line pairs BL, / BL, four areas through the transfer gates T1 or T2, i.e. the region A, region B, and is divided into regions C and D.
具体的に、ビット線対BL,/BLが、その全ビット線の2/6の負荷容量(たとえば、配線長に比例)を有する領域Aのビット線対BLa,/BLaと、全ビット線の1/6の負荷容量を有する領域Bのビット線対BL Specifically, the bit line pair BL, / BL, 2/6 of the load capacity of the all bit lines (for example, proportional to the wiring length) pair of bit lines BLa of the area A with a / BLa, of all the bit lines bit line pair BL region B having a load capacity of 1/6
b,/BLbと、全ビット線の2/6の負荷容量を有する領域Cのビット線対BLc,/BLcと、全ビット線の1/6の負荷容量を有する領域Dのビット線対BL b, / BLb and the bit line pair BLc region C having a load capacity of 2/6 of all the bit lines, / BLc and the bit line pair BL region D having a load capacity of 1/6 of all the bit lines
d,/BLdとに分割されている。 d, it is divided into and / BLd. ビット線BLbとB The bit line BLb and B
Lc間、および、ビット補線/BLbと/BLc間のトランスファゲートT1は、信号TG1により制御される。 Between Lc, and the transfer gate T1 between the complementary bit line / BLb and / BLc are controlled by signals TG1. また、ビット線BLaとBLb間、ビット補線/B Further, between the bit lines BLa and BLb, the complementary bit line / B
Laと/BLb間、ビット線BLcとBLd間、および、ビット補線/BLcと/BLd間のトランスファゲートT2は、信号TG2により制御される。 Between La and / BLb, between the bit lines BLc and BLd, and the transfer gate T2 between the complementary bit line / BLc and / BLd it is controlled by a signal TG2.

【0051】4領域のビット線BLa,BLb,BLc [0051] 4 area of ​​the bit line BLa, BLb, BLc
およびBLdそれぞれに、図1と同様に、複数のメモリセルMCが接続されている。 And BLd respectively, similarly to FIG. 1, a plurality of memory cells MC are connected. 図11では、代表して領域Aに1つのメモリセルMCのみを示す。 In Figure 11, it shows only one memory cell MC in region A on behalf. このメモリセルMCは、ここでは、図2と同様に、書き込みトランジスタQ1、読み出しトランジスタQ2、および、読み出しトランジスタQ2のゲートとドレイン間に接続したキャパシタCからなる。 The memory cell MC is here, as in FIG. 2, the write transistor Q1, the read transistor Q2, and a capacitor C connected between the gate and the drain of the read transistor Q2. 前記したように、書き込みトランジスタQ1のゲートは書き込みワード線WWLにより駆動され、読み出しトランジスタQ2のドレインは読み出しワード線RWLにより駆動される。 As described above, the gate of the write transistor Q1 is driven by the write word line WWL, the drain of the read transistor Q2 is driven by the read word line RWL.

【0052】一方、参照セルRCは、領域Aと領域Bで計2つ、領域Cと領域Dで計2つ、それぞれビット線側とビット補線側に接続されている。 Meanwhile, the reference cell RC, total two in areas A and B, one meter 2 in regions C and D, and are respectively connected to the bit line side and the bit complement line side. 図11では、領域B In Figure 11, region B
のビット補線/BLbに接続された、図2のメモリセルと同様な構成の参照セルRCを示し、領域Dの参照セルは図示を省略している。 Of which is connected to the complementary bit line / BLb, it shows a reference cell RC similar configuration as the memory cell of FIG. 2, the reference cell region D is omitted. 参照セルRCの書き込みトランジスタQ1のゲートは参照書き込みワード線RWWLにより駆動され、読み出しトランジスタQ2のドレインは参照読み出しワード線RRWLにより駆動される。 The gate of the reference cell RC of the write transistor Q1 is driven by reference write word line RWWL, the drain of the read transistor Q2 is driven by reference read word line RRWL.

【0053】領域Aと領域Bの分割箇所両側、および、 [0053] division point each side of the regions A and B and,
領域Cと領域Dの分割箇所両側それぞれの合計4か所にセンスアンプSA1またはSA2が接続されている。 The sense amplifier SA1 or SA2 is connected to a total of four positions of the respective divided portions on both sides of the region C and the region D. センスアンプSA1は、負荷容量が全体の2/6の領域側、すなわち領域Aのビット線対BLa,/BLa間、 The sense amplifier SA1 region side of the load capacitance across the 2/6, i.e. the bit line pairs in the region A BLa, / BLa between,
および、領域Cのビット線対BLc,/BLc間に接続されている。 And a bit line pair in the region C BLc, are connected between / BLc. また、センスアンプSA2は、負荷容量が全体の1/6の領域側、すなわち領域Bのビット線対B The sense amplifier SA2, region side of the load capacity of the entire 1/6, i.e. the bit line pair in the region B B
Lb,/BLb間、および、領域Dのビット線対BL Lb, / BLb between, and the bit line pair BL region D
d,/BLd間に接続されている。 d, is connected between / BLd.

【0054】領域Aと領域Bとの分割箇所において、センスアンプSA1のビット線BLaとの接続ノードと、 [0054] In dividing portion between the region A and the region B, a connection node between the bit line BLa of the sense amplifier SA1,
センスアンプSA2のビット補線/BLbとの接続ノードとの間に、結合容量Ccが接続されている。 Between a connection node of the complementary bit line / BLb of the sense amplifier SA2, the coupling capacitance Cc is connected. 同様に、 Similarly,
センスアンプSA1のビット補線/BLaとの接続ノードと、センスアンプSA2のビット線BLbとの接続ノードとの間に、結合容量Ccが接続されている。 A connection node between complementary bit line / BLa of the sense amplifier SA1, between a connection node of the bit line BLb of the sense amplifier SA2, the coupling capacitance Cc is connected. また、 Also,
領域Cと領域Dとの分割箇所において、センスアンプS In dividing portion between the region C and the region D, the sense amplifier S
A1のビット線BLcとの接続ノードと、センスアンプSA2のビット補線/BLdとの接続ノードとの間に、 A connection node between the bit line BLc of A1, between a connection node of the complementary bit line / BLd of the sense amplifier SA2,
結合容量Ccが接続されている。 Coupling capacitor Cc is connected. 同様に、センスアンプSA1のビット補線/BLcとの接続ノードと、センスアンプSA2のビット線BLdとの接続ノードとの間に、結合容量Ccが接続されている。 Similarly, the connection node between the complementary bit line / BLc of the sense amplifier SA1, between a connection node of the bit line BLd of the sense amplifier SA2, the coupling capacitance Cc is connected.

【0055】また、図12に示すように、領域A,B, Further, as shown in FIG. 12, regions A, B,
C,Dでそれぞれ1つずつ、カラムスイッチがビット線対間に接続されている。 C, one each at D, the column switch is connected between the bit line pair. 図12では、領域Aのビット線BLaとビット補線/BLaとの間にカラムスイッチC In Figure 12, the column switch C between the bit line BLa and the complementary bit line / BLa area A
Saが接続され、領域Cのビット線BLcとビット補線/BLcとの間にカラムスイッチCScが接続されている。 Sa is connected, column switch CSc is connected between the bit lines BLc and complementary bit line / BLc areas C. 各カラムスイッチCSa,CScは、2つのトランジスタT3とT4から構成されている。 Each column switch CSa, CSc is composed of two transistors T3 and T4. トランジスタT Transistor T
3は、ビット線BLaとI/O電圧DQaの供給線との間、および、ビット線BLcとI/O電圧DQcの供給線との間に接続されている。 3, between the supply line of the bit lines BLa and I / O voltages DQa, and is connected between the supply line of the bit lines BLc and the I / O voltage DQc. トランジスタT4は、ビット補線/BLaとI/O電圧/DQaの供給線との間、 Transistor T4 is provided between the supply line of the complementary bit line / BLa and I / O voltage / DQa,
および、ビット補線/BLcとI/O電圧/DQcの供給線との間に接続されている。 And it is connected between the supply line of the complementary bit line / BLc and I / O voltage / DQc. トランジスタT3とT4 Transistor T3 and T4
は、カラム選択信号CSLにより駆動される。 It is driven by a column selection signal CSL.

【0056】ここで、図11において、ビット線BLおよびビット補線/BLの各容量を200fFとし、その1/6の単位容量(33.3fF)をCb1と記述する。 [0056] Here, in FIG. 11, each capacitance of the bit line BL and complementary bit line / BL and 200 fF, describes a unit capacity of the 1/6 of (33.3fF) and Cb1. ビット線BLa,BLcおよびビット補線/BL The bit line BLa, BLc and complementary bit line / BL
a,/BLcは、単位容量Cb1が2つ並列接続された負荷容量を有し、ビット線BLb,BLdおよびビット補線/BLb,/BLdは、単位容量Cb1分の負荷容量を有する。 a, / BLc has a load capacity unit capacitance Cb1 is that is two parallel-connected, bit line BLb, BLd and complementary bit line / BLb, / BLd has the load capacity of the unit capacitance Cb1 minutes.

【0057】書き込みは、第1実施形態と同様に、図1 [0057] The write, as in the first embodiment, FIG. 1
のビット線駆動回路BLDによりビット線BLに所定の電圧を印加した状態で、書き込みワード線WWLをハイレベルに駆動して書き込みトランジスタQ1をオンし、 Of the bit line drive circuit BLD while applying a predetermined voltage to the bit line BL, and turning on the write transistor Q1 drives the write word line WWL to a high level,
ビット線設定電圧を記憶ノードSNに伝達する。 Transmitting bit line set voltage to the storage node SN. 書き込みワード線WWLをローレベルに戻し書き込みトランジスタQ1をオフすることにより、図5に示すように、記憶ノードSNに4値の何れかの電圧が記憶される。 By turning off the write transistor Q1 back the write word line WWL to a low level, as shown in FIG. 5, one of the voltage of the four-value in the storage node SN it is stored.

【0058】同様な方法により、参照セルRCに所定の電圧0.375Vを書き込む。 [0058] the same manner, writing a predetermined voltage 0.375V the reference cell RC. この書き込み電圧はビット線駆動回路BLDにより設定してもよいが、ここでは、ビット線の負荷容量の違いを利用したビット線電圧の設定方法を以下に示す。 The write voltage may be set by the bit line drive circuit BLD, but here shows a method of setting the bit line voltage using a difference in the load capacitance of the bit line below. 図13は、この参照セルRC 13, the reference cell RC
の書き込み時のタイミングチャートである。 Which is a timing chart at the time of writing.

【0059】最初、信号TG2はハイレベル(1.5 [0059] first, signal TG2 is at a high level (1.5
V)、信号TG1はローレベル(0V)とする。 V), the signal TG1 is set to the low level (0V). このため、領域Aと領域B間のトランスファゲートT2がオンし、ビット線BLaとBLb、ビット補線/BLaと/ Therefore, the transfer gate T2 is turned on between the regions A and B, the bit lines BLa and BLb, and the complementary bit line / BLa /
BLbが接続されている。 BLb are connected. また、領域Cと領域D間のトランスファゲートT2がオンし、ビット線BLcとBL Also, the transfer gate T2 between regions C and D are turned on, the bit lines BLc and BL
d、ビット補線/BLcと/BLdが接続されている。 d, the complementary bit line / BLc and / BLd are connected.
領域Bと領域C間のトランスファゲートT1はオフしている。 Transfer gates T1 between regions B and C are turned off.

【0060】つぎに、図示しないカラムデコーダから出力されたカラム選択信号CSLが、図13(F)に示すように、0Vから1.5Vに立ち上がる。 Next, the column selection signal CSL output from the column decoder (not shown), as shown in FIG. 13 (F), rises to 1.5V from 0V. これにより、 As a result,
領域Aに設けられたカラムスイッチCSaがオンし、図13(D)に示すように、/DQaに予め与えられたV And column switch CSa is ON, which is provided in the region A, as shown in FIG. 13 (D), given in advance to / DQa V
CC /2相当の、たとえば0.75Vがビット補線/BL CC / 2 equivalent of, for example, 0.75V is complementary bit line / BL
a,/BLbに伝達される。 a, it is transmitted to / BLb. 一方、カラム選択信号CS On the other hand, the column selection signal CS
Lを受けた領域CのカラムスイッチCScもオンし、図13(E)に示すように、/DQcに予め与えられた0 Column switch CSc region C that received the L is also turned on, as shown in FIG. 13 (E), previously given to / DQc 0
Vがビット補線/BLc,/BLdに伝達される。 V is transmitted to the complementary bit line / BLc, / BLd. その後、図13(A)に示すように、信号TG1をローレベルからハイレベルに立ち上げる。 Thereafter, as shown in FIG. 13 (A), it raises the signal TG1 from the low level to the high level. これにより、領域Bと領域C間のトランスファゲートT1がオンし、真ん中で分割されていたビット補線が全部つながる。 Accordingly, the transfer gates T1 between regions B and C are turned on, the complementary bit line that has been divided in the middle leads all. 領域A,B Area A, B
側の0.75Vと領域C,D側の0Vが平均化されて、 Side of 0.75V and the region C, and 0V of D side are averaged,
図13(D),(E)に示すように、ビット補線電圧は0.375V(V CC /4)となる。 Figure 13 (D), the (E), the complementary bit line voltage is 0.375V (V CC / 4).

【0061】図13(C)に示すように、参照書き込みワード線RWWLを、たとえば2Vで駆動すると、参照セルRCの書き込みトランジスタQ1がオンし、ビット補線電圧0.375Vが記憶ノードRSNに書き込まれる。 [0061] As shown in FIG. 13 (C), the reference write word line RWWL, for example when driving at 2V, the write transistor Q1 of the reference cell RC is turned on, the auxiliary bit line voltage 0.375V is written in the storage node RSN It is.

【0062】なお、この参照セルRCの読み出しでは、 [0062] In the reading of the reference cell RC,
参照読み出しワード線RRWLを電源電圧V CC (1.5 Referring read word line RRWL power supply voltage V CC (1.5
V)で駆動する。 Driven by a V). 前述した容量結合比を0.67とすると、参照セルRCの記憶ノードRSNが1(=1.5× When the above-mentioned capacitive coupling ratio is 0.67, the storage node RSN of the reference cell RC is 1 (= 1.5 ×
0.67)V上昇し、1.375Vとなる。 0.67) V increases, and 1.375V. また、読み出しトランジスタQ2がオンするが、そのしきい値電圧を0.9Vとすると、1.375Vから0.9Vを引いた0.475Vがビット補線/BLに現出する。 Further, the read transistor Q2 is turned on, but when the threshold voltage 0.9V, 0.475V minus 0.9V from 1.375V to emerge the complementary bit line / BL.

【0063】つぎに、このビット補線電圧0.475V Next, the complementary bit line voltage 0.475V
のみを基準とした、メモリセルMCの読み出しと書き戻しについて説明する。 As a reference only, it described writeback and read of the memory cell MC. 図14は、記憶データ“10” 14, the stored data "10"
(記憶ノード電圧0.5V)の読み出しと書き戻し時のタイミングチャートである。 It is a timing chart for write back and reading (storage node voltage 0.5V).

【0064】最初に、トランスファゲートの制御信号T [0064] First, the transfer gate control signal T
G1,TG2を1.5Vとして全ビット線BLおよび全ビット補線/BLを接続し、その電位を0Vでフローティング状態としておく。 G1, TG2 connected to all the bit lines BL and all the complementary bit line / BL as 1.5V, keep a floating state and the potential at 0V. また、図14(A)に示すように、信号TG1を1.5Vから0Vに戻しトランスファゲートT1をオフし、ビット線およびビット補線を真ん中で分割する。 Further, as shown in FIG. 14 (A), turning off the transfer gate T1 returns a signal TG1 from 1.5V to 0V, and split in the middle of the bit lines and complementary bit line. この状態で、領域AのメモリセルMCと領域Bの参照セルRCとを読み出すために、図14 In this state, in order to read and the reference cell RC of the memory cell MC and the region B in the region A, Fig. 14
(C)に示すように、読み出しワード線RWLと参照読み出しワード線RRWLを、0Vから1.5Vに立ち上げる。 As shown in (C), the reference read word line RRWL the read word line RWL, raises from 0V to 1.5V. ビット線BLa,BLbには、図6(C)で示し先に説明したように0.6Vが現出し(図14(D), Bit lines BLa, the BLb, out 0.6V as described previously shown in FIG. 6 (C) is present (FIG. 14 (D), the
(F))、ビット補線/BLa,/BLbには、上記した基準電圧0.475Vが現出する(図14(E), (F)), the complementary bit line / BLa, the / BLb, reference voltage 0.475V described above is emerges (FIG. 14 (E),
(G))。 (G)).

【0065】この段階で、図14(B)に示すように信号TG2を1.5Vから0Vに戻しトランスファゲートT2をオフし、領域Aと領域B間のビット線BLaとB [0065] In this step, turning off the transfer gate T2 returns as a signal TG2 to 0V from 1.5V shown in FIG. 14 (B), the bit line BLa between regions A and B and B
Lb、およびビット補線/BLaと/BLbを分割する。 Lb, and divides the auxiliary bit line / BLa and / BLb. また、読み出しワード線RWLおよび参照読み出しワード線RRWLも立ち下げる。 Also lowers the read word line RWL and the reference read word line RRWL. そして、領域AのセンスアンプSA1を活性化する。 Then, to activate the sense amplifier SA1 of the region A. これにより、図14 As a result, as shown in FIG. 14
(D)に示すようにビット線BLaの電圧が0.6Vから電源電圧V CC (1.5V)に上がり、図14(E)に示すようにビット補線/BLaの電圧が0.475Vから0Vに下がる。 Up to the supply voltage the voltage of the bit line BLa is from 0.6V V CC (1.5V) (D), the voltage of the complementary bit line / BLa as shown in FIG. 14 (E) from 0.475V It falls to 0V. このときのビット線BLaの電圧1. Voltage 1 of the bit line BLa of this time.
5Vが、読み出しデータのMSB(最上位ビット)となり、図示しない経路で読み出される。 5V is read data MSB (most significant bit), and read out a path which is not shown. この場合、ビット線BLaは1.5Vとハイレベルであるから、読み出しデータのMSBは“1”と判断される。 In this case, since the bit lines BLa are 1.5V and a high level, MSB of the read data is judged to be "1".

【0066】一方で、センスアンプSA1による領域A [0066] On the other hand, the area A by the sense amplifier SA1
のビット線対BLa,/BLaの電圧変化は、結合容量Ccを介して領域Bのビット線対BLb,/BLbに伝えられる。 Bit line pairs BLa, / BLa voltage change of the bit line pair BLb region B through the coupling capacitor Cc, is transmitted to / BLb. 具体的に、ビット補線/BLbの電圧変化量ΔV(/BLb)は、ビット線BLaの電圧変動分ΔV Specifically, the complementary bit line / BLb voltage variation [Delta] V (/ BLb), the voltage fluctuation [Delta] V of the bit line BLa
(BLa)に、キャパシタの容量比を乗じたものとなり、次式(1)で表される。 To (BLa), becomes multiplied by the capacitance ratio of the capacitor is expressed by the following equation (1).

【数1】 ΔV(/BLb)=ΔV(BLa)×Cc/(Cb1+Cc)…(1) =(1.5V-0.6V) ×8.3fF /(33.3fF+8.3fF) =0.18V なお、ここで結合容量Ccは8.3fFと仮定した。 [Number 1] ΔV (/ BLb) = ΔV (BLa) × Cc / (Cb1 + Cc) ... (1) = (1.5V-0.6V) × 8.3fF /(33.3fF+8.3fF) = 0.18V Note that, here coupling capacitance Cc is assumed to 8.3fF.

【0067】ビット補線/BLbは、元々0.475V [0067] complementary bit line / BLb is, originally 0.475V
であったため、この0.18Vが加算され、図14 Since was, the 0.18V is added, FIG. 14
(G)のように結局0.655Vとなる。 After all the 0.655V as (G). 同様に計算される、ビット線BLbの電圧変動分は0.095Vである。 Is calculated in the same manner, the voltage variation of the bit line BLb is 0.095V. ところが、ビット補線/BLaはセンシングにより電圧降下しているため、ビット線BLbは元々の電圧0.6Vから、この電圧変動分だけ降下して、図14 However, since the complementary bit line / BLa are voltage drops by sensing the bit line BLb from the original voltage 0.6V, and drops by the voltage change, FIG. 14
(F)のように結局0.505Vとなる。 After all the 0.505V as (F). このように、 in this way,
領域A側のセンスアンプSA1の増幅が、領域Bにおいてビット線対の電位の大小関係を逆転させる。 Amplification of a region A of the side sense amplifier SA1 is, to reverse the magnitude relationship between the potential of the bit line pair in the region B.

【0068】このため、つぎにセンスアンプSA2を活性化すると、図14(F)に示すようにビット線BLb [0068] Therefore, the next time to activate the sense amplifier SA2, the bit lines as shown in FIG. 14 (F) BLb
の電圧が0Vまで下がり、図14(G)に示すようにビット補線/BLbの電圧が1.5Vまで上がる。 Down voltage of up to 0V, the voltage of the complementary bit line / BLb as shown in FIG. 14 (G) rises to 1.5V. このときのビット線BLbの電圧0Vが、読み出しデータのL Voltage 0V on the bit line BLb of this time, the read data L
SB(最下位ビット)となり、図示しない経路で読み出される。 SB (least significant bit), and read out a path which is not shown. この場合、ビット線BLbは0Vとローレベルであるから、読み出しデータのLSBは“0”と判断される。 In this case, since the bit line BLb is 0V and a low level, LSB of the read data is determined to be "0". 以上より、MSBが“1”、LSBが“0”となり、記憶データ“10”が読み出されたこととなる。 From the above, so that the MSB is "1", LSB is "0", the stored data "10" is read.

【0069】続いて、ビット線電荷の再分布により記憶データの書き戻しを行う。 [0069] Then, write back of data stored by the redistribution of the bit line charge. まず、図14(B)に示すように、信号TG2を0Vから1.5Vに立ち上げ、これにより領域Aのビット線BLaと領域Bのビット線BL First, as shown in FIG. 14 (B), raises the signal TG2 from 0V 1.5V, the thereby the bit line BL of the bit line BLa and the region B in the region A
bを接続する。 To connect the b. このときビット線BLaが1.5V、ビット線BLbが0Vであるので、ビット線BLaからB At this time the bit line BLa is 1.5V, the bit line BLb is at 0V, B from the bit line BLa
Lbに電荷が流入する。 Charge to Lb flows. ビット線BLaとBLbの負荷容量比が2対1であることから、イコライズ後のビット線電圧は1.5Vの2/3となり、図14(D), Since the load capacity ratio of the bit lines BLa and BLb are 2-to-1, the bit line voltage after equalizing 2/3 of 1.5V, FIG. 14 (D), the
(F)に示すように、ビット線BLa,BLbは共に1.0Vに変化する。 As shown in (F), the bit lines BLa, BLb are both changed to 1.0 V.

【0070】つぎに、図14(A)に示すように、信号TG1を0Vから1.5Vに立ち上げ、これにより領域A,Bのビット線BLa,BLbを、領域C,Dで0V Next, as shown in FIG. 14 (A), raises the signal TG1 from 0V 1.5V, the thereby regions A, B of the bit line BLa, and BLb, region C, 0V in D
のフローティング状態であったビット線BLc,BLd Floating of the A bit line BLc, BLd
と接続する。 To connect with. このとき1.0Vのビット線BLa,BL The bit line BLa at this time 1.0V, BL
b側からビット線BLc,BLd側に電荷が流入する。 b the bit line from the side BLc, the charge on BLd side flows.
両者の負荷容量比が1対1であることから、図14 Since the load capacitance ratio therebetween is 1: 1, 14
(D),(F),(H)に示すように、イコライズ後のビット線電圧は1.0Vの半分の0.5Vとなる。 (D), the (F), as shown in (H), half of 0.5V bit line voltage after equalizing 1.0 V.

【0071】この0.5Vのビット線電圧は、図5 [0071] Bit line voltage of the 0.5V is 5
(C)の“10”を書き込みときの電圧値である。 It is a voltage value when writes "10" in (C). したがって、つぎに書き込みワード線WWLを0Vから2V Accordingly, then 2V write word line WWL from 0V
に立ち上げることにより、記憶ノードSNに記憶データ“10”に対応した0.5Vが書き込まれる。 By raising the, 0.5V corresponding to the stored data "10" is written to the storage node SN.

【0072】以上は、記憶データ“10”の読み出しと書き戻しであるが、他の“11”,“01”および“0 [0072] The above is the writeback and read the stored data "10", the other "11", "01" and "0
0”の場合も同様にして動作させる。この他の記憶データを含めた動作における、センスアンプSA1の活性化前後のビット線対BLb,/BLbの電圧変化を、図1 0, "also operate in a similar manner. In operation including the other stored data, activation before and after the bit line pair BLb of the sense amplifier SA1, the voltage change / BLb, 1
5にまとめて示す。 5 to collectively shown.

【0073】図15(A)の“11”の場合は、センスアンプSA1をオンする前の読み出し後のビット線BL [0073] In the case of FIG. 15 (A) "11", the bit line BL after the previous reading to turn on the sense amplifiers SA1
a,BLbの電圧は、図6(C)から0.85Vとなる。 a, the voltage of the BLb becomes 0.85V from FIG. 6 (C). センスアンプSA1をオンすると、ビット線BLa When you turn on the sense amplifier SA1, the bit line BLa
が0.85Vから1.5Vと0.65Vだけ上昇する。 There rises by 1.5V and 0.65V from 0.85V.
このビット線電圧1.5Vが、記憶データのMSB The bit line voltage of 1.5V, MSB of the stored data
“1”として読み出される。 It is read as "1". 一方、このビット線BLa On the other hand, the bit line BLa
の電圧上昇が、前記(1)式と同じ容量比(約0.2) Voltage rise of the (1) the same volume ratio as the formula (about 0.2)
でビット補線/BLbに伝わり、ビット補線/BLb In transmitted to the complementary bit line / BLb, the complementary bit line / BLb
は、元々の0.475Vから0.13Vだけ上昇し、結局0.605Vとなる。 It is increased by 0.13V from the original 0.475V, the eventually 0.605V. また、ビット補線/BLaの電圧は元々の0.475Vから0Vに、0.475Vだけ下がる。 Moreover, the 0V voltage of the complementary bit line / BLa from the original 0.475V, lowered by 0.475V. この電圧降下が、前記(1)式と同じ容量比(約0.2)でビット線BLbに伝わり、ビット線BL This voltage drop is transmitted to the bit line BLb in (1) the same volume ratio as equation (0.2), the bit lines BL
bは、元々の0.85Vから0.095Vだけ下がり、 b is, falling only 0.095V from the original 0.85V,
結局0.755Vとなる。 After all the 0.755V. その後、センスアンプSA2 After that, the sense amplifier SA2
を活性化すると、ビット線BLaに加えて、ビット線B The Upon activation, in addition to the bit line BLa, the bit line B
Lbも1.5Vとなる。 Lb also becomes 1.5V. このビット線BLbの電圧1. Voltage 1 of the bit lines BLb.
5Vが記憶データのLSB“1”として読み出される。 5V is read as LSB "1" of the stored data.

【0074】このように、“11”の場合、ビット線B [0074] In the case of this way, "11", the bit line B
La,BLbは、センスアンプSA1の活性化前後でビット補線/BLa,/BLbに対し共にハイレベルを維持する。 La, BLb is a bit before and after activation of the sense amplifier SA1 Hosen / BLa, / together to maintain the high level to BLb. つまり、センスアンプSA1の活性化後、さらにセンスアンプSA2の活性化後も、ビット線対に電圧関係の逆転が生じない。 In other words, after activation of the sense amplifier SA1, further even after the activation of the sense amplifier SA2, it does not occur reversal of voltage related to the bit line pair.

【0075】“11”の書き戻しでは、トランスファゲートT2をオンしてビット線BLa,BLbを接続しても電圧は1.5Vのままであり、つぎに、トランスファゲートT1を接続したとき、1.5Vのビット線電圧が半分の0.75Vとなる。 [0075] "11" in the write back, the bit lines BLa to turn on the transfer gate T2, the voltage be connected BLb remains 1.5V, then when connecting the transfer gates T1, 1 bit line voltage .5V is half of 0.75 V. この電圧は、図5(C)における“11”書き込み時のビット線設定電圧であることから、続いて“11”の書き戻しが可能となる。 This voltage, since the bit line set voltage of "11" when writing in FIG. 5 (C), the subsequently allows write back is "11".

【0076】図15(C)の“01”の場合は、センスアンプSA1をオンする前の読み出し後のビット線BL [0076] In the case shown in FIG. 15 (C) of "01", the bit line BL after the previous reading to turn on the sense amplifiers SA1
a,BLbの電圧は、図6(C)から0.35Vとなる。 a, the voltage of the BLb becomes 0.35V from FIG. 6 (C). センスアンプSA1をオンすると、ビット線BLa When you turn on the sense amplifier SA1, the bit line BLa
が0.35Vから0Vと0.35Vだけ下がる。 There lowered by 0V and 0.35V from 0.35V. このビット線電圧0Vが、記憶データのMSB“0”として読み出される。 The bit line voltage of 0V is read as MSB "0" of the stored data. 一方、ビット線BLaの電圧降下が、前記(1)式と同じ容量比(約0.2)でビット補線/BL On the other hand, the voltage drop of the bit line BLa is, the (1) the same volume ratio as equation (0.2) with the complementary bit line / BL
bに伝わり、ビット補線/BLbは、元々の0.475 Transmitted to the b, complementary bit line / BLb is, originally of 0.475
Vから0.07Vだけ下がり、結局0.405Vとなる。 Falling from V only 0.07V, the eventually 0.405V. また、ビット補線/BLaの電圧は元々の0.47 Further, complementary bit line / voltage BLa originally 0.47
5Vから1.5Vに、1.025Vだけ上昇する。 From 5V to 1.5V, to rise only 1.025V. この電圧上昇が、前記(1)式と同じ容量比(約0.2)でビット線BLbに伝わり、ビット線BLbは、元々の0.35Vから0.205Vだけ上昇し、結局0.55 This voltage increase is the transmitted to the bit line BLb (1) the same volume ratio as equation (0.2), the bit line BLb is increased by 0.205V from the original 0.35 V, eventually 0.55
5Vとなる。 The 5V. その後、センスアンプSA2を活性化すると、ビット線BLbが1.5Vとなる。 Then, when the sense amplifier is activated SA2, the bit line BLb is 1.5V. このビット線B The bit line B
Lbの電圧1.5Vが記憶データのLSB“1”として読み出される。 Voltage 1.5V of Lb is read as LSB "1" of the stored data.

【0077】このように、“01”の場合、センスアンプSA1の活性化前に、ビット線BLa,BLbはビット補線/BLa,/BLbに対しローレベルであるが、 [0077] In this way, "01", before activation of the sense amplifier SA1, the bit lines BLa, BLb is complementary bit line / BLa, / BLb but to a low level,
センスアンプSA1の活性化後は、ビット線BLbがビット補線/BLbに対しハイレベルとなる。 After activation of the sense amplifier SA1 and the bit line BLb attains a high level to complementary bit line / BLb. つまり、センスアンプSA1の活性化前後で、ビット線対の電圧関係に逆転が生じる。 In other words, before and after activation of the sense amplifier SA1, it is reversed voltage relationship of the bit line pairs occurs.

【0078】“01”の書き戻しでは、トランスファゲートT2をオンしてビット線BLa,BLbを接続する前の段階で、ビット線BLaが0V、ビット線BLbが1.5Vである。 [0078] "01" written in the return of, turns on the transfer gate T2 to the bit line BLa, in front of the stage to connect the BLb, bit line BLa is 0V, the bit line BLb is 1.5V. また、ビット線BLaとBLbの負荷容量比は2対1である。 The load capacity ratio of the bit lines BLa and BLb are 2-to-1. したがって、トランスファゲートT2をオンすると負荷容量比が半分のBLb側の電荷供給となるため、イコライズ後のビット線BLa,BL Accordingly, since the load capacitance ratio and to turn on the transfer gate T2 is charge supply half BLb side, after equalization bit lines BLa, BL
bの電圧は1.5Vの1/3の0.5Vまでしか上昇しない。 Voltage of b does not increase only up to 0.5V of one-third of 1.5V. つぎに、トランスファゲートT1を接続したとき、0.5Vのビット線電圧が半分の0.25Vとなる。 Then, when connecting the transfer gates T1, the bit line voltage of 0.5V is half of 0.25 V. この電圧は、図5(C)における“01”書き込み時のビット線設定電圧であることから、続いて“01” This voltage, since the bit line set voltage of "01" when writing in FIG. 5 (C), the subsequently "01"
の書き戻しが可能となる。 Write-back is possible.

【0079】図15(D)の“00”の場合は、センスアンプSA1をオンする前の読み出し後のビット線BL [0079] In the case of FIG. 15 (D) of "00", the bit line BL before and after the reading to turn on the sense amplifier SA1
a,BLbの電圧は、図6(C)から0.1Vとなる。 a, the voltage of the BLb becomes 0.1V from FIG. 6 (C).
センスアンプSA1をオンすると、ビット線BLaが0.1Vから0Vと0.1Vだけ下がる。 When you turn on the sense amplifier SA1, the bit line BLa falls only 0V and 0.1V from 0.1V. このビット線電圧0Vが、記憶データのMSB“0”として読み出される。 The bit line voltage of 0V is read as MSB "0" of the stored data. 一方、このビット線BLaの電圧降下が、前記(1)式と同じ容量比(約0.2)でビット補線/BL On the other hand, the voltage drop of the bit line BLa is, the (1) the same volume ratio as equation (0.2) with the complementary bit line / BL
bに伝わり、ビット補線/BLbは、元々の0.475 Transmitted to the b, complementary bit line / BLb is, originally of 0.475
Vから0.02Vだけ下がり、結局0.455Vとなる。 Falling from V only 0.02V, the eventually 0.455V. また、ビット補線/BLaの電圧は元々の0.47 Further, complementary bit line / voltage BLa originally 0.47
5Vから1.5Vに、1.025Vだけ上がる。 From 5V to 1.5V, it goes up only 1.025V. この電圧上昇が、前記(1)式と同じ容量比(約0.2)でビット線BLbに伝わり、ビット線BLbは、元々の0. 0 The voltage rise, the transmitted to the bit line BLb (1) the same volume ratio as equation (0.2), the bit line BLb is originally.
1Vから0.205Vだけ上がり、結局0.305Vとなる。 Rise from 1V only 0.205V, the eventually 0.305V. その後、センスアンプSA2を活性化すると、ビット線BLbが0Vとなる。 Then, when the sense amplifier is activated SA2, the bit line BLb is 0V. このビット線BLbの電圧0Vが記憶データのLSB“0”として読み出される。 Voltage 0V of the bit line BLb is read as LSB "0" of the stored data.

【0080】このように、“00”の場合、ビット線B [0080] In the case of this way, "00", the bit line B
La,BLbは、センスアンプSA1の活性化前後でビット補線/BLa,/BLbに対し共にローレベルを維持する。 La, BLb is a bit before and after activation of the sense amplifier SA1 Hosen / BLa, / both maintained at the low level to BLb. つまり、センスアンプSA1の活性化後、さらにセンスアンプSA2の活性化後も、ビット線対に電圧関係の逆転が生じない。 In other words, after activation of the sense amplifier SA1, further even after the activation of the sense amplifier SA2, it does not occur reversal of voltage related to the bit line pair.

【0081】“00”の書き戻しでは、トランスファゲートT2をオンし、つぎにトランスファゲートT1をオンしても、ビット線BLa,BLbの電圧は0Vのままである。 [0081] "00" in the write-back turns on the transfer gate T2, then also turns on the transfer gates T1, the bit line BLa, voltage of BLb remains at 0V. この電圧は、図5(C)における“00”書き込み時のビット線設定電圧であることから、続いて“0 This voltage, since it is "00" bit line set voltage at the time of programming in FIG. 5 (C), the subsequently "0
0”の書き戻しが可能となる。 0 "of the write-back is possible.

【0082】このように、第3実施形態では、参照セルRCの読み出しによってビット補線/BLa,/BLb [0082] Thus, in the third embodiment, the reference cell RC read complementary bit lines / BLa, / BLb
に設定した一つの基準電圧0.475Vを用いて、4値の記憶データを順次読み出しては書き戻す動作が可能となった。 Using a single reference voltage 0.475V set to, has become possible writing back is sequentially reads the stored data of 4 values. このとき、図15に示すように、ビット線対の電圧差が0.125Vを下回ることがなく、通常のセンスアンプで十分増幅が可能であった。 At this time, as shown in FIG. 15, the voltage difference of the bit line pair without below 0.125V, was possible sufficiently amplified in a normal sense amplifier.

【0083】以上は、図2に示すメモリセルMCへの2 [0083] or more, 2 to the memory cell MC shown in FIG. 2
ビットの記憶データの書き込み,読出しおよび書き戻しについて説明したが、3ビット以上の場合も同様に動作させることができる。 Writing the stored data bits has been described read and write-back for, can be operated in the same manner in the case of three or more bits. また、図3のメモリセルに対しても、同様の動作が可能である。 Also, for the memory cell of FIG. 3, it is possible the same operation. さらに、図16および図17に示すように、ビット線BLを、書き込みトランジスタQ1が接続された書き込みビット線WBLと、読み出しトランジスタQ2が接続された読み出しビット線R Furthermore, as shown in FIGS. 16 and 17, the bit line BL, and the write bit line WBL of the write transistor Q1 is connected, read bit line read transistor Q2 is connected R
BLとから構成させたメモリセルに対しても、ビット線駆動回路BLDが別々に駆動することで2ビット以上の記憶データの書き込み,読み出しおよび書き戻しが可能である。 Even for a memory cell is composed of a BL, writing of two bits or more stored data by the bit line drive circuit BLD is separately driven, read and write-back are possible.

【0084】 [0084]

【発明の効果】本発明に係る半導体記憶装置によれば、 According to the semiconductor memory device according to the present invention,
書き込みトランジスタと読み出しトランジスタを有し、 Has a writing transistor and the reading transistor,
読み出しトランジスタを介した電荷供給により記憶データの振幅低下を招くことなくビット線に読み出すことができるメモリセルに2ビット以上の記憶データを書き込んで、読み出すことが可能となった。 Writes the data stored in the two or more bits in a memory cell can be read in without bit line causing the amplitude decrease in the stored data by charge supply via the read transistor, it becomes possible to read. このため、メモリセル面積を増やすことなく、大幅にビットコストを低減できた。 Therefore, without increasing the memory cell area, it was significantly reduced bit cost.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施形態に係る半導体メモリ装置のメモリセルアレイと、その周辺回路の主要部を示すブロック図である。 [1] and the memory cell array of the semiconductor memory device according to an embodiment of the present invention, is a block diagram showing a main part of the peripheral circuits.

【図2】本発明の実施形態に係るメモリセルの回路図である。 Is a circuit diagram of a memory cell according to the embodiment of the present invention; FIG.

【図3】本発明の実施形態に係る他のメモリセルの回路図である。 3 is a circuit diagram of another memory cell according to an embodiment of the present invention.

【図4】図2のメモリセルにおいて、キャパシタに外部容量素子を含む場合の等価回路図である。 In the memory cell of FIG. 4 FIG. 2 is an equivalent circuit diagram in the case including an external capacitor element in the capacitor.

【図5】第1実施形態に係る半導体メモリ装置の書き込み動作を示すタイミングチャートである。 5 is a timing chart showing a write operation of the semiconductor memory device according to the first embodiment.

【図6】第1実施形態に係る半導体メモリ装置の読み出し動作を示すタイミングチャートである。 6 is a timing chart showing a read operation of the semiconductor memory device according to the first embodiment.

【図7】第2実施形態に係る半導体メモリ装置の書き込み動作を示すタイミングチャートである。 7 is a timing chart showing a write operation of the semiconductor memory device according to a second embodiment.

【図8】第2実施形態に係る半導体メモリ装置の読み出し動作を示すタイミングチャートである。 8 is a timing chart showing a read operation of the semiconductor memory device according to a second embodiment.

【図9】第2実施形態に係る半導体メモリ装置の書き込み時と各読み出し段階における記憶ノード電圧の推移を示すグラフである。 9 is a graph showing a change in the storage node voltage in the write state and the read phase of the semiconductor memory device according to a second embodiment.

【図10】第2実施形態に係る半導体メモリ装置のリフレッシュ動作を示すタイミングチャートである。 10 is a timing chart showing a refresh operation of the semiconductor memory device according to a second embodiment.

【図11】第3実施形態に係る半導体メモリ装置において、1つのビット線対に連なる要部構成を示す回路図である。 [11] In the semiconductor memory device according to the third embodiment is a circuit diagram showing a main configuration connected to one bit line pair.

【図12】第3実施形態に係る半導体メモリ装置において、1つのビット線対に連なる他の要部構成を図11と補完的に示す回路図である。 In Figure 12 the semiconductor memory device according to the third embodiment is a circuit diagram showing a complementary and 11 another main configuration leading to one bit line pair.

【図13】第3実施形態に係る半導体メモリ装置の参照セルの書き込み動作を示すタイミングチャートである。 13 is a timing chart showing a write operation of the reference cell of a semiconductor memory device according to the third embodiment.

【図14】第3実施形態に係る半導体メモリ装置のメモリセルに対する“10”記憶データの読み出しと書き戻し動作を示すタイミングチャートである。 14 is a timing chart showing a "10" and write back the read operation of the memory data to the memory cell of the semiconductor memory device according to the third embodiment.

【図15】第3実施形態に係る半導体メモリ装置のメモリセルに対する4値の記憶データの読み出しと書き戻し動作において、第1センスアンプの活性化前後のビット線対の電圧変化を示す図である。 [15] In the read and write-back operation of the storage data of 4 values ​​for a memory cell of a semiconductor memory device according to the third embodiment, it is a graph showing a change in voltage of the bit line pair before and after activation of the first sense amplifier .

【図16】本発明が適用可能なメモリセルの構成例を示す回路図である。 16 is a circuit diagram showing a configuration example of the present invention is applicable memory cells.

【図17】本発明が適用可能なメモリセルの他の構成例を示す回路図である。 [17] The present invention is a circuit diagram showing another configuration example of applicable memory cells.

【符号の説明】 DESCRIPTION OF SYMBOLS

Q1…書き込みトランジスタ、Q2…読み出しトランジスタ、C,CAP…キャパシタ、Cp…寄生容量、Cex Q1 ... write transistor, Q2 ... read transistor, C, CAP ... capacitor, Cp ... parasitic capacitance, Cex
1 …外部容量素子、Cc…結合容量、Cb1…単位負荷容量、MC…メモリセル、RC…参照セル、SA,SA 1 ... external capacitance element, Cc ... binding capacity, Cb1 ... unit load capacitance, MC ... memory cells, RC ... reference cell, SA, SA
1,SA2…センスアンプ、DCH…ディスチャージ回路、T1,T2…トランスファゲート、CSa,CSc 1, SA2 ... sense amplifier, DCH ... discharge circuit, T1, T2 ... transfer gate, CSa, CSc
…カラムスイッチ、T3,T4…カラムスイッチ内トランジスタ、WWL…書き込みワード線、RWL…読み出しワード線、RWWL…参照書き込みワード線、RRW ... column switch, T3, T4 ... column switch in transistors, WWL ... write word line, RWL ... read word line, RWWL ... see write word line, RRW
L…参照読み出しワード線、BL,BLa,BLb,B L ... reference read word line, BL, BLa, BLb, B
Lc,BLd…ビット線、/BL,/BLa,/BL Lc, BLd ... bit line, / BL, / BLa, / BL
b,/BLc,/BLd…ビット補線、SPL,SNL b, / BLc, / BLd ... complementary bit line, SPL, SNL
…センスアンプ駆動電圧供給線、EQ…制御線、SN… ... the sense amplifier drive voltage supply lines, EQ ... control line, SN ...
記憶ノード、RSN…参照記憶ノード、TG1,TG2 The storage node, RSN ... reference memory node, TG1, TG2
…トランスファゲートの制御信号、CSL…カラム選択信号、DQa,DQc,/DQa,/DQc…I/O電圧。 ... control signal of the transfer gate, CSL ... column selection signal, DQa, DQc, / DQa, / DQc ... I / O voltage.

Claims (18)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】書き込みトランジスタと、ゲートが上記書き込みトランジスタのソースまたはドレインとなる第1 1. A first and write transistor, the gate serves as the source or drain of the writing transistor
    不純物領域に接続し当該ゲートが記憶ノードとなる読み出しトランジスタとを有した複数のメモリセルと、 上記書き込みトランジスタのゲートをワード線方向に接続した書き込みワード線と、 上記書き込みトランジスタおよび上記読み出しトランジスタのソースまたはドレインとなる第2不純物領域をビット線方向で接続したビット線と、 上記記憶ノードと容量結合した読み出しワード線とを有する半導体記憶装置の動作方法であって、 上記書き込みワード線の電圧と上記ビット線の電圧とを制御し、上記複数のメモリセル内の複数の記憶ノードに、4値以上の電圧を書き込んで保持させる半導体記憶装置の動作方法。 A plurality of memory cells and a read transistor having the gate connected to the impurity regions serving as the memory node, and the write word line connected to the gate of the writing transistor in the word line direction, the source of the write transistor and the read transistor or a bit line of the second impurity region connected with the bit line direction serving as a drain, a method of operating a semiconductor memory device having a read word line coupled the storage node and the capacitor, the voltage of the write word line and the by controlling the voltage of the bit line, a plurality of storage nodes in the plurality of memory cells, a method of operating a semiconductor memory device for holding writing the 4 values ​​or more voltage.
  2. 【請求項2】書き込み時に、上記ビット線に上記4値以上の電圧の何れかを設定し、上記書き込みワード線に一定の書き込みワード線電圧を印加して上記書き込みトランジスタをオンさせ、当該導通状態の書き込みトランジスタを通して上記ビット線の設定電圧を上記記憶ノードに伝達する請求項1記載の半導体記憶装置の動作方法。 To 2. A time of writing, set one of the four values ​​above the voltage on the bit line turns on the write transistor by applying a predetermined write word line voltage to the write word line, the conductive state method of operating a semiconductor memory device according to claim 1, wherein the through the write transistor for transmitting the set voltage of the bit line to the storage node.
  3. 【請求項3】上記ビット線に設定した電圧の最大値は、 Maximum value of 3. A voltage set to the bit line,
    上記書き込みワード線電圧から上記書き込みトランジスタのしきい値電圧を引いた電圧値、上記読み出しトランジスタのしきい値電圧の双方より小さい請求項2記載の半導体記憶装置の動作方法。 Voltage value obtained by subtracting the threshold voltage of the write transistor from the write word line voltage, the operation method of the semiconductor memory device both smaller according to claim 2, wherein the threshold voltage of the read transistor.
  4. 【請求項4】書き込み時に、上記ビット線に一定電圧を設定し、上記記憶ノードに書き込むべき電圧に対応した書き込みワード線電圧を上記書き込みワード線に印加し、上記書き込みトランジスタをオンさせて、上記書き込みワード線電圧から当該書き込みトランジスタのしきい値電圧を引いた電圧を上記記憶ノードに設定する請求項1記載の半導体記憶装置の動作方法。 4. A time of writing, set the constant voltage to the bit line, the write word line voltage corresponding to the voltage to be written into the storage node is applied to the write word line, thereby turning on said write transistor, the method of operating a semiconductor memory device according to claim 1, wherein setting the voltage obtained by subtracting the threshold voltage of the write transistor from the write word line voltage to the storage node.
  5. 【請求項5】上記記憶ノードに書き込む電圧の最大値は、上記ビット線に設定した一定電圧、上記読み出しトランジスタのしきい値電圧の双方より小さい請求項4記載の半導体記憶装置の動作方法。 Maximum value of 5. A voltage written in the storage node, a constant voltage which is set to the bit line, the operation method of the semiconductor memory device both smaller according to claim 4, wherein the threshold voltage of the read transistor.
  6. 【請求項6】上記ビット線の電圧を、動作対象のメモリセルが接続されているビット線に一定の書き込みビット線電圧を印加し他のビット線に接地電圧を印加するようにし、かつ、上記書き込みワード線電圧を電圧値が段階的に低くなるように切り換えながら複数回の書き込みを行い、同一のワード線に接続された複数のメモリセルに4値以上の電圧を書き込む請求項4記載の半導体記憶装置の動作方法。 A voltage according to claim 6, wherein said bit lines, so as to apply a ground voltage to the other bit line by applying a predetermined write bit line voltage to a bit line to which a memory cell operation target is connected, and the while switching the write word line voltage so that the voltage value becomes stepwise lowered writes multiple semiconductor according to claim 4, wherein writing the connected voltage higher than 4 values ​​into a plurality of memory cells on the same word line method of operating a memory device.
  7. 【請求項7】読み出し時に、上記ビット線を接地電圧でフローティング状態とし、上記読み出しワード線に読み出しワード線電圧を印加して上記記憶ノード電圧を昇圧し、上記読み出しトランジスタをオンまたはオフさせ、 7. A time of reading, the bit line in a floating state at the ground voltage, by applying a read word line voltage to the read word line boosting the storage node voltage to turn on or off the read transistor,
    上記記憶ノードの昇圧後の電圧に応じた電圧を上記ビット線に現出させ、読み出す請求項1記載の半導体記憶装置の動作方法。 A voltage corresponding to the boosted voltage of the storage node to appear on the bit lines, read operation method of a semiconductor memory device according to claim 1, wherein.
  8. 【請求項8】上記読み出しワード線電圧は、上記記憶ノードに保持されている4値以上の電圧全てに対応した4 8. The read word line voltage, corresponding to all the voltage of four or more values ​​stored in the storage node 4
    値以上の電圧を上記ビット線に現出できる一定電圧である請求項7記載の半導体記憶装置の動作方法。 Method of operating a value above the voltage semiconductor memory device according to claim 7, wherein the constant voltage that can emerge in the bit line.
  9. 【請求項9】上記読み出しワード線電圧は、上記記憶ノードの電圧が上記4値以上の電圧の最小値から昇圧したときに上記読み出しトランジスタがオフ状態を維持し、 9. The read word line voltage, when the voltage of the storage node is boosted from the minimum value of the four values ​​above the voltage the read transistor is kept off,
    他の電圧値から昇圧したときにオンする範囲内の一定電圧である請求項8記載の半導体記憶装置の動作方法。 Method of operating a semiconductor memory device according to claim 8, wherein a constant voltage in the range which is turned on when the boosted from another voltage value.
  10. 【請求項10】読み出しワード線電圧をステップ状に漸増させて複数回印加し、 当該電圧の印加ごとに、上記記憶ノード電圧に対応した電圧を1値ずつ上記ビット線に現出させて読み出す請求項7記載の半導体記憶装置の動作方法。 10. is gradually increased the read word line voltage stepwise is applied a plurality of times, for each application of the voltage, read out the voltage corresponding to the storage node voltage to appear on the bit line by one value according operation method of the semiconductor memory device of claim 7, wherein.
  11. 【請求項11】上記読み出しワード線は、上記メモリセルごとに設けた容量素子を介して上記記憶ノードに結合し、 上記読み出しトランジスタの第1不純物領域が電源電圧供給線に接続された請求項1記載の半導体記憶装置の動作方法。 11. The read word line via a capacitive element provided for each of the memory cells coupled to said storage node, according to claim 1 in which the first impurity region connected to the power supply voltage supply line of the read transistor method of operating a semiconductor memory device according.
  12. 【請求項12】上記読み出しトランジスタの第1不純物領域が上記読み出しワード線に接続し、 当該読み出しワード線が、上記読み出しトランジスタ内の寄生容量を介して上記記憶ノードに結合した請求項1 12. The first impurity region of the read transistor is connected to the read word line, the read word line, according to claim 1 via a parasitic capacitance coupled to the storage node in the read transistor
    記載の半導体記憶装置の動作方法。 Method of operating a semiconductor memory device according.
  13. 【請求項13】上記読み出しトランジスタの第1不純物領域が上記読み出しワード線に接続し、 当該読み出しワード線が、上記読み出しトランジスタ内の寄生容量および容量素子を介して上記記憶ノードに結合した請求項1記載の半導体記憶装置の動作方法。 13. The first impurity region of the read transistor is connected to the read word line, the read word line, according to claim 1 attached to the storage node via the parasitic capacitance and the capacitor in said read transistor method of operating a semiconductor memory device according.
  14. 【請求項14】上記ビット線は、上記書き込みトランジスタの第2不純物領域をビット線方向で接続する書き込みビット線と、 上記読み出しトランジスタの第2不純物領域をビット線方向で接続する読み出しビット線とから構成された請求項1記載の半導体記憶装置の動作方法。 14. The bit line from the write bit line connected to the second impurity region of the write transistor in the bit line direction, and the read bit line connected to the second impurity region of the read transistor in the bit line direction configured claimed operation method of the semiconductor memory device of claim 1, wherein.
  15. 【請求項15】書き込みトランジスタと、ゲートが上記書き込みトランジスタのソースまたはドレインとなる第1不純物領域に接続し当該ゲートが記憶ノードとなる読み出しトランジスタとを有した複数のメモリセルと、 上記書き込みトランジスタのゲートをワード線方向に接続した書き込みワード線と、 上記書き込みトランジスタおよび上記読み出しトランジスタのソースまたはドレインとなる第2不純物領域をビット線方向で接続したビット線と、 上記記憶ノードと容量結合した読み出しワード線とを有する半導体記憶装置であって、 上記ビット線の電圧と上記書き込みワード線の電圧とを制御し、上記複数のメモリセル内の複数の記憶ノードに4値以上の電圧を書き込む制御回路をさらに有する半導体記憶装置。 15. A write transistor, a plurality of memory cells and a read transistor having a gate the gate connected to the first impurity region to be a source or drain of the writing transistor serving as the memory node, the write transistor and the write word line connected to the word line direction of the gate, the write transistor and the bit line and the second impurity regions are connected by a bit line direction to be the source or drain of the read transistor, the storage node is capacitively coupled to the read word a semiconductor memory device having a line, by controlling the voltage of the voltage and the write word line of the bit line, a control circuit for writing the 4 values ​​or more voltage to the plurality of storage nodes in the plurality of memory cells further semiconductor memory device having.
  16. 【請求項16】上記読み出しワード線は、上記メモリセルごとに設けた容量素子を介して上記記憶ノードに結合し、 上記読み出しトランジスタの第1不純物領域が電源電圧供給線に接続された請求項15記載の半導体記憶装置。 16. The read word lines, said through the capacitor provided for each memory cell coupled to said storage node, according to claim 15 in which the first impurity region connected to the power supply voltage supply line of the read transistor the semiconductor memory device according.
  17. 【請求項17】上記読み出しトランジスタの第1不純物領域が上記読み出しワード線に接続し、 当該読み出しワード線が、上記読み出しトランジスタ内の寄生容量を介して上記記憶ノードに結合した請求項1 17. The first impurity region of the read transistor is connected to the read word line, the read word line, according to claim 1 attached to the storage node via a parasitic capacitance in the read transistor
    5記載の半導体記憶装置。 5 The semiconductor memory device according.
  18. 【請求項18】上記読み出しトランジスタの第1不純物領域が上記読み出しワード線に接続し、 当該読み出しワード線が、上記読み出しトランジスタ内の寄生容量および容量素子を介して上記記憶ノードに結合した請求項15記載の半導体記憶装置。 18. The first impurity region of the read transistor is connected to the read word line, the read word line, according to claim 15 which is coupled to the storage node via the parasitic capacitance and the capacitor in said read transistor the semiconductor memory device according.
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