JPH07183899A - Ａｔｍ型電気通信ネットワークをテストし、ａｔｍ接続の性能を測定する装置 - Google Patents
Ａｔｍ型電気通信ネットワークをテストし、ａｔｍ接続の性能を測定する装置Info
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- JPH07183899A JPH07183899A JP6281449A JP28144994A JPH07183899A JP H07183899 A JPH07183899 A JP H07183899A JP 6281449 A JP6281449 A JP 6281449A JP 28144994 A JP28144994 A JP 28144994A JP H07183899 A JPH07183899 A JP H07183899A
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- H04Q11/00—Selecting arrangements for multiplex systems
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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Abstract
(57)【要約】
【目的】 ＡＴＭ型電気通信ネットワークをテストし、
ネットワークの接続性能を測定するための装置であっ
て、そのネットワークはＡＴＭ規格によるセルの形状で
情報要素を伝送する。 【構成】 このため、装置は、物理層の形成の装置と仮
想パス及び仮想チャネル（ＶＰ／ＶＣ）に組織化された
ＡＴＭトランスポート層の形成の装置を備える発信機
と、物理層の信号の処理の装置とＡＴＭトランスポート
層のセルの流れの処理の装置を備える受信機を備える。 【効果】 ＡＴＭモードでの電気通信に適用される。
ネットワークの接続性能を測定するための装置であっ
て、そのネットワークはＡＴＭ規格によるセルの形状で
情報要素を伝送する。 【構成】 このため、装置は、物理層の形成の装置と仮
想パス及び仮想チャネル（ＶＰ／ＶＣ）に組織化された
ＡＴＭトランスポート層の形成の装置を備える発信機
と、物理層の信号の処理の装置とＡＴＭトランスポート
層のセルの流れの処理の装置を備える受信機を備える。 【効果】 ＡＴＭモードでの電気通信に適用される。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ型電気通信ネッ
トワークをテストし、ＡＴＭ接続の性能を測定するため
の装置に関するものである。ＡＴＭ(Asynchronous Tran
sfer Mode ：非同期転送モード）電気通信ネットワーク
によって、高速なものも含めて、様々なビット伝送速度
を有するデジタルデータ要素の伝送が可能であることが
想起される。これらのビット伝送速度は、実際に、毎秒
155メガビット及びそれ以上にさえなることがある。
トワークをテストし、ＡＴＭ接続の性能を測定するため
の装置に関するものである。ＡＴＭ(Asynchronous Tran
sfer Mode ：非同期転送モード）電気通信ネットワーク
によって、高速なものも含めて、様々なビット伝送速度
を有するデジタルデータ要素の伝送が可能であることが
想起される。これらのビット伝送速度は、実際に、毎秒
155メガビット及びそれ以上にさえなることがある。
【０００２】
【従来の技術】ＡＴＭモードでの伝送は、一定の長さの
情報ブロックの転送によって実施される。伝送される有
効な情報の基本量は48バイトである。ＡＴＭで伝送され
る情報ブロックはセルと呼ばれ、ヘッダと呼ばれる５バ
イトのラベルによって識別される。従って、セルの全体
の長さは53バイトである。
情報ブロックの転送によって実施される。伝送される有
効な情報の基本量は48バイトである。ＡＴＭで伝送され
る情報ブロックはセルと呼ばれ、ヘッダと呼ばれる５バ
イトのラベルによって識別される。従って、セルの全体
の長さは53バイトである。
【０００３】ＡＴＭモードでの伝送技術は、情報をセル
内に配置することに基づくものである。その時、転送ネ
ットワークは、これらのセルのスイッチング、多重化及
び伝送の役割を果たす。転送ネットワークは、ＡＴＭ伝
送モードを使用し、セルの形態で配置された基本通信を
直接管理するのではなく、セルの束に多重化された通信
の群を管理するシャッフリング又はスイッチングネット
ワークである。そのネットワークは、転送機能の他に、
また、これらの使用中の束を生成し、終了させる機能、
すなわち、ネットワークマルチプレクサの役割を果た
す。また、このネットワークは、近同期及び同期ネット
ワーク（物理層）を使用する伝送システムと共に、非同
期転送モード（ＡＴＭ層）の独立性を利用する。
内に配置することに基づくものである。その時、転送ネ
ットワークは、これらのセルのスイッチング、多重化及
び伝送の役割を果たす。転送ネットワークは、ＡＴＭ伝
送モードを使用し、セルの形態で配置された基本通信を
直接管理するのではなく、セルの束に多重化された通信
の群を管理するシャッフリング又はスイッチングネット
ワークである。そのネットワークは、転送機能の他に、
また、これらの使用中の束を生成し、終了させる機能、
すなわち、ネットワークマルチプレクサの役割を果た
す。また、このネットワークは、近同期及び同期ネット
ワーク（物理層）を使用する伝送システムと共に、非同
期転送モード（ＡＴＭ層）の独立性を利用する。
【０００４】ＡＴＭ接続の品質のパラメータは、ＣＣＩ
ＴＴ勧告第1356号に定義されている。パラメータのこの
定義に基づいて、本出願人は、ネットワーク要素のテス
ト及びネットワークの性能特定の測定に必要な２種類の
ツールを定義した： −ＡＴＭ機能をテストするツールの役割は、他の接続で
ロード状態をシミュレートすることによって所定の接続
の性能特性を測定することである。このため、プロトコ
ルの各層に、すなわち、ＡＴＭ及びＡＡＬ（ＡＴＭ ad
aptation layer) 用のテスト機構が備えられている。ま
た、構成エラー等の制御された発生による物理層の影響
をシミュレートし、ジッタ、挿入又はセル損失現象の発
生によるＡＴＭ層の影響をシミュレートする機構が備え
られる。第２のツールは、特定の機能、例えば、インタ
ーフェース、保守及び信号化を実行するために、装置容
量及びネットワークを有効化することができる動作機能
をテストするためのツールである。
ＴＴ勧告第1356号に定義されている。パラメータのこの
定義に基づいて、本出願人は、ネットワーク要素のテス
ト及びネットワークの性能特定の測定に必要な２種類の
ツールを定義した： −ＡＴＭ機能をテストするツールの役割は、他の接続で
ロード状態をシミュレートすることによって所定の接続
の性能特性を測定することである。このため、プロトコ
ルの各層に、すなわち、ＡＴＭ及びＡＡＬ（ＡＴＭ ad
aptation layer) 用のテスト機構が備えられている。ま
た、構成エラー等の制御された発生による物理層の影響
をシミュレートし、ジッタ、挿入又はセル損失現象の発
生によるＡＴＭ層の影響をシミュレートする機構が備え
られる。第２のツールは、特定の機能、例えば、インタ
ーフェース、保守及び信号化を実行するために、装置容
量及びネットワークを有効化することができる動作機能
をテストするためのツールである。
【０００５】
【発明が解決しようとする課題】今日まで、ＡＴＭネッ
トワークの性能パラメータを測定し、ネットワークの動
作機能をテストするために使用できる装置は存在しな
い。本出願人が解決しようとする問題は、ＡＴＭ接続を
ネットワーク要素のテストか又はネットワークの性能測
定のレベルかで動作させるためのＡＴＭテスト及び測定
装置を考案するという新規な必要性にある。本発明の１
つの特徴によると、測定装置は、１つ又は２つの装置の
項目からなる。ネットワークテストが図１Ａａに示した
ようにループ内で実行される時、測定装置は１つの装置
を備える。テストが図１Ａｂに図示したように２つの離
れたセンター間で１点から１点で実行される時、２つの
装置を備える。図１Ａｃで機能を監視するためには、１
つの装置だけを使用する。下記の説明を簡単にするため
に、測定装置は２つの装置を有し、その装置とは１つの
送信機と以下受信機と呼ぶ受信機−分析器であると仮定
する。
トワークの性能パラメータを測定し、ネットワークの動
作機能をテストするために使用できる装置は存在しな
い。本出願人が解決しようとする問題は、ＡＴＭ接続を
ネットワーク要素のテストか又はネットワークの性能測
定のレベルかで動作させるためのＡＴＭテスト及び測定
装置を考案するという新規な必要性にある。本発明の１
つの特徴によると、測定装置は、１つ又は２つの装置の
項目からなる。ネットワークテストが図１Ａａに示した
ようにループ内で実行される時、測定装置は１つの装置
を備える。テストが図１Ａｂに図示したように２つの離
れたセンター間で１点から１点で実行される時、２つの
装置を備える。図１Ａｃで機能を監視するためには、１
つの装置だけを使用する。下記の説明を簡単にするため
に、測定装置は２つの装置を有し、その装置とは１つの
送信機と以下受信機と呼ぶ受信機−分析器であると仮定
する。
【０００６】
【課題を解決するための手段】このため、本発明の目的
は、ＡＴＭ型電気通信ネットワーク及び／又はネットワ
ーク要素をテストし、ネットワーク接続の性能を測定す
るための装置であって、そのネットワークはＡＴＭ規格
によるセルの形態の情報要素を伝送し、その装置が、 Ａ）送信機であって、 ａ）物理層を形成するための装置であって、 −セルスクランブル手段と、 −エラー訂正コード生成手段と、 −メインテナンスセルを生成する手段と、 −エラー挿入手段とを備える装置と、 ｂ）仮想パスと仮想チャネル（ＶＰ／ＶＣ）に組織化さ
れたＡＴＭトランスポート層を生成するための装置であ
って、 −測定セル及びロードセルを含むユーザセルの流れを生
成するための手段と、 −測定仮想回路及び仮想チャネルＡと、ロード用仮想回
路及び仮想チャネルＢに組織化された複数の層上での一
時的な多重化によって生成したセルからセルの流れを生
成する手段とを備える装置とを備える送信機と、 Ｂ）物理層の信号処理用の装置を備える受信機であっ
て、 ａ）信号の欠陥、フレーム同期化信号の損失及びセル同
期化信号の損失を検出するための手段と、 ｂ）ＡＴＭトランスポート層のセルを処理する装置であ
って、 −セルのスクランブル解除及び配列解除手段と、 −ユーザセル認識手段と、 −測定セル認識手段と、 −性能測定手段（エラーのあるセル、損失セル及び挿入
されたセル、ジッタ）とセル記憶手段とを備える受信機
とを備えることを特徴とする装置である。
は、ＡＴＭ型電気通信ネットワーク及び／又はネットワ
ーク要素をテストし、ネットワーク接続の性能を測定す
るための装置であって、そのネットワークはＡＴＭ規格
によるセルの形態の情報要素を伝送し、その装置が、 Ａ）送信機であって、 ａ）物理層を形成するための装置であって、 −セルスクランブル手段と、 −エラー訂正コード生成手段と、 −メインテナンスセルを生成する手段と、 −エラー挿入手段とを備える装置と、 ｂ）仮想パスと仮想チャネル（ＶＰ／ＶＣ）に組織化さ
れたＡＴＭトランスポート層を生成するための装置であ
って、 −測定セル及びロードセルを含むユーザセルの流れを生
成するための手段と、 −測定仮想回路及び仮想チャネルＡと、ロード用仮想回
路及び仮想チャネルＢに組織化された複数の層上での一
時的な多重化によって生成したセルからセルの流れを生
成する手段とを備える装置とを備える送信機と、 Ｂ）物理層の信号処理用の装置を備える受信機であっ
て、 ａ）信号の欠陥、フレーム同期化信号の損失及びセル同
期化信号の損失を検出するための手段と、 ｂ）ＡＴＭトランスポート層のセルを処理する装置であ
って、 −セルのスクランブル解除及び配列解除手段と、 −ユーザセル認識手段と、 −測定セル認識手段と、 −性能測定手段（エラーのあるセル、損失セル及び挿入
されたセル、ジッタ）とセル記憶手段とを備える受信機
とを備えることを特徴とする装置である。
【０００７】送信機は、（Ｎ−Ｍ）バイトの情報及びＭ
バイトのフレームロックバイトによって形成されたＮバ
イトのフレームを形成するための手段も備える。フレー
ム形成手段は、Ｎバイト毎にＭバイトのフレームロック
バイトを挿入するためのタイムギャップクロック（ＨＴ
Ｒ）をセットするために使用されるカウンタを備える。
フレーム形成手段は、さらに、直列の形態のセルを形成
するバイトを転送するための並列−直列変換手段と、ネ
ットワークの伝送ラインに直列ビットを伝送するための
直列ビットのコード化を可能にするエンコーダとを備え
る。
バイトのフレームロックバイトによって形成されたＮバ
イトのフレームを形成するための手段も備える。フレー
ム形成手段は、Ｎバイト毎にＭバイトのフレームロック
バイトを挿入するためのタイムギャップクロック（ＨＴ
Ｒ）をセットするために使用されるカウンタを備える。
フレーム形成手段は、さらに、直列の形態のセルを形成
するバイトを転送するための並列−直列変換手段と、ネ
ットワークの伝送ラインに直列ビットを伝送するための
直列ビットのコード化を可能にするエンコーダとを備え
る。
【０００８】セルスクランブル手段は、ｘ31の同期スク
ランブラによって形成され、フレームロックバイトはス
クランブルされない。物理層形成手段は、空白セル挿入
手段を備える。エラー訂正コード計算手段、スクランブ
ル手段及びセル挿入手段は、論理セルのネットワークに
よって構成された回路によって形成されている。
ランブラによって形成され、フレームロックバイトはス
クランブルされない。物理層形成手段は、空白セル挿入
手段を備える。エラー訂正コード計算手段、スクランブ
ル手段及びセル挿入手段は、論理セルのネットワークに
よって構成された回路によって形成されている。
【０００９】測定セル流及びロードセル流の生成を可能
にする手段は、各ブロックがロードセルのヘッダバイト
と情報バイトを含む第１のブロックの組と、測定セルの
ヘッダを含む第２のブロックの組とを備えるプログラム
可能なメモリに組み合わされている。上記測定セル流及
びロードセル流の生成手段は、さらに、その値がセルの
各バイト毎に反復されるカウンタを備え、そのカウンタ
は新しいセルが生成されると１インリクメントされる。
にする手段は、各ブロックがロードセルのヘッダバイト
と情報バイトを含む第１のブロックの組と、測定セルの
ヘッダを含む第２のブロックの組とを備えるプログラム
可能なメモリに組み合わされている。上記測定セル流及
びロードセル流の生成手段は、さらに、その値がセルの
各バイト毎に反復されるカウンタを備え、そのカウンタ
は新しいセルが生成されると１インリクメントされる。
【００１０】さらに、ＡＴＭセル流の生成手段は、トラ
フィック生成手段を備える。トラフィック生成手段は、
各ビットがフレームのセルに対応し、このビットの０又
は１の状態によって測定セルの伝送の制御を可能又は不
可能にするプログラム可能なメモリを備えてもよい。ト
ラフィック生成手段は、各バイトが２つの測定セル間の
距離に対応するプログラム可能なメモリを備えてもよ
い。
フィック生成手段を備える。トラフィック生成手段は、
各ビットがフレームのセルに対応し、このビットの０又
は１の状態によって測定セルの伝送の制御を可能又は不
可能にするプログラム可能なメモリを備えてもよい。ト
ラフィック生成手段は、各バイトが２つの測定セル間の
距離に対応するプログラム可能なメモリを備えてもよ
い。
【００１１】メインテナンスセル（Ｆ３）生成手段は、 −ＮＩＣセルが伝送されるたびにメインテナンスセルＦ
３の周期的及び強制的伝送を可能にするバイト同期化信
号、ブロック同期化信号及びセル（Ｆ３）同期化信号を
得るタイムベースと、 −上記メインテナンスセルのヘッダ及び情報フィールド
の伝送手段とを備える。受信機は、フレームロック手段
及び直列−並列変換手段を備える。
３の周期的及び強制的伝送を可能にするバイト同期化信
号、ブロック同期化信号及びセル（Ｆ３）同期化信号を
得るタイムベースと、 −上記メインテナンスセルのヘッダ及び情報フィールド
の伝送手段とを備える。受信機は、フレームロック手段
及び直列−並列変換手段を備える。
【００１２】フレームロック手段は、２進数信号を得る
ために使用されるデコーダ、直列−並列変換器、シフ
タ、フレームロックオートマトン及びフレームロックワ
ード比較器を備えるフレームデコード回路を備える。測
定セルの認識手段は、受信したユーザセルを測定セルの
ヘッダと比較することができる比較器を備える。性能測
定手段及びセル記憶手段が、挿入されたセル及び損失さ
れたセル及びエラーのあるセル内で検出されたエラー数
をカウントすることができる測定セルの処理装置を備え
る。
ために使用されるデコーダ、直列−並列変換器、シフ
タ、フレームロックオートマトン及びフレームロックワ
ード比較器を備えるフレームデコード回路を備える。測
定セルの認識手段は、受信したユーザセルを測定セルの
ヘッダと比較することができる比較器を備える。性能測
定手段及びセル記憶手段が、挿入されたセル及び損失さ
れたセル及びエラーのあるセル内で検出されたエラー数
をカウントすることができる測定セルの処理装置を備え
る。
【００１３】受信機は、測定結果のリアルタイム読出、
測定結果の大容量メモリ内への記録及び受信したトラフ
ィックの分析を可能にするメモリを備える。メモリは、
受信したセルの記録と、必要ならば、後に行う処理（プ
ロトコル分析、メインテナンス）のためにそれらをフィ
ルタリングするのに使用することができる。本発明のそ
の他の特徴及び利点は、添付図面を参照して行う下記の
説明から明らかになろう。
測定結果の大容量メモリ内への記録及び受信したトラフ
ィックの分析を可能にするメモリを備える。メモリは、
受信したセルの記録と、必要ならば、後に行う処理（プ
ロトコル分析、メインテナンス）のためにそれらをフィ
ルタリングするのに使用することができる。本発明のそ
の他の特徴及び利点は、添付図面を参照して行う下記の
説明から明らかになろう。
【００１４】
【実施例】以下に説明する装置は、新規な必要性、すな
わち、ＡＴＭ型接続を動作させるためにＡＴＭ型電気通
信ネットワーク性能パラメータのテスト及び測定を行う
必要性を満たすことを目的とするものである。この測定
装置は、本発明による１台また２台の機器によって形成
される。ネットワークのテストが図１Ａａで図示したよ
うにループ内で実行される時、装置は１台の機器によっ
て形成される。図１Ａｂ及び図１Ａｃで図示したように
２つの離れたセンター間で一点から一点に基づいてテス
トが実施される時、装置は２つの機器によって形成され
る。
わち、ＡＴＭ型接続を動作させるためにＡＴＭ型電気通
信ネットワーク性能パラメータのテスト及び測定を行う
必要性を満たすことを目的とするものである。この測定
装置は、本発明による１台また２台の機器によって形成
される。ネットワークのテストが図１Ａａで図示したよ
うにループ内で実行される時、装置は１台の機器によっ
て形成される。図１Ａｂ及び図１Ａｃで図示したように
２つの離れたセンター間で一点から一点に基づいてテス
トが実施される時、装置は２つの機器によって形成され
る。
【００１５】ネットワークに投射された流れを形成する
セルは、図１Ｂの概略図に見られるようにフレームに組
織化されている。ネットワーク上のセルの投射は、セル
がフレームに組織化されていてもいなくても、所望のビ
ット伝送速度を得るために使用できる標準化されたイン
ターフェースによって実施される。このビット伝送速度
は、34メガビット／秒又は 255メガビット／秒である。
下記の説明で選択した実施例は、34メガビット／秒のイ
ンターフェースの例である。
セルは、図１Ｂの概略図に見られるようにフレームに組
織化されている。ネットワーク上のセルの投射は、セル
がフレームに組織化されていてもいなくても、所望のビ
ット伝送速度を得るために使用できる標準化されたイン
ターフェースによって実施される。このビット伝送速度
は、34メガビット／秒又は 255メガビット／秒である。
下記の説明で選択した実施例は、34メガビット／秒のイ
ンターフェースの例である。
【００１６】既に説明したように、ＡＴＭ規格によっ
て、仮想パス（ＶＰ）及び仮想チャネル（ＶＣ）でセル
の流れを組織化することによって複数のレベルで一時的
に多重化することができる。従って、全てのＡＴＭセル
が、4096個の仮想パスのうちの１個と 65536個の仮想チ
ャネルのうち１個に割り当てられる。セルのパス及び仮
想チャネルの番号は、各々、ヘッダの12ビット及び16ビ
ットのフィールド内に含まれる。従って、ビットに０か
ら７の番号を付した５バイトのヘッダは、12ビットで定
義された仮想パス数ＶＰＩ、16ビットで定義された仮想
チャネル数ＶＣＩ、３ビットで定義されたセル型式表示
子ＰＴ（ペイロード型式）、１ビットで定義され優先順
位表示子ＣＬＰ（セル損失優先順位）及び８ビットで定
義され、先行する４バイトに関するエラー訂正コードＨ
ＥＣを含む。ヘッダの後に、有効なデータ要素のために
保持された48バイトの情報が続く。
て、仮想パス（ＶＰ）及び仮想チャネル（ＶＣ）でセル
の流れを組織化することによって複数のレベルで一時的
に多重化することができる。従って、全てのＡＴＭセル
が、4096個の仮想パスのうちの１個と 65536個の仮想チ
ャネルのうち１個に割り当てられる。セルのパス及び仮
想チャネルの番号は、各々、ヘッダの12ビット及び16ビ
ットのフィールド内に含まれる。従って、ビットに０か
ら７の番号を付した５バイトのヘッダは、12ビットで定
義された仮想パス数ＶＰＩ、16ビットで定義された仮想
チャネル数ＶＣＩ、３ビットで定義されたセル型式表示
子ＰＴ（ペイロード型式）、１ビットで定義され優先順
位表示子ＣＬＰ（セル損失優先順位）及び８ビットで定
義され、先行する４バイトに関するエラー訂正コードＨ
ＥＣを含む。ヘッダの後に、有効なデータ要素のために
保持された48バイトの情報が続く。
【００１７】図２に図示した装置の送信機部分ＥＴの概
略図を参照する。受けたデータ要素に関する一連の演算
処理は、マイクロプロセッサによって形成される処理装
置10によって処理される。また、送信機部分は、伝送媒
体に接続するためのインターフェース20を備える。それ
は、測定セル及びロードセルの生成を可能にするユーザ
セル生成手段100によって形成され、これらの手段はＲ
ＡＭ型メモリ110 と接続されており、そのメモリ中に生
成すべきセルの内容は記録される。
略図を参照する。受けたデータ要素に関する一連の演算
処理は、マイクロプロセッサによって形成される処理装
置10によって処理される。また、送信機部分は、伝送媒
体に接続するためのインターフェース20を備える。それ
は、測定セル及びロードセルの生成を可能にするユーザ
セル生成手段100によって形成され、これらの手段はＲ
ＡＭ型メモリ110 と接続されており、そのメモリ中に生
成すべきセルの内容は記録される。
【００１８】送信機は、また、ＲＡＭ型メモリ210 に組
み合わされた測定トラフィック生成手段200 を有し、そ
のメモリの読出によって、測定セルの伝送制御信号又は
その値が２個の測定セル間の距離に対応するデータ要素
のどちらかを送ることを可能にする。メモリ210 及び11
0 は、デュアルアクセスＲＡＭメモリである。送信機
は、さらに、空白スクランブルセルを挿入し、エラー訂
正コードを生成する手段300 とフレームロックワード及
びエラー挿入ワードの挿入手段400 とを有する。また、
メインテナンス流Ｆ３の生成手段500 を有する。フレー
ムロックワードの挿入手段400 は、以下タイムギャップ
クロックと呼ばれるクロック信号ＨＴＲを得るために使
用される論理回路450 と組み合わされており、そのギャ
ップ又は間隔はフレームロック時間の間続く。
み合わされた測定トラフィック生成手段200 を有し、そ
のメモリの読出によって、測定セルの伝送制御信号又は
その値が２個の測定セル間の距離に対応するデータ要素
のどちらかを送ることを可能にする。メモリ210 及び11
0 は、デュアルアクセスＲＡＭメモリである。送信機
は、さらに、空白スクランブルセルを挿入し、エラー訂
正コードを生成する手段300 とフレームロックワード及
びエラー挿入ワードの挿入手段400 とを有する。また、
メインテナンス流Ｆ３の生成手段500 を有する。フレー
ムロックワードの挿入手段400 は、以下タイムギャップ
クロックと呼ばれるクロック信号ＨＴＲを得るために使
用される論理回路450 と組み合わされており、そのギャ
ップ又は間隔はフレームロック時間の間続く。
【００１９】図３は、本発明による受信機ＲＰを形成す
る異なる組の概略図を図示したものである。受信機は、
伝送クロックと同じ周波数を有する受信クロック信号Ｈ
Ｒを得るために使用されるローカルクロックＨＬを備え
る。すなわち、この実施例では、クロックＨＲは、34MH
z に等しい。受信機はまた受信インターフェース40を備
え、それによって、ＡＴＭネットワークへの接続を可能
にする。このインターフェースは標準化された既存の回
路によって形成されている。
る異なる組の概略図を図示したものである。受信機は、
伝送クロックと同じ周波数を有する受信クロック信号Ｈ
Ｒを得るために使用されるローカルクロックＨＬを備え
る。すなわち、この実施例では、クロックＨＲは、34MH
z に等しい。受信機はまた受信インターフェース40を備
え、それによって、ＡＴＭネットワークへの接続を可能
にする。このインターフェースは標準化された既存の回
路によって形成されている。
【００２０】受信機は、全ての信号の処理及び管理装置
30を有する。この装置は、マイクロプロセッサ型であ
り、実際、受信機内に配置されたものと同じ処理装置に
よって形成されている。例えば、それは、リアルタイム
オペレーションシステムＯＳ９を使用する68030 マイク
ロプロセッサである。受信機は、また、フレームロック
及びインターフェース40から来るデータの流れの直列−
並列変換のための装置600 を有する。受信機は、さら
に、ユーザセルのスクランブル解除、配列解除及び認識
用の装置700 を有する。受信機は、また、トラフィック
記憶手段850 と接続された測定セルの認識のための装置
800 を備える。受信機は、さらに測定値記憶手段950 と
接続された性能測定及びセル記憶手段900 を有する。フ
レームロック手段600 は、受信クロック信号ＨＲを得る
ために使用される論理回路と接続されている。別の論理
回路650 は、フレームロッククロック信号ＨＴＲを得る
ために使用される。
30を有する。この装置は、マイクロプロセッサ型であ
り、実際、受信機内に配置されたものと同じ処理装置に
よって形成されている。例えば、それは、リアルタイム
オペレーションシステムＯＳ９を使用する68030 マイク
ロプロセッサである。受信機は、また、フレームロック
及びインターフェース40から来るデータの流れの直列−
並列変換のための装置600 を有する。受信機は、さら
に、ユーザセルのスクランブル解除、配列解除及び認識
用の装置700 を有する。受信機は、また、トラフィック
記憶手段850 と接続された測定セルの認識のための装置
800 を備える。受信機は、さらに測定値記憶手段950 と
接続された性能測定及びセル記憶手段900 を有する。フ
レームロック手段600 は、受信クロック信号ＨＲを得る
ために使用される論理回路と接続されている。別の論理
回路650 は、フレームロッククロック信号ＨＴＲを得る
ために使用される。
【００２１】最初に送信機を形成する各装置について、
次に受信機を形成する各装置について、より詳細に説明
する。まず第１に、本発明に従うと、送信機は、空白セ
ル及びユーザセル、及び、参照番号Ｆ３及びＦ４のメイ
ンテナンスセルを含むＡＴＭ規格をみたすセルの流れを
送るために使用される。ユーザセルは、ＡＴＭ層に送信
される（又は受信される）全てのセルであり、すなわ
ち、空白セル及びメインテナンスセルとは別にライン上
を伝送される全セルである。
次に受信機を形成する各装置について、より詳細に説明
する。まず第１に、本発明に従うと、送信機は、空白セ
ル及びユーザセル、及び、参照番号Ｆ３及びＦ４のメイ
ンテナンスセルを含むＡＴＭ規格をみたすセルの流れを
送るために使用される。ユーザセルは、ＡＴＭ層に送信
される（又は受信される）全てのセルであり、すなわ
ち、空白セル及びメインテナンスセルとは別にライン上
を伝送される全セルである。
【００２２】ユーザセルは、下記のものを備える： ─測定セル： ＡＴＭ転送ネットワークの測定を可能に
する情報セル。各測定セルでインクリメントされる８ビ
ットカウンタは、測定セルの48バイトの情報をロードす
るために使用される。 内容： 12ビットのＶＰｉ（仮想パス） 16ビットのＶＣＩ（仮想チャネル） ３ビットのＰＴ（ペイロード型式） １ビットのＣＬＰ（セル損失優先順位） ８ビットのＨＥＣ（ヘッダエラーコレクタ） 及び、同じバイトが48回。 ─ロードセル： ネットワークへのアクセスをロードす
るために使用される情報セル。ロードセルの48バイトの
情報の内容は、ＲＡＭ110 から来る。 内容： 12ビットのＶＰｉ 16ビットのＶＣＩ ３ビットのＰＴ １ビットのＣＬＰ ８ビットのＨＥＣ 及びメモリから来る48バイト。
する情報セル。各測定セルでインクリメントされる８ビ
ットカウンタは、測定セルの48バイトの情報をロードす
るために使用される。 内容： 12ビットのＶＰｉ（仮想パス） 16ビットのＶＣＩ（仮想チャネル） ３ビットのＰＴ（ペイロード型式） １ビットのＣＬＰ（セル損失優先順位） ８ビットのＨＥＣ（ヘッダエラーコレクタ） 及び、同じバイトが48回。 ─ロードセル： ネットワークへのアクセスをロードす
るために使用される情報セル。ロードセルの48バイトの
情報の内容は、ＲＡＭ110 から来る。 内容： 12ビットのＶＰｉ 16ビットのＶＣＩ ３ビットのＰＴ １ビットのＣＬＰ ８ビットのＨＥＣ 及びメモリから来る48バイト。
【００２３】送信機部分ＥＴの説明 図４は、フレームロックモードの挿入及びエラー挿入の
ために使用される装置400 の１実施例を図示したもので
ある。この実施例によると、ＡＴＭセルは192 バイトフ
レームに投射される。従って、フレームは、ＡＴＭセル
が配置された190 バイトの情報と２バイトのロックバイ
トを有する。使用されるフレームロックバイトは、Ｆ４
及び10の16進法の値を有し、すなわち、11110100000100
00であり、最上位ビットが第１に送られる。データ要素
のフレーム化された構造を得るために、192 ごとのカウ
ンタ（図３では参照番号412)を使用して、フレームロッ
ククロック信号ＨＴを生成する。レジスタ411 は、フレ
ームクロックによって決定される速度で、フレームロッ
クワードを挿入するために使用され、また、このレジス
タは装置300 から来るセルのデータを受ける。レジスタ
411 から来る並列の８ビットワードは並列−直列変換器
414 によって直列化される。次に、２進数データ流は、
ＨＤＢ３型コード化を使用するエンコーダ415 によって
エンコードされ、次に、伝送ネットワークのラインに投
射される。
ために使用される装置400 の１実施例を図示したもので
ある。この実施例によると、ＡＴＭセルは192 バイトフ
レームに投射される。従って、フレームは、ＡＴＭセル
が配置された190 バイトの情報と２バイトのロックバイ
トを有する。使用されるフレームロックバイトは、Ｆ４
及び10の16進法の値を有し、すなわち、11110100000100
00であり、最上位ビットが第１に送られる。データ要素
のフレーム化された構造を得るために、192 ごとのカウ
ンタ（図３では参照番号412)を使用して、フレームロッ
ククロック信号ＨＴを生成する。レジスタ411 は、フレ
ームクロックによって決定される速度で、フレームロッ
クワードを挿入するために使用され、また、このレジス
タは装置300 から来るセルのデータを受ける。レジスタ
411 から来る並列の８ビットワードは並列−直列変換器
414 によって直列化される。次に、２進数データ流は、
ＨＤＢ３型コード化を使用するエンコーダ415 によって
エンコードされ、次に、伝送ネットワークのラインに投
射される。
【００２４】図５は、空白セル、スクランブルセル及び
エラー訂正コードの生成用セルの挿入のための手段の１
実施例を図示したものである。これらの手段は、３台の
機能装置を有する。参照番号301 のエラー訂正コードＨ
ＥＣの計算用の装置は、セル生成装置100 からのＡＴＭ
セルからの情報を受ける。入力Ｅｔｉでは、また、セル
のエンベロープを表示するパーマネントシグナルを受け
る。この入力は、セルのヘッダの間１で、セル型の表示
子の間０である信号を受ける。装置301 は、また、ユー
ザセル又は測定セルの存在下で１である信号を受ける入
力Ｂｐｉを有する。
エラー訂正コードの生成用セルの挿入のための手段の１
実施例を図示したものである。これらの手段は、３台の
機能装置を有する。参照番号301 のエラー訂正コードＨ
ＥＣの計算用の装置は、セル生成装置100 からのＡＴＭ
セルからの情報を受ける。入力Ｅｔｉでは、また、セル
のエンベロープを表示するパーマネントシグナルを受け
る。この入力は、セルのヘッダの間１で、セル型の表示
子の間０である信号を受ける。装置301 は、また、ユー
ザセル又は測定セルの存在下で１である信号を受ける入
力Ｂｐｉを有する。
【００２５】装置302 は、空白セルの内容が記録されて
いるレジスタによって形成される。この内容は、ヘッダ
用の16進数モードの値に対応し、00 00 00 01 52であ
り、48バイトの情報では値６Ａである。その時、参照番
号304 のｘ31の同期スクランブラは、セルをスクランブ
ルするために使用され、ロックバイトはスクランブルさ
れない。実際、この装置300 は、論理セルアレー型ネッ
トワークＬＣＡによって形成される。
いるレジスタによって形成される。この内容は、ヘッダ
用の16進数モードの値に対応し、00 00 00 01 52であ
り、48バイトの情報では値６Ａである。その時、参照番
号304 のｘ31の同期スクランブラは、セルをスクランブ
ルするために使用され、ロックバイトはスクランブルさ
れない。実際、この装置300 は、論理セルアレー型ネッ
トワークＬＣＡによって形成される。
【００２６】図６は、メインテナンスセルＦ３を生成す
るために使用される装置500 を図示している。この装置
は、ＮＩＣ(number of included cells:含まれているセ
ル数）ごとにセルＦ３の周期的及び強制的な伝送を可能
にする。例えば、ＮＩＣは、256 に等しいように選択さ
れている。その装置は、また、これらのＮＩＣをＭＢＳ
セルのＮＭＢブロックに分割することを可能にする。実
際、256 個のセルは、16個のセルの16ブロックに分割さ
れている。実際には、１実施例として、下記の値が選択
されている： ＮＭＢ(number of monitored block: モニターブロック
数）＝16ブロック ＭＢＳ（monitoring block size:モニターブロックサイ
ズ）＝16セル
るために使用される装置500 を図示している。この装置
は、ＮＩＣ(number of included cells:含まれているセ
ル数）ごとにセルＦ３の周期的及び強制的な伝送を可能
にする。例えば、ＮＩＣは、256 に等しいように選択さ
れている。その装置は、また、これらのＮＩＣをＭＢＳ
セルのＮＭＢブロックに分割することを可能にする。実
際、256 個のセルは、16個のセルの16ブロックに分割さ
れている。実際には、１実施例として、下記の値が選択
されている： ＮＭＢ(number of monitored block: モニターブロック
数）＝16ブロック ＭＢＳ（monitoring block size:モニターブロックサイ
ズ）＝16セル
【００２７】本発明に従うと、メインテナンスセルＦ３
は、特に、下記のものを含む： ─受信時に、セルの流れの抽出を可能にする特定のヘッ
ダ。 ａ）伝送されるＭＢＳセル（ヘッダ及び情報フィール
ド）のブロックの２進数流に関するエラー検出コード。
このコードは、バイト上で１ビットずつ排他的ＯＲゲー
トによって得られるＢＩＰ８であり、メインテナンスセ
ルＦ３に関するものではない。 ｂ）モジュロ16で生成したセルＦ３のシーケンス数ＰＳ
Ｎ。 ｃ）モジュロ1024まで前段のセルＦ３から伝送されるセ
ルの数を与えることができる挿入されたセルの数ＮＩ
Ｃ。この数は、34メガビット／秒の実施例ではモジュロ
256 である。 ｄ）エラー検出機構によってカバーされた全てのブロッ
クについて、ブロックごとに転送される、一定の数のセ
ルを与えるオリジンＮＳＢにおいてモニターされたブロ
ックのサイズ（ＢＩＰ）。 ｅ）２個のセルＦ３間を転送され、エラー検出機構によ
ってカバーされるブロックの数を与えるモニターされた
ブロックの数の初期値ＯＮＭＢ。 ｆ）検出したパリティ違反に関する情報要素によってカ
バーされた伝送されたブロックの数を与える宛先ＤＮＭ
Ｂにおいてモニターされたブロックの数（ＦＥＢＥ）。 ｇ）ＦＥＢＥ(far end block error) の情報は、接続さ
れた遠端部に向かって伝送された情報要素であり、ＢＩ
Ｐ８コードを介した受信時に検出されたパリティ違反の
数を与える。 ｈ）下記の、 ─セル同期の損失 ─受信時のメインテナンス流の損失 の１つを表示するために接続された遠端部に向けて伝送
されるＦＥＲＦ(far endreceive failure) 情報。 ｉ）未使用のバイトは全て、16進数の値６Ａを含む。 ｊ）メインテナンスセルＦ３の情報フィールド上でのエ
ラー検出コード。このコードは、ＣＲＣ10である。
は、特に、下記のものを含む： ─受信時に、セルの流れの抽出を可能にする特定のヘッ
ダ。 ａ）伝送されるＭＢＳセル（ヘッダ及び情報フィール
ド）のブロックの２進数流に関するエラー検出コード。
このコードは、バイト上で１ビットずつ排他的ＯＲゲー
トによって得られるＢＩＰ８であり、メインテナンスセ
ルＦ３に関するものではない。 ｂ）モジュロ16で生成したセルＦ３のシーケンス数ＰＳ
Ｎ。 ｃ）モジュロ1024まで前段のセルＦ３から伝送されるセ
ルの数を与えることができる挿入されたセルの数ＮＩ
Ｃ。この数は、34メガビット／秒の実施例ではモジュロ
256 である。 ｄ）エラー検出機構によってカバーされた全てのブロッ
クについて、ブロックごとに転送される、一定の数のセ
ルを与えるオリジンＮＳＢにおいてモニターされたブロ
ックのサイズ（ＢＩＰ）。 ｅ）２個のセルＦ３間を転送され、エラー検出機構によ
ってカバーされるブロックの数を与えるモニターされた
ブロックの数の初期値ＯＮＭＢ。 ｆ）検出したパリティ違反に関する情報要素によってカ
バーされた伝送されたブロックの数を与える宛先ＤＮＭ
Ｂにおいてモニターされたブロックの数（ＦＥＢＥ）。 ｇ）ＦＥＢＥ(far end block error) の情報は、接続さ
れた遠端部に向かって伝送された情報要素であり、ＢＩ
Ｐ８コードを介した受信時に検出されたパリティ違反の
数を与える。 ｈ）下記の、 ─セル同期の損失 ─受信時のメインテナンス流の損失 の１つを表示するために接続された遠端部に向けて伝送
されるＦＥＲＦ(far endreceive failure) 情報。 ｉ）未使用のバイトは全て、16進数の値６Ａを含む。 ｊ）メインテナンスセルＦ３の情報フィールド上でのエ
ラー検出コード。このコードは、ＣＲＣ10である。
【００２８】図６は、メインテナンスセルＦ３の流れの
伝送用回路の機能ブロックの装置を図示したものであ
る。好ましい実施例によると、この回路はＬＣＡ型回路
である。それは、バイトクロック信号ＨＯＣＴ及びヘッ
ダの存在に関するクロック信号ＨＣに基づく、バイト信
号、ブロック信号及びＦ３信号を生成することができる
タイムベースを備える。
伝送用回路の機能ブロックの装置を図示したものであ
る。好ましい実施例によると、この回路はＬＣＡ型回路
である。それは、バイトクロック信号ＨＯＣＴ及びヘッ
ダの存在に関するクロック信号ＨＣに基づく、バイト信
号、ブロック信号及びＦ３信号を生成することができる
タイムベースを備える。
【００２９】装置100 から来るセルの流れは、排他的Ｏ
Ｒゲート502 に入力され、その出力はレジスタ503 に入
力され、ゲート502 の第２の入力はレジスタ503 の出力
を受ける。既に記載したように、この装置は、エラー訂
正コードＢＩＰ８を得ることを可能にする。16セルのブ
ロックによるＢＩＰ８の計算結果は、参照番号504 のフ
ァーストイン／ファーストアウト（ＦＩＦＯ）型スタッ
クに記録される。メインテナンスセルＦ３の固定された
バイトの生成は、排他的ＯＲ論理ゲート506 及びレジス
タ507 が連続したＯＲゲート505 によって得られる。シ
ーケンス数ＰＳＮは、Ｆ３信号を受ける256 ごとのカウ
ンタから得られる。このカウンタは、図面では、参照番
号508 を付したものである。
Ｒゲート502 に入力され、その出力はレジスタ503 に入
力され、ゲート502 の第２の入力はレジスタ503 の出力
を受ける。既に記載したように、この装置は、エラー訂
正コードＢＩＰ８を得ることを可能にする。16セルのブ
ロックによるＢＩＰ８の計算結果は、参照番号504 のフ
ァーストイン／ファーストアウト（ＦＩＦＯ）型スタッ
クに記録される。メインテナンスセルＦ３の固定された
バイトの生成は、排他的ＯＲ論理ゲート506 及びレジス
タ507 が連続したＯＲゲート505 によって得られる。シ
ーケンス数ＰＳＮは、Ｆ３信号を受ける256 ごとのカウ
ンタから得られる。このカウンタは、図面では、参照番
号508 を付したものである。
【００３０】情報要素ＦＥＢＥは処理装置によって送ら
れ、参照番号11を付したこの装置のデータバスによって
届けられる。これらの情報要素は、図面では参照番号50
9 のファーストイン／ファーストアウト（ＦＩＦＯ）型
スタックに記憶される。メインテナンスセルＦ３の情報
はマルチプレクサ510 の出力で得られ、そのマルチプレ
クサの入力はカウンタ508 、レジスタ507 、スタック50
4 及びスタック509 から来るデータ要素を受ける。ＡＴ
Ｍセルの流れにセルを挿入する前に、セル型の表示子で
のエラー訂正コード計算結果がマルチプレクサ510 から
来るセルに対応するフィールドに加えられる。
れ、参照番号11を付したこの装置のデータバスによって
届けられる。これらの情報要素は、図面では参照番号50
9 のファーストイン／ファーストアウト（ＦＩＦＯ）型
スタックに記憶される。メインテナンスセルＦ３の情報
はマルチプレクサ510 の出力で得られ、そのマルチプレ
クサの入力はカウンタ508 、レジスタ507 、スタック50
4 及びスタック509 から来るデータ要素を受ける。ＡＴ
Ｍセルの流れにセルを挿入する前に、セル型の表示子で
のエラー訂正コード計算結果がマルチプレクサ510 から
来るセルに対応するフィールドに加えられる。
【００３１】ユーザセルは、ＡＴＭ層に送信される又は
ＡＴＭ層から受信される全セル、すなわち、空白セル及
びメインテナンス流のセルのとは別に伝送ラインに転送
される全セルであることが思い出される。これらのユー
ザセルが生成される方法を以下に説明する。本発明によ
ると、ユーザセルは、ＡＴＭ転送ネットワークの測定を
可能にする情報要素を含む測定セル又はロードセルのど
ちらかに対応する。それらは、ネットワークへのアクセ
スをロードするために使用される情報セルである。ロー
ドセルの48バイトの情報の内容は、ＲＡＭ型メモリから
来る。８ビットカウンタは、測定セルの情報要素の48バ
イトをロードするために使用され、このカウンタは下記
に説明するように各測定セルでインクリメントされる。
ＡＴＭ層から受信される全セル、すなわち、空白セル及
びメインテナンス流のセルのとは別に伝送ラインに転送
される全セルであることが思い出される。これらのユー
ザセルが生成される方法を以下に説明する。本発明によ
ると、ユーザセルは、ＡＴＭ転送ネットワークの測定を
可能にする情報要素を含む測定セル又はロードセルのど
ちらかに対応する。それらは、ネットワークへのアクセ
スをロードするために使用される情報セルである。ロー
ドセルの48バイトの情報の内容は、ＲＡＭ型メモリから
来る。８ビットカウンタは、測定セルの情報要素の48バ
イトをロードするために使用され、このカウンタは下記
に説明するように各測定セルでインクリメントされる。
【００３２】空白セルまはたロードセル又は測定セルの
伝送は、以下の説明中でトラフィックＲＡＭと呼ぶ、図
７で参照番号210 を付したＲＡＭ型メモリの読出をアク
ティブにする処理装置10によって制御される。このメモ
リは、空白セル又はロードセルが伝送されなけれならな
い時は０であり、測定セルが伝送されなければならない
時は１である。トラフィックを制御する第１の方法によ
ると、トラフィックメモリ210 の各ビットは34メガビッ
ト／秒フレームのセルに対応する。
伝送は、以下の説明中でトラフィックＲＡＭと呼ぶ、図
７で参照番号210 を付したＲＡＭ型メモリの読出をアク
ティブにする処理装置10によって制御される。このメモ
リは、空白セル又はロードセルが伝送されなけれならな
い時は０であり、測定セルが伝送されなければならない
時は１である。トラフィックを制御する第１の方法によ
ると、トラフィックメモリ210 の各ビットは34メガビッ
ト／秒フレームのセルに対応する。
【００３３】ビットが０の時、測定セルの伝送はない。
ビットが１の時、測定セルの伝送がある。さらに、伝送
カウンタをプログラミングすることによって、伝送を単
一の動作で行うか又は約25秒毎の間隔でメモリ210 と走
査と連続的に行うか、いずれかを可能にすることができ
る。仮想チャネル及び仮想パスのトラフィックメモリは
マイクロプロセッサ10及び送信機によるデュアルアクセ
スモードでアクセス可能である。図７は、このコード化
を使用することによってトラフィックを生成する実施方
法を図示している。16ビット毎にメモリ内で値が読み出
される。セルクロックＨＥＣによって制御される並列−
直列レジスタ211 は、測定セルの存在中にだけ１の測定
出力を生成することが可能である。
ビットが１の時、測定セルの伝送がある。さらに、伝送
カウンタをプログラミングすることによって、伝送を単
一の動作で行うか又は約25秒毎の間隔でメモリ210 と走
査と連続的に行うか、いずれかを可能にすることができ
る。仮想チャネル及び仮想パスのトラフィックメモリは
マイクロプロセッサ10及び送信機によるデュアルアクセ
スモードでアクセス可能である。図７は、このコード化
を使用することによってトラフィックを生成する実施方
法を図示している。16ビット毎にメモリ内で値が読み出
される。セルクロックＨＥＣによって制御される並列−
直列レジスタ211 は、測定セルの存在中にだけ１の測定
出力を生成することが可能である。
【００３４】使用可能な別の方法によると、トラフィッ
クメモリの各バイトは２つの測定セル間の距離に対応す
る。メモリの内容が255 に等しい時、次のメモリの内容
が255 に加算されて、距離を与える。図７は、メモリの
内容と生成した測定信号との間の関係を図示している。
第２の方法によるコード化は、より長い期間のトラフィ
ックの生成を可能にする。残りのビット伝送速度（総ビ
ット伝送速度−割り付けられたビット伝送速度である測
定値ＶＰ／ＶＣ）で、ロードセルの周期的伝送を実施す
ることができる。その周期は、プログラム可能である。
クメモリの各バイトは２つの測定セル間の距離に対応す
る。メモリの内容が255 に等しい時、次のメモリの内容
が255 に加算されて、距離を与える。図７は、メモリの
内容と生成した測定信号との間の関係を図示している。
第２の方法によるコード化は、より長い期間のトラフィ
ックの生成を可能にする。残りのビット伝送速度（総ビ
ット伝送速度−割り付けられたビット伝送速度である測
定値ＶＰ／ＶＣ）で、ロードセルの周期的伝送を実施す
ることができる。その周期は、プログラム可能である。
【００３５】送信機は、ロードセルを伝送しないか、又
は、０〜256 個の空白セルを有するロードセルを伝送す
る。ロードセルのこのパーセンテージは、処理装置10か
ら来るレジスタ130 のプログラミングによって得られ
る。ロードビット伝送速度レジスタの内容は、下記の通
りである： 最大ロードに対応する０（空白セルなし） １個の空白セル、ロードセル等に対応する１ ２個の空白セル、１個のロードセル等に対応する２ 255 個の空白セル、１個のロードセル等に対応する255
は、０〜256 個の空白セルを有するロードセルを伝送す
る。ロードセルのこのパーセンテージは、処理装置10か
ら来るレジスタ130 のプログラミングによって得られ
る。ロードビット伝送速度レジスタの内容は、下記の通
りである： 最大ロードに対応する０（空白セルなし） １個の空白セル、ロードセル等に対応する１ ２個の空白セル、１個のロードセル等に対応する２ 255 個の空白セル、１個のロードセル等に対応する255
【００３６】図９は、その結果生成するＡＴＭ流の生成
を可能にする機能ブロックを図示したものである。測定
信号は、測定セルの存在を表示する。この信号は、上記
に説明したようにトラフィックメモリから生成される。
各測定セルの情報フィールドは、48回繰り返す８ビット
カウンタ140 によって満たされる。測定セルのヘッダ
は、ロードセルのヘッダ及び情報フィールドと同様にメ
モリ110 から来る。
を可能にする機能ブロックを図示したものである。測定
信号は、測定セルの存在を表示する。この信号は、上記
に説明したようにトラフィックメモリから生成される。
各測定セルの情報フィールドは、48回繰り返す８ビット
カウンタ140 によって満たされる。測定セルのヘッダ
は、ロードセルのヘッダ及び情報フィールドと同様にメ
モリ110 から来る。
【００３７】上記のように、処理装置10を介して、ユー
ザは選択したＶＰ／ＶＣにロードセルの速度をプログラ
ムすることができる。制御論理回路150 は、ユーザが選
択したＡＴＭ流の送信を可能にする。この目的のため、
制御論理150 は、測定信号及びレジスタ130 のロード速
度を受け、マルチプレクサを制御して、カウンタから来
るバイト又はメモリから来るバイトがＡＴＭセルを形成
する出力で回復される。上記の図２で図示した装置100
、200 、300 及び400 及び500 は、ＬＣＡ型回路によ
って形成される。
ザは選択したＶＰ／ＶＣにロードセルの速度をプログラ
ムすることができる。制御論理回路150 は、ユーザが選
択したＡＴＭ流の送信を可能にする。この目的のため、
制御論理150 は、測定信号及びレジスタ130 のロード速
度を受け、マルチプレクサを制御して、カウンタから来
るバイト又はメモリから来るバイトがＡＴＭセルを形成
する出力で回復される。上記の図２で図示した装置100
、200 、300 及び400 及び500 は、ＬＣＡ型回路によ
って形成される。
【００３８】受信機部分について、以下に、より詳細に
説明する。図３にブロック600 で示したフレームロック
手段を図10により詳細に図示されている。これらの手段
は、まず第１に、伝送媒体から２進数データ流を受信す
るデコーダＨＤＢ３を有する。このデコーダは、34メガ
ビット／秒フレームのデコーダを可能にする。このデコ
ーダは、また、信号の欠如が検出された時、アラームの
アクティブにすることを可能にする。さらに、このデコ
ーダにより、クロック信号Ｈ34及び直列−並列変換器60
2 の入力に印加される２進数データ流を得ることができ
る。バイト同期化は、シフタ603 、フレームロッーク比
較器604 及びフレームロックオートマトン605 による直
列−並列変換器によって得られる。クロックＨ34は、参
照番号606 を付した８の乗算器に入力される。乗算器の
出力及びフレームローック信号は、ＡＮＤ論理ゲート60
7 に入力され、他の回路を制御するクロック信号を得
る。
説明する。図３にブロック600 で示したフレームロック
手段を図10により詳細に図示されている。これらの手段
は、まず第１に、伝送媒体から２進数データ流を受信す
るデコーダＨＤＢ３を有する。このデコーダは、34メガ
ビット／秒フレームのデコーダを可能にする。このデコ
ーダは、また、信号の欠如が検出された時、アラームの
アクティブにすることを可能にする。さらに、このデコ
ーダにより、クロック信号Ｈ34及び直列−並列変換器60
2 の入力に印加される２進数データ流を得ることができ
る。バイト同期化は、シフタ603 、フレームロッーク比
較器604 及びフレームロックオートマトン605 による直
列−並列変換器によって得られる。クロックＨ34は、参
照番号606 を付した８の乗算器に入力される。乗算器の
出力及びフレームローック信号は、ＡＮＤ論理ゲート60
7 に入力され、他の回路を制御するクロック信号を得
る。
【００３９】図11は、ＡＴＭ物理回路を図示している。
この回路は、直列−並列変換器602から来るバイトを受
けるデスクランブラ701 、セル配列解除回路702 及びユ
ーザセル認識回路703 を有する。図11に図示した装置
は、ＬＣＡ型回路によって形成されており、下記の欠陥
情報を得るために使用される： ─セル配列解除の損失が発生した場合のＬＯＣＤ。これ
らの情報要素はカウントされて いる。 ─スクランブルエラーが発生した場合のＥＲＥＭＢ。 ─誤エラー訂正コードのために破壊されたセルが発生し
た場合のＤＥＬＣＥＬＬ。
この回路は、直列−並列変換器602から来るバイトを受
けるデスクランブラ701 、セル配列解除回路702 及びユ
ーザセル認識回路703 を有する。図11に図示した装置
は、ＬＣＡ型回路によって形成されており、下記の欠陥
情報を得るために使用される： ─セル配列解除の損失が発生した場合のＬＯＣＤ。これ
らの情報要素はカウントされて いる。 ─スクランブルエラーが発生した場合のＥＲＥＭＢ。 ─誤エラー訂正コードのために破壊されたセルが発生し
た場合のＤＥＬＣＥＬＬ。
【００４０】この回路は、さらに、セル同期化の損失が
発生した場合及びセルの損失が発生した場合のアラーム
のアクティブ化を可能にする。また、ユーザセルの認識
用の信号及びメインテナンスセルＦ３の認識用の信号を
送ることを可能にする。エラー訂正コードが誤りである
ことを示す信号によって、破壊されたセル数のカウント
後、破壊されたセルの速度を計算することができる。
発生した場合及びセルの損失が発生した場合のアラーム
のアクティブ化を可能にする。また、ユーザセルの認識
用の信号及びメインテナンスセルＦ３の認識用の信号を
送ることを可能にする。エラー訂正コードが誤りである
ことを示す信号によって、破壊されたセル数のカウント
後、破壊されたセルの速度を計算することができる。
【００４１】図12は、測定値ＶＰ／ＶＣの認識に必要な
機能ブロックの装置を図示したものである。この装置
も、また、ＬＡＣ型回路によって形成される。測定すべ
きＶＰ／ＶＣの値はＬＣＡ回路のレジスタ内に配置さ
れ、この値は比較器が受信するＶＰ／ＶＣの値と比較さ
れる。比較は、セルのヘッダビットに関係する。例え
ば、プログラミングによって、１のビットはヘッダの対
応するビットがいかなる値も取ることができることを示
し、０のビットはヘッダの対応するビットがレジスタ80
5〜809の１つの対応するビットと有効に比較されること
を示すものとすることができる。論理ゲート811によっ
て、認識した測定セルの数を示す信号ＨＭを出力するこ
とができる。図13に図示した装置900 は、測定セルを処
理して、損失したセル、挿入されたセル及びエラーのあ
るセルの割合と、受信したセル、すなわち、空白セル、
測定セル及びロードセルの数とを計測するのに使用でき
る。この数は、セルの数に対応する情報要素Ｘ１を与え
る16ビットカウンタ901 によって得られる。
機能ブロックの装置を図示したものである。この装置
も、また、ＬＡＣ型回路によって形成される。測定すべ
きＶＰ／ＶＣの値はＬＣＡ回路のレジスタ内に配置さ
れ、この値は比較器が受信するＶＰ／ＶＣの値と比較さ
れる。比較は、セルのヘッダビットに関係する。例え
ば、プログラミングによって、１のビットはヘッダの対
応するビットがいかなる値も取ることができることを示
し、０のビットはヘッダの対応するビットがレジスタ80
5〜809の１つの対応するビットと有効に比較されること
を示すものとすることができる。論理ゲート811によっ
て、認識した測定セルの数を示す信号ＨＭを出力するこ
とができる。図13に図示した装置900 は、測定セルを処
理して、損失したセル、挿入されたセル及びエラーのあ
るセルの割合と、受信したセル、すなわち、空白セル、
測定セル及びロードセルの数とを計測するのに使用でき
る。この数は、セルの数に対応する情報要素Ｘ１を与え
る16ビットカウンタ901 によって得られる。
【００４２】測定セル数は、測定セル数に対応する情報
要素Ｘ２を与える16ビットカウンタ902 によって得られ
る。これらの情報要素Ｘ１、Ｘ２は、デュアルアクセス
ＲＡＭ型メモリ950 内に記憶される。他の４バイトもま
た記憶される。これらは、受信したセルの情報部分のバ
イトＤ46、受信したセルの情報部分のバイトＤ47、受信
したセルの情報部分のバイトＤ48及び情報バイトのエラ
ーをカウントする８ビットカウンタの出力であり、エラ
ー数が255 に達するとカウントが停止される。
要素Ｘ２を与える16ビットカウンタ902 によって得られ
る。これらの情報要素Ｘ１、Ｘ２は、デュアルアクセス
ＲＡＭ型メモリ950 内に記憶される。他の４バイトもま
た記憶される。これらは、受信したセルの情報部分のバ
イトＤ46、受信したセルの情報部分のバイトＤ47、受信
したセルの情報部分のバイトＤ48及び情報バイトのエラ
ーをカウントする８ビットカウンタの出力であり、エラ
ー数が255 に達するとカウントが停止される。
【００４３】メモリ950 に記憶された情報要素Ｘ３は、
バイトＤ46、Ｄ47、Ｄ48に対応し、情報要素Ｘ４はカウ
ンタによって得られたエラー数に対応する。エラーカウ
ンタが０とは異なる時、又は、セルカウンタが値65365
に達した時、これら８バイトはメモリ950 に記憶され
る。メモリは、デュアルアクセスモードで管理される。
中央処理装置30は、メモリをリアルタイムに処理し、デ
ータを圧縮し、後に行う処理用に大容量メモリＳ内に捕
捉された情報を周期的にセーブする。
バイトＤ46、Ｄ47、Ｄ48に対応し、情報要素Ｘ４はカウ
ンタによって得られたエラー数に対応する。エラーカウ
ンタが０とは異なる時、又は、セルカウンタが値65365
に達した時、これら８バイトはメモリ950 に記憶され
る。メモリは、デュアルアクセスモードで管理される。
中央処理装置30は、メモリをリアルタイムに処理し、デ
ータを圧縮し、後に行う処理用に大容量メモリＳ内に捕
捉された情報を周期的にセーブする。
【００４４】ランダムアクセスメモリ950 に記憶され、
次に、大容量メモリＳに記憶される情報要素によって、
ＡＴＭパス上に現れた全てのイベントのカウント及び時
間の算定が可能になる。情報要素Ｘ１、Ｘ２、Ｘ３、Ｘ
４に基づいて、挿入されたセル、損失したセル又はエラ
ーのあるセルの数を計算することができる。受信したセ
ルのエラーの計算結果を得るために、８ビット比較器90
3 が使用できる。この比較器903 は、加算器レジスタ90
4 から来る８ビットの値と受信した測定セルの情報フィ
ールドから来る８ビットの値とを比較する。この加算器
レジスタは、１インクリメントされた前のセルの情報フ
ィールド内に含まれる値を含む。各比較の結果は、エラ
ーのカウントを実行する加算器905 に転送される。エラ
ー数は、48バイトの情報を有するセルのための48回の比
較が終わると得られる。ジッタの測定値を得るために
は、測定セル間の距離の変化の分析を実行する。この情
報はトラフィックメモリ850 に含まれる。
次に、大容量メモリＳに記憶される情報要素によって、
ＡＴＭパス上に現れた全てのイベントのカウント及び時
間の算定が可能になる。情報要素Ｘ１、Ｘ２、Ｘ３、Ｘ
４に基づいて、挿入されたセル、損失したセル又はエラ
ーのあるセルの数を計算することができる。受信したセ
ルのエラーの計算結果を得るために、８ビット比較器90
3 が使用できる。この比較器903 は、加算器レジスタ90
4 から来る８ビットの値と受信した測定セルの情報フィ
ールドから来る８ビットの値とを比較する。この加算器
レジスタは、１インクリメントされた前のセルの情報フ
ィールド内に含まれる値を含む。各比較の結果は、エラ
ーのカウントを実行する加算器905 に転送される。エラ
ー数は、48バイトの情報を有するセルのための48回の比
較が終わると得られる。ジッタの測定値を得るために
は、測定セル間の距離の変化の分析を実行する。この情
報はトラフィックメモリ850 に含まれる。
【００４５】ネットワークの転送時間を得るために、ネ
ットワーク内に認識可能なヘッダと共に特定のセルが送
られる。このセルも、また、メモリ950 に記録されてい
る。ループテストが実行されると、すなわち、セルは図
１Ａａの概略図に図示したようにループ化されたネット
ワーク内に送られる。受信時、セルはメモリ950 に記憶
される。特定のセルの伝送とその受信の間のセルに換算
した距離は、その時わかっている。ネットワークの転送
時間は、そこから算出される。本出願人によるフランス
国特許出願第93／01736 号、公開番号第2,701,618 号に
記載された測定セル処理手段の詳細な説明を参照しても
よい。
ットワーク内に認識可能なヘッダと共に特定のセルが送
られる。このセルも、また、メモリ950 に記録されてい
る。ループテストが実行されると、すなわち、セルは図
１Ａａの概略図に図示したようにループ化されたネット
ワーク内に送られる。受信時、セルはメモリ950 に記憶
される。特定のセルの伝送とその受信の間のセルに換算
した距離は、その時わかっている。ネットワークの転送
時間は、そこから算出される。本出願人によるフランス
国特許出願第93／01736 号、公開番号第2,701,618 号に
記載された測定セル処理手段の詳細な説明を参照しても
よい。
【図１】Ａは本発明によるテスト装置によって可能な３
つのテスト構成を図示したものであり、Ｂは、34メガビ
ット／秒フレームの形態のデータの構造の概略図であ
る。
つのテスト構成を図示したものであり、Ｂは、34メガビ
ット／秒フレームの形態のデータの構造の概略図であ
る。
【図２】本発明による送信機の概略的な図である。
【図３】本発明による受信機の概略図を図示したもので
ある。
ある。
【図４】本発明によるフレームの形成手段を図示したも
のである。
のである。
【図５】本発明による物理層の形成装置を図示したもの
である。
である。
【図６】メインテナンスセルの生成手段を図示したもの
である。
である。
【図７】トラフィック生成手段を図示したものである。
【図８】図７のメモリと生成した測定信号ＨＭとの間の
関係を図示したものである。
関係を図示したものである。
【図９】ユーザ流の生成用手段を図示したものである。
【図１０】フレームデコード手段の概略図を図示したも
のである。
のである。
【図１１】スクランブル解除、配列解除及びセル認識手
段の構成の概略図を図示したものである。
段の構成の概略図を図示したものである。
【図１２】測定セル認識手段の構成の概略図を図示した
ものである。
ものである。
【図１３】セル記憶及び性能測定手段の構成の概略図を
図示したものである。
図示したものである。
10 処理装置 20、40 インターフェース 100 ユーザセル生成手段 110 、210 ＲＡＭ 130 レジスタ 140 カウンタ 200 測定トラフィック生成手段 211 並列−直列レジスタ 300 空白スクランブル挿入及びエラー訂正コード生成
手段 400 フレームロックワード挿入手段 450 論理回路 500 メインテナンス流生成手段 600 フレームロック手段 700 セルスクランブル解除、配列解除及び認識手段 800 測定セル認識手段 850 トラフィックメモリ 900 性能測定又はセル記憶手段
手段 400 フレームロックワード挿入手段 450 論理回路 500 メインテナンス流生成手段 600 フレームロック手段 700 セルスクランブル解除、配列解除及び認識手段 800 測定セル認識手段 850 トラフィックメモリ 900 性能測定又はセル記憶手段
Claims (19)
- 【請求項１】 ＡＴＭ型電気通信ネットワーク及び／又
はネットワーク要素をテストし、ネットワーク接続の性
能を測定するための装置であって、そのネットワークは
ＡＴＭ規格によるセルの形態の情報要素を伝送し、その
装置が、 Ａ）送信機であって、 ａ）物理層を形成するための装置であって、 −セルスクランブル手段と、 −エラー訂正コード生成手段と、 −メインテナンスセルを生成する手段と、 −エラー挿入手段とを備える装置と、 ｂ）仮想パスと仮想チャネル（ＶＰ／ＶＣ）に組織化さ
れたＡＴＭトランスポート層を生成するための装置であ
って、 −測定セル及びロードセルを含むユーザセルの流れを生
成するための手段と、 −測定仮想回路及び仮想チャネルＡと、ロード用仮想回
路及び仮想チャネルＢに組織化された複数の層上での一
時的な多重化によって生成したセルからセルの流れを生
成する手段とを備える装置とを備える送信機と、 Ｂ）物理層の信号処理用の装置を備える受信機であっ
て、 ａ）信号の欠陥、フレーム同期化信号の損失及びセル同
期化信号の損失を検出するための手段と、 ｂ）ＡＴＭトランスポート層のセルを処理する装置であ
って、 −セルのスクランブル解除及び配列解除手段と、 −ユーザセル認識手段と、 −測定セル認識手段と、 −性能測定手段（エラーのあるセル、損失セル及び挿入
されたセル、ジッタ）とセル記憶手段とを備える受信機
とを備えることを特徴とする装置。 - 【請求項２】 上記送信機が、（Ｎ−Ｍ）バイトの情報
及びＭバイトのフレームロックバイトによって形成され
たＮバイトのフレームを形成するための手段を備えるこ
とを特徴とする請求項１に記載のテスト装置。 - 【請求項３】 上記フレーム形成手段が、Ｎバイト毎に
Ｍバイトのフレームロックバイトを挿入するためのタイ
ムギャップクロック（ＨＴＲ）をセットするために使用
されるカウンタを備えることを特徴とする請求項２に記
載のテスト装置。 - 【請求項４】 上記フレーム形成手段が、直列の形態の
セルを形成するバイトを転送するための並列−直列変換
手段と、ネットワークの伝送ラインに直列ビットを伝送
するための直列ビットのコード化を可能にするエンコー
ダとを備えることを特徴とする請求項２に記載のテスト
装置。 - 【請求項５】 上記セルスクランブル手段が、ｘ31の同
期スクランブラによって形成されており、フレームロッ
クバイトはスクランブルされないことを特徴とする請求
項１又は２に記載のテスト装置。 - 【請求項６】 上記物理層形成手段が、空白セル挿入手
段を備えることを特徴とする請求項１に記載のテスト装
置。 - 【請求項７】 上記エラー訂正コード計算手段、上記ス
クランブル手段及び上記セル挿入手段が、論理セルのネ
ットワークによって構成された回路によって形成されて
いることを特徴とする請求項６に記載のテスト装置。 - 【請求項８】 上記測定セル流及びロードセル流の生成
を可能にする手段が、各ブロックがロードセルのヘッダ
バイトと情報バイトを含む第１のブロックの組と、測定
セルのヘッダを含む第２のブロックの組とを備えるプロ
グラム可能なメモリに組み合わされていることを特徴と
する請求項１に記載のテスト装置。 - 【請求項９】 上記測定セル流及びロードセル流の生成
手段が、その値がセルの各バイト毎に反復されるカウン
タを備え、そのカウンタは新しいセルが生成されると１
インリクメントされることを特徴とする請求項１に記載
のテスト装置。 - 【請求項10】 上記ＡＴＭセル流の生成手段が、トラフ
ィック生成手段を備えることを特徴とする請求項１に記
載のテスト装置。 - 【請求項11】 上記トラフィック生成手段が、各ビット
がフレームのセルに対応し、このビットの０又は１の状
態によって測定セルの伝送の制御を可能又は不可能にす
るプログラム可能なメモリを備えることを特徴とする請
求項10に記載のテスト装置。 - 【請求項12】 上記トラフィック生成手段が、各バイト
が２つの測定セル間の距離に対応するプログラム可能な
メモリを備えることを特徴とする請求項10に記載のテス
ト装置。 - 【請求項13】 上記メインテナンスセル生成手段が、 −ＮＩＣセルが伝送されるたびにメインテナンスセルＦ
３の周期的及び強制的伝送を可能にするバイト同期化信
号、ブロック同期化信号及びセル（Ｆ３）同期化信号を
得るタイムベースと、 −上記メインテナンスセルのヘッダ及び情報フィールド
の伝送手段とを備えることを特徴とする請求項１に記載
のテスト装置。 - 【請求項14】 上記受信機が、フレームロック手段及び
直列−並列変換手段を備えることを特徴とする請求項１
に記載のテスト装置。 - 【請求項15】 上記フレームロック手段が、２進数信号
を得るために使用されるデコーダ、直列−並列変換器、
シフタ、フレームロックオートマトン及びフレームロッ
クワード比較器を備えるフレームデコード回路を備える
ことを特徴とする請求項14に記載のテスト装置。 - 【請求項16】 上記測定セルの認識手段が、受信したユ
ーザセルを測定セルのヘッダと比較することができる比
較器を備えることを特徴とする請求項14に記載のテスト
装置。 - 【請求項17】 上記性能測定手段及びセル記憶手段が、
挿入されたセル及び損失されたセル及びエラーのあるセ
ル内で検出されたエラー数をカウントすることができる
測定セルの処理装置を備えることを特徴とする請求項14
に記載のテスト装置。 - 【請求項18】 上記受信機が、測定結果のリアルタイム
読出、測定結果の大容量メモリ内への記録及び受信した
トラフィックの分析を可能にするメモリを備えることを
特徴とする請求項14に記載のテスト装置。 - 【請求項19】 メモリが、受信したセルの記録と、必要
ならば、後に行う処理（プロトコル分析、メインテナン
ス）のためにそれらをフィルタリングするのに使用する
ことができることを特徴とする請求項14に記載のテスト
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9312521A FR2711466B1 (fr) | 1993-10-20 | 1993-10-20 | Appareil de test de réseau de télécommunication de type ATM et de mesure de performance de connexion ATM. |
| FR9312521 | 1993-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183899A true JPH07183899A (ja) | 1995-07-21 |
| JP3492430B2 JP3492430B2 (ja) | 2004-02-03 |
Family
ID=9452049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28144994A Expired - Fee Related JP3492430B2 (ja) | 1993-10-20 | 1994-10-20 | Ａｔｍ型電気通信ネットワークをテストし、ａｔｍ接続の性能を測定する装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5524106A (ja) |
| EP (1) | EP0650276B1 (ja) |
| JP (1) | JP3492430B2 (ja) |
| DE (1) | DE69430463T2 (ja) |
| FR (1) | FR2711466B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6665268B1 (en) | 1999-08-31 | 2003-12-16 | Fujitsu Limited | Load testing apparatus, computer readable recording medium for recording load test program, fault diagnosis apparatus, and computer readable recording medium for recording fault diagnosis program |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9301575D0 (en) * | 1993-01-27 | 1993-03-17 | Plessey Telecomm | Switch protection arrangement |
| GB9400057D0 (en) * | 1994-01-05 | 1994-03-02 | Plessey Telecomm | Telecommunications system |
| ES2107379B1 (es) * | 1995-08-11 | 1998-07-01 | Telefonica Nacional Espana Co | Emulador de red de modo de transferencia asincrono. |
| IL117366A (en) * | 1996-03-04 | 1999-05-09 | Madge Networks Israel Limited | System for parameter analysis in asynchronous transfer mode (atm) networks |
| FR2747256B1 (fr) * | 1996-04-05 | 1998-06-19 | Thomson Csf | Procede d'estimation du taux de perte de cellules de donnees dans un commutateur de reseau de transmission numerique |
| US5812780A (en) * | 1996-05-24 | 1998-09-22 | Microsoft Corporation | Method, system, and product for assessing a server application performance |
| US6049530A (en) * | 1997-06-20 | 2000-04-11 | Telefonaktiebolaget Lm Ericsson | Segment performance monitoring |
| US6542469B1 (en) | 1998-12-10 | 2003-04-01 | Sprint Communications Company, L.P. | Communications network system and method for routing based on disjoint pairs of path |
| US6209108B1 (en) * | 1999-08-27 | 2001-03-27 | Qwest Communications International Inc. | Method for testing VDSL loops |
| KR100407694B1 (ko) * | 2001-05-18 | 2003-12-01 | 한국전자통신연구원 | 디지털 가입자 회선 처리장치의 전송성능 시험 장치 및시험 방법 |
| AU2003276792A1 (en) * | 2002-11-08 | 2004-06-07 | Infineon Technologies Ag | A method of error control coding and decoding of messages in a packet-based data transmission system |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3912660C1 (ja) * | 1989-04-18 | 1990-08-30 | Wandel & Goltermann Gmbh & Co, 7412 Eningen, De | |
| JPH04127743A (ja) * | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | 広帯域ｉｓｄｎにおける伝送路試験方式 |
| EP0487235B1 (en) * | 1990-11-21 | 1999-02-03 | AT&T Corp. | Bandwidth and congestion management in accessing broadband ISDN networks |
| JP3159999B2 (ja) * | 1991-03-20 | 2001-04-23 | 富士通株式会社 | 伝送システム |
| BE1004959A3 (nl) * | 1991-06-28 | 1993-03-02 | Bell Telephone Mfg | Werkwijze en inrichtingen voor het testen van atm-verbindingen. |
| US5313454A (en) * | 1992-04-01 | 1994-05-17 | Stratacom, Inc. | Congestion control for cell networks |
| JPH05292114A (ja) * | 1992-04-09 | 1993-11-05 | Fujitsu Ltd | 通信パス設定装置及びその方法 |
-
1993
- 1993-10-20 FR FR9312521A patent/FR2711466B1/fr not_active Expired - Fee Related
-
1994
- 1994-10-19 EP EP94402352A patent/EP0650276B1/fr not_active Expired - Lifetime
- 1994-10-19 DE DE69430463T patent/DE69430463T2/de not_active Expired - Fee Related
- 1994-10-20 JP JP28144994A patent/JP3492430B2/ja not_active Expired - Fee Related
- 1994-10-20 US US08/326,523 patent/US5524106A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| US6665268B1 (en) | 1999-08-31 | 2003-12-16 | Fujitsu Limited | Load testing apparatus, computer readable recording medium for recording load test program, fault diagnosis apparatus, and computer readable recording medium for recording fault diagnosis program |
| US7137035B2 (en) | 1999-08-31 | 2006-11-14 | Fijitsu Limited | Load testing apparatus, computer readable recording medium for recording load test program, fault diagnosis apparatus, and computer readable recording medium for recording fault diagnosis program |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2711466B1 (fr) | 1996-01-26 |
| EP0650276A1 (fr) | 1995-04-26 |
| DE69430463D1 (de) | 2002-05-29 |
| FR2711466A1 (fr) | 1995-04-28 |
| JP3492430B2 (ja) | 2004-02-03 |
| US5524106A (en) | 1996-06-04 |
| EP0650276B1 (fr) | 2002-04-24 |
| DE69430463T2 (de) | 2002-11-21 |
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|---|---|---|---|
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