JPH07176614A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】100Ｖ以上の高耐圧素子と、 100Ｖ未満の低耐
圧素子とを、共に含む半導体集積回路において、従来技
術では、素子に接続する電極配線と基板表面の半導体層
との間の絶縁層の厚さは、電極配線と半導体層との電位
差が、 100Ｖ以上であっても、また 100Ｖ未満であって
も、共に 100Ｖ以上の耐圧を持つ等しい厚さであった。
絶縁層をさらに厚くし、高耐圧回路の耐圧向上を計ろう
とすると、低耐圧回路（例、制御回路）の高集積化を妨
げ、複雑な制御回路を形成するのが難しいという課題が
ある。 【構成】半導体層と、該層と 100Ｖ以上の電位差を有す
る電極配線との間に挟まれた絶縁層の厚さが、 100Ｖ未
満の電位差を有する電極配線の場合の絶縁層の厚さよ
り、厚くすることを特徴とする。これにより、高電位差
の電極配線直下の絶縁層の厚さと、低電位差の場合の絶
縁層の厚さとを、互いに独立に決定することを可能にす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関す
るもので、特に高耐圧（例えば所定電圧 100Ｖ以上）配
線と低耐圧（例えば所定電圧 100Ｖ未満）配線とを共に
持つ電極配線及びその下の絶縁層の構造に係るものであ
る。

【０００２】

【従来の技術】

（Ａ） 100Ｖ以上の降伏電圧（以下耐圧とする）の素
子及び 100Ｖ未満の耐圧の素子を共に含む半導体集積回
路の例について以下説明する。

【０００３】図６は、 100Ｖ以上の耐圧の素子（ダイオ
ード）２と、 100Ｖ未満の耐圧の素子（ＮＰＮトランジ
スタ）３Ｔと、 100Ｖ未満の耐圧の素子（抵抗層）３Ｒ
とを、同一の半導体基板１上に集積し、電極配線４及び
７で各素子やパッド５の間を接続した模式的な集積回路
の平面図である。

【０００４】各素子間の電気的分離方法には、ＰＮ接合
分離や誘電体分離等が使われる。図６のＩＣの断面図を
図７ないし図９に示す。なおこの断面図は、各素子の電
極を通る線分で、それぞれを切断した断面を、平面に並
べた一部省略断面図である。図７は、ＰＮ接合分離型の
バイポーラＩＣ、図８と図９とは誘電体分離型のＩＣで
ある。どの例でも半導体層の表面は絶縁層２６で覆わ
れ、素子間を接続する電極配線２７は、絶縁層２６にあ
けられた穴を通して半導体層に接触している。なお、２
４は半導体基板、２５は半導体層（不純物拡散層）、２
８はＰＮ接合分離または誘電体分離された素子形成領域
（Ｎ^- 型）、２９は支持用多結晶シリコン層、３０及び
３２は誘電体分離膜（絶縁酸化膜）、３１は素子間分離
領域穴埋め用多結晶シリコン、３３は支持用基板、１０
０は 100Ｖ以上の耐圧の素子、１０１は 100Ｖ未満の耐
圧の素子である。

【０００５】通常は電極配線の上に、さらに絶縁体で保
護膜をつけるが、本発明の説明では本質的でないので省
略する。また、絶縁層内には、多結晶半導体等で抵抗な
どの素子や、図に示した電極配線とは異なる配線や、Ｍ
ＯＳ系統の素子のゲートなどを形成している場合が多い
が、これも説明の本質から外れるので省略してある。

【０００６】さらに、図１０に示すような多層の電極配
線構造をとる場合もある。図１１は、誘電体分離集積回
路における多層電極の例である。なお３４は２層目の電
極配線、３５は１層目の電極配線、３６は電極配線の層
間絶縁層である。

【０００７】（Ｂ） 次に従来技術の問題点について以
下説明する。

【０００８】図６に示す半導体集積回路は、一般のバイ
ポーラＩＣを想定しており、各素子の間は、破線で示す
ＰＮ接合分離領域６で分離されているとする。その断面
図は図７に示す。バイポーラＩＣに限らず、ＭＯＳ−Ｉ
ＣやＢｉＣＭＯＳでも構わない。素子分離方式について
も、ＰＮ接合分離のほかに図８及び図９に示したような
誘電体分離方式のＩＣもあり得る。

【０００９】ＰＮ接合分離基板を使用した集積回路の場
合、基板の電位は集積回路中の最も低い、または最も高
い電位に固定されている（図６はバイポーラＩＣを例に
しているので、基板電位は通常最低電位に固定する。Ｎ
型基板を使用したＭＯＳ−ＩＣの場合は最高電位にす
る）。

【００１０】すると、最低電位に基板電位が固定された
場合は、 100Ｖ以上の耐圧の素子の高電位側が基板電位
と 100Ｖ以上の電位差を持つ。また最高電位に基板電位
が固定された場合は、 100Ｖ以上の耐圧の素子の低電位
側が基板電位と 100Ｖ以上の電位差を持つことになる。

【００１１】また 100Ｖ以上の耐圧の素子内部には、そ
れ自体互いに 100Ｖ以上の電位差のある 2つ以上の半導
体層（拡散層）を含んでいて、電極配線を素子外へ引き
出そうとすると、半導体層と電極配線との間に 100Ｖ以
上の電位差を生ずることがある。

【００１２】一般の集積回路の場合、素子の半導体層に
接触した電極は、半導体集積回路外へ接続するための領
域（ボンディングパッドやバンプ形成領域）まで電極配
線を引き出す。この時、 100Ｖ以上の耐圧の素子から引
き出した電極配線は、その電極配線と 100Ｖ以上の電位
差を持った半導体層（基板または拡散層または結晶成長
層）上を、通過することになる。

【００１３】絶縁層の厚さは、上の電極配線と下の半導
体層との間の電位差に対し、十分耐えられる厚さで形成
されていることは、最低限必要条件であり、従来から実
施されてきた。しかし、半導体層と 100Ｖ以上の電位差
のある電極配線は、半導体層に悪影響を及ぼし、素子の
耐圧を下げる場合があり、問題点となっている。

【００１４】他方、従来技術では、 100Ｖ以上の電位差
がある電極配線の下の絶縁層の厚さは、 100Ｖ未満の電
位差しかない電極配線の下の絶縁層の厚さと等しかっ
た。このため 100Ｖ未満の耐圧の素子の絶縁層の厚さ
が、必要以上に厚くなり、集積度向上に支障をきたす問
題点があった。

【００１５】（Ｃ） 次に半導体層と 100Ｖ以上の電位
差のある電極配線が、他に悪影響を及ぼす例と、その従
来の対策法について、以下説明する。

【００１６】図１２は、図６に示した集積回路の断面の
一部である。ある導電型の半導体基板層（図の例では不
純物濃度の低いＮ型層と考えると分かりやすい）８と、
その表面に形成された絶縁層９と、基板層８と同じ導電
型（Ｎ型）で、基板層８よりも不純物濃度の高い拡散層
（Ｎ⁺ ）１０と、基板層８と反対の導電型（Ｐ）で基板
層８よりも不純物濃度の高い拡散層（Ｐ）１１がある。

【００１７】この素子の場合、 2つの拡散層１０，１１
から電極を取り出すと、１０をカソード、１１をアノー
ドとするダイオードになる。また図６の例では、図６の
図面の右側の素子、すなわちＮＰＮトランジスタ３Ｔの
コレクタとベースに相当する。

【００１８】なお図１２ないし図２１において、絶縁層
６または５１は、切断面を示しているが、便宜上切断面
であることを示す平行斜線等の図示は省略する。

【００１９】（Ｃ）−１ まず 100Ｖ以上の電位差のあ
る電極配線が、半導体基板層８の上を通過しない場合を
考える（図１２参照）。この状態で、ダイオードに逆バ
イアスを印加した時、すなわち拡散層１０にプラス電
位、拡散層１１にマイナス電位をかけたときは、一般に
Ｎ^- 型基板層８よりもＰ型拡散層１１の不純物濃度が高
いので、空乏層は主としてＰ型拡散層１１からＮ^- 型基
板層８の方向へ伸びていく。こうして形成された空乏層
で、印加された電位差を分配し、所定の耐圧を負担す
る。図１２では、等電位面の一部を破線１２で示し、空
乏層の伸びていく方向を矢線１３で示している。等電位
面１２は、ほぼ等間隔で広がっており、すなわち空乏層
内の電場の強さ（電界強度）は均一で、印加された電位
差は、空乏層中、均等に分配されていることを示してい
る。

【００２０】所定の耐圧を求める設計パラメータとして
は、拡散層１０，１１及び基板層８の 3つの領域の不純
物濃度と、拡散層１０及び１１の間に挟まれる基板層８
の厚さとがあり、これらを変化させると耐圧も変化す
る。一般に各素子は、ＰＮ接合に逆バイアスを印加する
時、ＰＮ接合から空乏領域を広げて電場を分配し、所定
の耐圧を出すように設計する。

【００２１】（Ｃ）−２ 次にこの空乏化領域の上に、
先の 100Ｖ以上の電位差がある電極配線１４が存在する
と、電極配線の電位の影響を受けて空乏層の広がり方が
変化する。空乏層が伸び始めるＰＮ接合部分の電位（こ
の例ではＰ型拡散層１１の電位）が電極配線電位に近い
場合は、空乏層は伸びやすくなり、反対に差が大きい場
合は伸びにくくなる。

【００２２】その様子の一例を図１３に示す。これは図
１３のダイオード領域（Ｐ型拡散層１１をアノード領
域、低濃度のＮ^- 型基板層８及び高濃度のＮ⁺ 型拡散層
１０をカソード領域とする）上に、Ｐ型拡散層１１に対
して 100Ｖ以上の電位差の高い電極配線１４が存在する
場合を示している。電極配線１４と拡散層１１との間の
電位差は 100Ｖ以上あるので、まずこの間では、絶縁層
９にすべての電位差がかかることは明らかである。また
拡散層１０と１１との間にも電場分配が行なわれるので
あるから、絶縁層中の分布と半導体層中の分布が、なめ
らかにつながるように結ぶと、その等電位面１２の分布
は図のような分布になる。

【００２３】つまりこの例の場合、等電位面１２は、半
導体層表面に近づくと、アノード１１側に曲げられ、そ
の間隔は狭くなっている。すなわちダイオードのアノー
ド１１側へ電場集中を起こすようになる。円周１５で囲
まれた領域は、電極配線１４により等電位面が歪めら
れ、特に半導体層表面が顕著である。このように空乏層
の伸び方が変わると、設計した耐圧値から、実際の耐圧
値が、ずれてくる。

【００２４】（Ｃ）−３ このような電極配線電位の影
響を避けるためには、電極配線下の絶縁層を厚くすると
効果がある。この例を図１４に示す。絶縁層９の内部で
は、電場分布の緩和が行なわれるので、厚く形成すれ
ば、それだけ電極配線１４の電位の影響が絶縁層内で終
端し、半導体層に及びにくくなる。絶縁層９を厚くした
図１４では、図１３と比較して半導体層表面での電場分
布の集中が緩和されている様子を示している（円周１５
ａで囲まれる領域参照）。

【００２５】（Ｃ）−４ また電極配線電位の影響を避
ける別の方法として、特定の素子の電位に固定したフィ
ールドプレート膜を、絶縁層内に配置する場合がある。
図１５に、この例を示す。フィールドプレート１６は、
導電性物質から成り、拡散層１１の電位に固定してい
る。従ってプレート１６下の近辺では、上を電極配線１
４が通過しても、通過しなくても、電場の変化は小さ
い。すなわちこのようにすると、電極配線の影響は、フ
ィールドプレート１６までの間で集束し、プレート下に
は影響が及ばなくなる。

【００２６】ただしこの場合には、フィールドプレート
を設けた場合の耐圧値の再設計が必要である。さらに 1
00Ｖ以上の素子の場合、逆にフィールドプレートを設け
ることで素子の耐圧を下げる危険がある。というのは、
図１５でも示したように、円周１７で囲まれた領域内の
半導体層表面の電場分布は、図１３、図１４に示した例
に対し、逆ぞりになっている所があるからである。

【００２７】（Ｃ）−５ 電極配線電位の影響を避ける
もう一つ別の方法として、高抵抗層を、 2つの拡散層の
間に配置、接続する方法がある。この例を図１６に示
す。これは 2つの拡散層１０及び１１の間に高抵抗層１
８（例えば酸素をドーピングした多結晶シリコン）を配
置接続する。するとこの抵抗体１８には、微少な電流が
流れ、 2つの拡散層間の電位を分配する。電流が抵抗体
を一様に流れれば、抵抗体中では電位差は等分配され、
これと半導体層中の空乏層による電場分布がなめらかに
接続されると、図に示した等電位面１２を描く。円周１
９で囲まれる領域の部分に示すように、理想的には、そ
の上を通過する電極配線１４の影響は、高抵抗層１８で
終端し、その下の半導体層は、図１６のように均一な電
場分布になる。したがって設計通りの耐圧が出る。

【００２８】（Ｃ）−６ しかしこの 2つの解決方法も
完全なものでなく、フィールドプレートや高抵抗層から
電極配線までの距離が近いと、その影響を吸収しきれ
ず、その下へも影響する。高抵抗体の例を図１７及び図
１８に示す。図１７は、抵抗体１８と電極配線１４との
距離２０が大きい場合で、電極配線１４の影響は高抵抗
層１８で終端し、その下の半導体層に影響を与えない
（円周２１で囲まれる領域参照）。これに対し、図１８
は、距離２２が小さい場合で、高抵抗層内部での電場分
布が均一になりきれず、半導体層表面まで、電極配線の
影響が及び、電場分布が拡散層１１側へ片寄っている
（円周２３で囲まれる領域参照）。

【００２９】（Ｄ） 今までは、 100Ｖ以上の電位差の
配線が、他の素子の上を通過する場合を取り上げてきた
が、 100Ｖ以上耐圧のある素子の場合、その素子から引
き出す配線は、必ず 100Ｖ以上の電位差を持った半導体
層の上を通過する。これを次に考える。

【００３０】図１９は、電極配線がない場合の 100Ｖ以
上耐圧がある素子の断面図である。図１９で想定するの
はダイオードで、Ｎ^- 型基板層４８にＰ型拡散層４９と
Ｎ⁺型拡散層５０があり、絶縁層５１とアノード電極５
２とカソード電極５３がある。どちらの電極からも配線
を引き出していない場合（現実のＩＣでは、アノードお
よびカソードの各電極から、それぞれ直接ボンディング
を取り出す場合にあたる）は、逆バイアスを印加する
と、Ｐ型拡散層４９から空乏化し、符号５４で示すよう
に、均一に電場分布か広がって所定の耐圧を出す。

【００３１】ここでアノード電極５５から図２０のよう
に配線５８を引き出す場合を考えると、どの方向に引き
出しても、Ｎ^- 型基板層の上を通過することになり、Ｎ
⁺ 型拡散層５０との間に、 100Ｖ以上の電位差が発生
し、円周５６で囲まれた領域内の半導体層表面に符号５
７で示す等電位面は集束し、電場分布が集中したところ
で降伏が起きる。Ｎ⁺ 型拡散層５０の上を配線が通過す
る場合が、最も顕著に耐圧低下が起こる。

【００３２】この場合も、先に示したようにフィールド
プレートや高抵抗体でシールドして、同様に電極配線の
影響を避けることができる。高抵抗体５９を設けた例を
図２１に示す。図１６の場合と同様、 2つの拡散層間の
電位は、抵抗体５９によって等分配され、符号６０の範
囲の等電位面は均一に分布し、理想的には設計通りの耐
圧が得られる。また引き出し電極配線５８と高抵抗シー
ルド膜５９の間の絶縁層が薄いと耐圧が下がることもそ
の原理は図１８の場合と同じである。

【００３３】（Ｅ） 結局、最も効果があって簡単な対
策は、絶縁層の厚さを厚くすることである。しかしここ
でも問題がある。すなわち、仮に 100Ｖ以上の耐圧の素
子で構成しているＩＣであるならば、単にＩＣ全体の絶
縁層を厚くしてやれば良い。しかし 100Ｖ未満の耐圧の
素子を共に搭載した集積回路の場合、一般に 100Ｖ未満
の耐圧の素子は、コントロールロジック回路を形成して
いる場合が多く、複雑な制御をさせようとすると集積度
を高める必要がある。しかし絶縁層を厚くすると、半導
体層と電極配線とを接触させるための穴（コンタクトホ
―ル）の寸法や、その回り（電極配線材料のオーバーラ
ップなど）の設計寸法を大きくしてやらなければならな
い。その理由について図２２及び図２３を参照して説明
する。

【００３４】（１）図２２（ａ）において、半導体層３
７上の絶縁層３８が厚くなると、コンタクトホ―ル４０
の深さが深くなり、アスペクト比（深さ／横幅）が大き
くなる。電極配線３９の厚さ４２が薄い場合には段切れ
が生じ、接続できない。４１は、大きなアスペクト比の
ためちぎれた電極配線材料である。このように薄い電極
配線では接続できないため、同図（ｂ）に示すように、
厚さ４４が厚い電極配線４３を使用する必要があり、こ
のため加工寸法が大きくなる。

【００３５】（２）図２３（ａ）のように、コンタクト
ホ―ルの径４５が小さく、薄い電極配線では接続できな
い場合でも、同図（ｂ）に示すように、コンタクトホ―
ルを逆円錐形状４６にする（テーパーをつける）ことで
対応できるが、そのときはコンタクトホ―ルの径４７が
大きくなる。以上の理由などがあげられる。つまり従来
は、 100Ｖ以上の電位差がある電極配線の下の絶縁層の
厚さは、 100Ｖ未満しか電位差がない電極配線の下の絶
縁層の厚さと等しかったため、耐圧向上と集積度は、ト
レードオフの関係にありいずれかを妥協しなくてはいけ
なかった。

【００３６】

【発明が解決しようとする課題】これまで詳述したよう
に、 100Ｖ以上の耐圧の素子と、 100Ｖ未満の耐圧の素
子とを共に含む半導体集積回路においては、電極配線と
該配線直下の半導体層との間の電位差は、 100Ｖ以上の
高電圧の場合も、また 100Ｖ未満の低電圧の場合もあ
る。

【００３７】しかし従来技術では、高電圧電極配線直下
の絶縁層の厚さと、低電圧電極配線直下の絶縁層の厚さ
とは等しく、その厚さは、高電圧に十分耐え得る厚さを
基準としている。

【００３８】また半導体層と 100Ｖ以上の電位差のある
電極配線は、半導体層に影響を及ぼし、素子の耐圧を下
げる問題がある。この問題の解決方法として、（イ）電
極配線下の絶縁層を厚くする、（ロ）特定素子の電位に
固定したフィールドプレート膜を絶縁層内に配置する、
（ハ）高抵抗層を絶縁層内に配置し、高い電位差の半導
体層間を接続する、という方法がある。前述のように、
前記（ロ）、（ハ）項記載の方法は、完全ではない。最
も効果があって簡単な対策は絶縁層の厚さを厚くするこ
とであるが、次の問題がある。

【００３９】100Ｖ以上の耐圧の素子と 100Ｖ未満の耐
圧の素子とを共に含むＩＣにおいては、 100Ｖ未満の耐
圧の素子は、例えばコントロールロジック回路を形成し
ている場合が多く、複雑な制御をさせようとすると集積
度を高める必要が出てくる。しかしながら絶縁層を厚く
すると、前述のように、集積度を高めるのが難しくな
る。

【００４０】従来技術では、 100Ｖ以上の電位差のある
電極配線の耐圧を向上するため、該配線直下の絶縁層の
厚さを厚くすると、それに伴って 100Ｖ未満の電位差の
電極配線直下の絶縁層の厚さも厚くなり、集積度向上が
困難になる。すなわち耐圧向上と集積度はトレードオフ
の関係にある。

【００４１】本発明は、高耐圧（例えば 100Ｖ以上）の
素子と、低耐圧（例えば 100Ｖ未満）の素子とを共に含
む半導体集積回路において、耐圧と集積度との前記トレ
ードオフ関係を改善し、素子及び電極配線の耐圧向上を
可能にすると共に、集積度を等しく若しくは高めて、高
耐圧素子と低耐圧素子とを同一基板上に形成できる構造
の半導体積回路を提供することを目的とする。

【００４２】

【課題を解決するための手段】本発明の半導体集積回路
は、複数の半導体層を持つ半導体基板と、該半導体基板
上に形成された絶縁層と、該絶縁層上に形成され、かつ
該絶縁層にあけられた穴を通して前記半導体基板に電気
的に接続する導電性の電極配線とを有し、所定電圧以上
の降伏電圧を示す素子と、前記所定電圧未満の降伏電圧
を示す素子とを含む半導体集積回路において、 前記半
導体基板主面に露出する半導体層と該半導体層に対し前
記所定電圧以上の電位差を有する電極配線との間に挟ま
れた絶縁層の厚さが、前記半導体基板主面に露出する半
導体層と該半導体層に対し前記所定電圧未満の電位差を
有する電極配線との間に挟まれた絶縁層の厚さよりも厚
いことを特徴とするものである。

【００４３】なお、上記半導体層は、本明細書において
は、半導体単結晶基板または結晶成長層またはこれら単
結晶基板及び層に不純物をドープした拡散層をいう。

【００４４】また上記導電性の電極配線は、金属層また
は不純物をドープした多結晶半導体層等の導電性物質か
ら成り、単に電極配線という場合には、半導体層と接触
する部分を除いた、すなわちコンタクトホ―ルを埋め込
んだ部分を除き、絶縁層上に形成された純粋に配線に使
用している部分を指す。

【００４５】次に、所定電圧以上の降伏電圧を示す素子
について説明する。

【００４６】所定電圧は、ＩＣ設計時に決められる電圧
で、所定電圧を 100Ｖとすることは望ましい実施態様で
ある。

【００４７】素子の降伏電圧は、素子に含まれるＰＮ接
合に逆電圧を印加したとき、電流が急激に増加する電圧
で、その電圧値は、対象とする接合や測定条件によって
種々異なるが、回路設計や素子使用に際し、通常目安と
される素子の最大電圧定格値で、例えばバイポーラトラ
ンジスタではＢＶ_CBO （エミッタ開放でのコレクタ・ベ
ース間最大電圧（降伏電圧））、またＭＯＳトランジス
タではＢＶ_DSS （ゲート・ソース間短絡でのドレイン・
ソース間最大電圧）、またダイオードでは、Ｖ_BR（指定
の逆電流における降伏電圧）で現される電圧値である。
また本明細書では降伏電圧と耐圧電圧とを特に説明のな
い場合は同じ意味に使用する。

【００４８】

【作用】所定電圧以上の降伏電圧を示す素子（高耐圧素
子）を含む回路は高耐圧回路または主回路、これに対し
所定電圧未満の降伏電圧を示す素子（低耐圧素子）を含
む回路は低耐圧回路または制御回路等と呼ばれることが
多い。一般に高耐圧回路では、最大定格 600Ｖ〜 250Ｖ
の素子を、使用電圧 200Ｖ〜 100Ｖで動作させ、また低
耐圧回路では、最大定格60Ｖ〜30Ｖの素子を、使用電圧
30Ｖ〜10Ｖで動作させることが多い。したがって所定電
圧を 100Ｖとすることは望ましい。高耐圧回路では、常
に耐圧向上が望まれるのに対し、低耐圧回路では、より
複雑な制御が要求され、その集積度の高密度化が望まれ
ている。

【００４９】本発明では、半導体層と高電位差の電極配
線直下の絶縁層の厚さを、低電位差の電極配線直下の絶
縁層の厚さより厚くすることにより目的を達成する。例
えば高電位差の電極配線直下の絶縁層の厚さを、従来の
厚さより厚くし、高耐圧回路の耐圧を向上すると共に、
所望により、低電位差の電極配線直下の絶縁層の厚さを
従来よりも薄くし、低耐圧回路の集積度を高めることも
可能である。

【００５０】

【実施例】従来技術の問題点を解決するためには、所定
電圧以上の電位差（ 100Ｖ以上の電位差または単に高電
位差と呼ぶ）のある電極配線の下の絶縁層の厚さを、所
定電圧未満の電位差（ 100Ｖ未満の電位差または単に低
電位差と呼ぶ）のある電極配線よりも厚くしておけば良
い。この状態を実現するための本発明の実施例をいくつ
か示す。

【００５１】図１は、本発明の第１実施例を示す断面図
である。第１実施例のＩＣは、電極配線を 2層以上積み
重ねる多層工程を用いた半導体集積回路において、 100
Ｖ以上の電位差のある電極配線には、２層目以降の電極
配線のみを用いることで、 100Ｖ未満の電位差の電極配
線直下の絶縁層よりも 100Ｖ以上の電位差のある電極配
線直下の絶縁層の厚さを、積み増した構造になっている
ことを特徴としている。また図１に示す例は、電極配線
を 2層化した集積回路での本発明の実施例である。

【００５２】電極配線を多層化した集積回路では、通
常、半導体層から数えて１層目の電極配線が、主な回路
配線を構成し、２層目以降の電極配線は、１層目の配線
同士を交差させるためのジャンパー線として使用する
か、或いは１層目と重ね合わせて、厚い電極配線にして
電流容量を高めるために用いてきた。

【００５３】図１では、 100Ｖ未満の耐圧の素子６５及
び 100Ｖ未満の電位差の電極配線は、従来通り１層目の
電極配線６１で行なっているが、 100Ｖ以上の耐圧の素
子６４から引き出す電極配線及び 100Ｖ以上の電位差の
電極配線は２層目以降の電極配線６３のみを使用してい
ることが従来と異なる。このようにすると、１層目の配
線と２層目の配線とを絶縁するための絶縁層６２が、 1
00Ｖ以上の耐圧の素子６４から引き出す電極配線及び 1
00Ｖ以上の電位差の電極配線の直下の絶縁層に積み増さ
れることになる。一方、 100Ｖ未満の電位差の電極配線
６１は、従来の薄い絶縁層６６の上に形成されるので集
積度を落とすことはない。 100Ｖ以上の電位差の電極配
線は、厚い絶縁層の上に形成されるので、半導体層に影
響を及ぼしにくくなり耐圧が向上する。

【００５４】図２に示す第２実施例は、 100Ｖ以上の耐
圧の素子内での電極配線の例である。図２０の従来例と
比較すると違いが良く分かる。図２の実施例では、半導
体層４９とのコンタクトには１層目の電極配線６７（コ
ンタクト電極）を使用しているが、それ以外の配線領域
には１層目の電極配線を使用せず、２層目以降の電極配
線６８のみを使用している。その結果、図２０の円周５
６に囲まれた領域内での降伏の起きやすい点での絶縁層
の厚さが増加し、半導体層表面での等電位面７０は等し
い間隔の平行面となり、電場分布（閉曲線６９で示す領
域）は均一に近くなり素子の耐圧を引き上げる。

【００５５】図３に、本発明の第３の実施例を示す。本
実施例は、 100Ｖ以上の電位差の電極配線直下の絶縁層
の厚さを、 100Ｖ未満の電位差のある電極配線直下の絶
縁層に対し、化学的気相成長（ＣＶＤ）絶縁膜を追加堆
積することで厚くしてある半導体集積回路の例である。

【００５６】形成方法としては、電極配線７２を形成す
る前にＣＶＤ絶縁膜を堆積し、公知のフォトリソグラフ
ィ法で 100Ｖ以上の電位差の電極配線領域にＣＶＤ絶縁
層７１を残し、 100Ｖ未満の電極配線領域のＣＶＤ絶縁
層を取り去る。その後に従来と同じく電極配線を形成す
ると、 100Ｖ以上の電位差のある電極配線直下の絶縁層
は、絶縁層７３に絶縁層７１を追加堆積した厚さとな
り、図１で述べたと同様の効果が得られる。

【００５７】図４に、本発明の第４の実施例を示す。本
実施例は、 100Ｖ以上の電位差の電極配線直下の絶縁層
を、該絶縁層の下にあらかじめＣＶＤ絶縁層を堆積して
おくことにより、 100Ｖ未満の電位差の電極配線直下の
絶縁層より厚くしてある半導体集積回路の例である。

【００５８】この例は第３実施例と同様ＣＶＤ絶縁層７
４を積み増した例であるが、形成手順が異なる。従来例
での絶縁層を形成する前に、ＣＶＤ絶縁膜を積み増す工
程を挿入しておく。 100Ｖ以上の電位差がある電極配線
直下にＣＶＤ絶縁層を残すには、第３実施例の時と同様
にフォトリソグラフィ技術を使用すれば良い。

【００５９】図５に本発明の第５実施例を示す。第３実
施例と同じくＣＶＤ絶縁層７５を積み増した例である
が、これも形成手順が異なる。従来例での絶縁層を形成
する途中にＣＶＤ絶縁膜を積み増す工程を挿入してお
く。 100Ｖ以上の電位差がある電極配線直下に、ＣＶＤ
絶縁膜７５を残すには、第３実施例の時と同様にフォト
リソグラフィの技術を使用すれば良い。

【００６０】第１ないし第５実施例から明らかなよう
に、 100Ｖ以上の電位差のある電極配線直下の絶縁層の
厚さは、 100Ｖ未満の電位差のある電極配線直下の絶縁
層の厚さより厚く、それぞれの厚さを独立に決めること
ができる。これにより、高耐圧素子を含む回路の耐圧向
上と低耐圧素子を含む回路の高集積化との従来のトレー
ドオフ関係は大幅に改善することができた。

【００６１】

【発明の効果】以上詳述したように、本発明により、高
耐圧（例えば 100Ｖ以上）の素子と、低耐圧（例えば 1
00Ｖ未満）の素子とを共に含む半導体集積回路におい
て、耐圧と集積度の前記トレードオフ関係を改善し、素
子及び電極配線の耐圧向上を可能にすると共に、集積度
を同一若しくは高めて、高耐圧素子と低耐圧素子とを同
一基板上に形成することのできる構造の半導体集積回路
を提供することができた。

【図面の簡単な説明】

【図１】本発明の半導体集積回路（以下ＩＣと略記）の
第１実施例の部分断面図である。

【図２】本発明のＩＣの第２実施例の部分断面図であ
る。

【図３】本発明のＩＣの第３実施例の部分断面図であ
る。

【図４】本発明のＩＣの第４実施例の部分断面図であ
る。

【図５】本発明のＩＣの第５実施例の部分断面図であ
る。

【図６】100Ｖ以上の耐圧の素子と 100Ｖ未満の耐圧の
素子を集積したＩＣの構成例を示す平面図である。

【図７】従来の接合素子分離型ＩＣの構成例を示す断面
図である。

【図８】従来の誘電体分離型ＩＣの構成例を示す断面図
である。

【図９】従来の他の誘電体分離型ＩＣの構成例を示す断
面図である。

【図１０】従来の電極配線を多層化した場合の接合素子
分離型ＩＣの構成例を示す断面図である。

【図１１】従来の電極配線を多層化した場合の誘電体分
離型ＩＣの構成例を示す断面図である。

【図１２】ＩＣの耐圧構造を説明するための断面図であ
る。

【図１３】図１２の素子上を電極配線が通過したときの
電場分布を説明するための断面図である。

【図１４】図１３に対し、絶縁層を厚くすることにより
耐圧対策した従来例の断面図である。

【図１５】図１３に対し、フイールドプレートを使用す
る耐圧対策をした従来例の断面図である。

【図１６】図１３に対し、高抵抗体を使用する耐圧対策
をした従来例の断面図である。

【図１７】図１６で高抵抗体上の絶縁層が十分厚い場合
の電場分布を説明するための断面図である。

【図１８】図１６で高抵抗体上の絶縁層が薄い場合の電
場分布を説明するための断面図である。

【図１９】電極配線のない場合の 100Ｖ以上の耐圧の素
子の一例を示す断面図である。

【図２０】図１９の素子で電極配線を引き出した場合の
断面図である。

【図２１】図２０の素子に高抵抗体シールド膜を付設し
た従来例の断面図である。

【図２２】絶縁層を厚くした場合の電極配線段切れ構造
と従来の対策例を示す断面図である。

【図２３】絶縁層を厚くした場合の電極配線段切れ構造
と従来の他の対策例を示す断面図である。

【符号の説明】

１，８，２４，３７，４８ 半導体基板（または基板
層） ２，６４，１００ 100Ｖ以上の耐圧の素子 ３Ｔ，３Ｒ，６５，１０１ 100Ｖ未満の耐圧の素子 ４，６１ 電極配線（ 100Ｖ未満の
電位差） ７，１４，６３，６８ 電極配線（ 100Ｖ以上の
電位差） ９，２６，３６，３８， 絶縁層 ５１，６６，７３ 絶縁層 １０，５０ 拡散層（Ｎ⁺ 型） １１，４９ 拡散層（Ｐ型） １２，７０ 等電位面 １６ フィールドプレート １８，５９ 高抵抗体 ２５ 拡散層 ２７，３４，３５、５８、７２ 電極配線 ６２，７１，７４，７５ 積み増したＣＶＤ絶縁
層

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の半導体層を持つ半導体基板と、該半
   導体基板上に形成された絶縁層と、該絶縁層上に形成さ
   れ、かつ該絶縁層にあけられた穴を通して前記半導体基
   板に電気的に接続する導電性の電極配線とを有し、所定
   電圧以上の降伏電圧を示す素子と、前記所定電圧未満の
   降伏電圧を示す素子とを含む半導体集積回路において、
   前記半導体基板主面に露出する半導体層と該半導体層
   に対し前記所定電圧以上の電位差を有する電極配線との
   間に挟まれた絶縁層の厚さが、前記半導体基板主面に露
   出する半導体層と該半導体層に対し前記所定電圧未満の
   電位差を有する電極配線との間に挟まれた絶縁層の厚さ
   よりも厚いことを特徴とする半導体集積回路。