JPH07176523A - Forming method of semiconductor quantum structure - Google Patents

Forming method of semiconductor quantum structure

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JPH07176523A
JPH07176523A JP32250493A JP32250493A JPH07176523A JP H07176523 A JPH07176523 A JP H07176523A JP 32250493 A JP32250493 A JP 32250493A JP 32250493 A JP32250493 A JP 32250493A JP H07176523 A JPH07176523 A JP H07176523A
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semiconductor
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etching
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Hideaki Saito
英彰 齋藤
Mitsunori Sugimoto
満則 杉本
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Abstract

PURPOSE:To form a semiconductor quantum structure of high quality on a grating substrate by a method wherein the grating substrate is cleaned taking advantage of thermal etching CONSTITUTION:An AlGaAs etching stop layer 2 and a GaAs protective layer 3 are made to grow on a GaAs substrate 1 through a molecular beam epitaxy method. Then, the substrate 1 is processed into the shape of a grating by selectively removing the AlGaAs etching stop layer 2 and the GaAs protective layer 3 front the grooves of the grating. Furthermore, the grating substrate 1 is subjected to thermal etching in a growth chamber, whereby only GaAs is selectively etched to obtain the clean surface of the grating substrate 1, and then AlAs trapping layers 4 and 6 and a fine GaAs layer 5 are made to grow. By this setup, GaAs buried quantum lines excellent in crystallinity can be formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体レーザや電界効果
トランジスタなどの半導体デバイスに使用される量子細
線や量子箱のような半導体量子微細構造の形成方法に関
する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming semiconductor quantum fine structures such as quantum wires and quantum boxes used in semiconductor devices such as semiconductor lasers and field effect transistors.

【0002】[0002]

【従来の技術】従来、グレーティング状に加工した半導
体基板上に量子細線を作る方法としては、ジャーナル・
オブ・クリスタル・グロース誌(Journal of
Crystal Growth)、第104巻,第7
66頁〜第772頁に記載されているように、サブミク
ロン周期のグレーティングをGaAs基板上にフォトリ
ソグラフィーとウエットエッチングにより加工し、その
上にAlt Ga1-t As、GaAs層を分子線エピタキ
シャル成長法(MBE)により成長して、グレーティン
グ溝部に微細GaAs層を設けた量子細線構造を形成す
ることが知られている。
2. Description of the Related Art Conventionally, as a method for forming a quantum wire on a semiconductor substrate processed into a grating shape, a journal,
Journal of of Growth (Journal of
(Crystal Growth), Volume 104, Volume 7
As described on pages 66 to 772, a submicron period grating is processed on a GaAs substrate by photolithography and wet etching, and an Al t Ga 1-t As, GaAs layer is grown thereon by molecular beam epitaxial growth. It is known to grow by the method (MBE) to form a quantum wire structure in which a fine GaAs layer is provided in the grating groove portion.

【0003】[0003]

【発明が解決しようとする課題】しかしながら、上述し
た従来例では以下のような欠点があった。グレーティン
グ基板上に半導体量子細線構造を形成する場合、通常の
サーマルクリーニング程度では、グレーティング基板表
面のクリーニングが充分でないので高品質のものが得ら
れない。従って、例えば半導体量子細線構造を使用した
半導体レーザの発光効率が充分でない。また、グレーテ
ィングが鋭く、揺らぎの少ない形状のものが得にくいた
めに、この上に成長した微細半導体層が、一部で隣接す
るもの同志がつながって成長しやすく、多数の半導体量
子微細構造を高密度に集積することができない。
However, the above-mentioned conventional example has the following drawbacks. When a semiconductor quantum wire structure is formed on a grating substrate, a high quality product cannot be obtained by ordinary thermal cleaning because the surface of the grating substrate is not sufficiently cleaned. Therefore, for example, the emission efficiency of the semiconductor laser using the semiconductor quantum wire structure is not sufficient. In addition, since it is difficult to obtain a grating with a sharp grating and a shape with little fluctuation, it is easy for the fine semiconductor layer grown on this to grow because some of the neighboring semiconductors are connected to each other. It cannot be integrated in density.

【0004】そこで本発明の目的は、成長室でのサーマ
ルエッチングを利用して高品質の半導体量子微細構造が
得られる形成方法を提供することにある。また本発明の
他の目的は、高密度に集積できる半導体量子微細構造の
形成方法を提供することにある。
Therefore, an object of the present invention is to provide a forming method capable of obtaining a high-quality semiconductor quantum fine structure by utilizing thermal etching in a growth chamber. Another object of the present invention is to provide a method for forming a semiconductor quantum fine structure that can be integrated at high density.

【0005】[0005]

【課題を解決するための手段】本発明の第1の半導体量
子微細構造の形成方法は、第1の化合物半導体からなり
所定温度でサーマルエッチング可能な半導体基板の表面
に前記所定温度でサーマルエッチングされないエッチン
グ停止層および前記所定温度でサーマルエッチング可能
な第2の化合物半導体からなる保護層を順次にエピタキ
シャル成長する工程と、リソグラフィー法により前記半
導体基板に達する凹部を形成する工程と、前記所定温度
でサーマルエッチングを行ない前記保護層を除去する工
程と、所定のバンドギャップを有する第3の化合物半導
体からなり前記凹部に対応した凹部を有する第1の閉じ
込め層をエピタキシャル成長し、前記第1の閉じ込め層
の凹部に前記第1の閉じ込め層よりバンドギャップの小
さい第4の化合物半導体からなる微細半導体層をエピタ
キシャル成長し、前記微細半導体層よりバンドギャップ
の大きい第5の化合物半導体よりなる第2の閉じ込め層
をエピタキシャル成長する工程とを有し、前記第1の閉
じ込め層、微細半導体層および第2の閉じ込め層からな
る量子細線または量子箱を形成するというものである。
According to a first method of forming a semiconductor quantum fine structure of the present invention, a surface of a semiconductor substrate made of a first compound semiconductor and capable of being thermally etched at a predetermined temperature is not thermally etched at the predetermined temperature. A step of sequentially epitaxially growing an etching stop layer and a protective layer made of a second compound semiconductor capable of being thermally etched at the predetermined temperature; a step of forming a recess reaching the semiconductor substrate by a lithography method; and a thermal etching at the predetermined temperature. And removing the protective layer, and epitaxially growing a first confinement layer made of a third compound semiconductor having a predetermined bandgap and having a recess corresponding to the recess to form a recess in the first confinement layer. A fourth compound having a band gap smaller than that of the first confinement layer Epitaxially growing a fine semiconductor layer made of a conductor, and epitaxially growing a second confinement layer made of a fifth compound semiconductor having a bandgap larger than that of the fine semiconductor layer, the first confinement layer and the fine semiconductor layer. And a quantum wire or quantum box composed of the second confinement layer.

【0006】また本発明の第2の半導体量子微細構造の
形成方法は、第1の化合物半導体からなる基板の表面に
所定のバンドギャップを有し所定温度でサーマルエッチ
ングされない第2の化合物半導体からなる第1のエッチ
ング停止層、前記第2の化合物半導体よりバンドギャッ
プが小さい第3の化合物半導体からなり前記所定温度で
サーマルエッチング可能な半導体層、前記第3の化合物
半導体よりバンドギャップが大きい第4の化合物半導体
からなり前記所定温度でサーマルエッチングされない第
2のエッチング停止層および前記所定温度でサーマルエ
ッチング可能な第5の化合物半導体からなる保護層を順
次にエピタキシャル成長する工程と、リソグラフィー法
により前記半導体層を露出させて溝を設けることにより
前記溝で囲まれた突起部を形成する工程と、前記所定温
度でサーマルエッチングを行ない前記保護層を除去する
とともに前記溝部で第1のエッチング停止層を露出させ
ることにより上面が前記第2のエッチング停止層で覆わ
れた突起状微細半導体層を形成する工程と、前記第2の
化合物半導体よりバンドギャップの大きな第6の化合物
半導体からなり前記溝を埋める埋め込み層をエピタキシ
ャル成長する工程とを有し、前記突起状微細半導体層
と、その底面、側面および上面でそれぞれ接合する前記
第1のエッチング停止層、埋め込み層および第2のエッ
チング停止層からなる閉じ込め層とを有する量子細線も
しくは量子箱を形成するというものである。
The second method for forming a semiconductor quantum fine structure according to the present invention comprises a second compound semiconductor which has a predetermined band gap on the surface of a substrate made of the first compound semiconductor and which is not thermally etched at a predetermined temperature. A first etching stop layer, a semiconductor layer made of a third compound semiconductor having a band gap smaller than that of the second compound semiconductor and capable of being thermally etched at the predetermined temperature; a fourth layer having a band gap larger than that of the third compound semiconductor; A step of sequentially epitaxially growing a second etching stop layer made of a compound semiconductor and not thermally etched at the predetermined temperature and a protective layer made of a fifth compound semiconductor capable of being thermally etched at the predetermined temperature; and a step of forming the semiconductor layer by a lithography method. Surrounded by said groove by exposing and providing a groove A step of forming a raised portion and performing thermal etching at the predetermined temperature to remove the protective layer and expose the first etching stopper layer in the groove portion so that the upper surface is covered with the second etching stopper layer. The step of forming a protruding fine semiconductor layer; and the step of epitaxially growing a buried layer made of a sixth compound semiconductor having a band gap larger than that of the second compound semiconductor and filling the groove. And a confinement layer composed of the first etching stop layer, the buried layer, and the second etching stop layer, which are respectively joined at the bottom surface, the side surface, and the upper surface thereof, to form a quantum wire or quantum box.

【0007】[0007]

【作用】エッチング停止層の表面に保護層を設けること
により、凹部または突起部形成時に前述のエッチング停
止層の表面が酸化されるのを防ぐ。そして、サーマルエ
ッチングにより、酸化物や炭化物のない清浄な表面を出
してから閉じ込め層等を成長させるので良好な結晶性が
得られるようになる。
By providing the protective layer on the surface of the etching stopper layer, it is possible to prevent the surface of the etching stopper layer from being oxidized at the time of forming the recess or the protrusion. Then, by thermal etching, a confinement layer and the like are grown after exposing a clean surface free of oxides and carbides, so that good crystallinity can be obtained.

【0008】また、サーマルエッチングの際、凹部の半
導体基板又は突起部の半導体層がエッチングされるた
め、凹部または突起部と複数隣接してグレーティングを
形成する場合アンダーカットを含むシャープなグレーテ
ィングプロファイルが得られる。
Further, during the thermal etching, since the semiconductor substrate of the concave portion or the semiconductor layer of the protruding portion is etched, when a plurality of gratings are formed adjacent to the concave portion or the protruding portion, a sharp grating profile including an undercut is obtained. To be

【0009】[0009]

【実施例】次に本発明の実施例について図面を参照して
説明する。
Embodiments of the present invention will now be described with reference to the drawings.

【0010】図1(a)〜(d)は本発明の第1の実施
例について説明するための工程順断面図である。
1A to 1D are sectional views in order of steps for explaining a first embodiment of the present invention.

【0011】まず、図1(a)に示すように、GaAs
基板1の(100)面に、Alx Ga1-x As(0.1
≦x≦1,例えばx=0.3)からなるエッチング停止
層2(厚さ10nm)とGaAs保護層3(厚さ10n
m)を順次にエピタキシャル成長する。次に、サンプル
を成長室より取り出し、電子線リソグラフィーとウエッ
トエッチングにより、図1(b)に示すように、ピッチ
100nmのグレーティング(ストライプ方向[0−1
1])を形成する。この時、グレーティング溝部のみエ
ッチング停止層2の下のGaAs結晶までエッチングを
行う。このグレーティングサンプルを再び成長室に導入
し、Asを照射しながら750℃でサーマルエッチを行
なう。As照射前の真空度は1.3×10-8Pa程度の
超高真空状態とし、Asにより真空度を1.3×10-3
Pa程度にする。この温度ではAl0.3 Ga0.7 Asは
エッチングされずGaAsのみがエッチングされる。し
たがって、グレーティング山部の保護層3と溝部のGa
As結晶がエッチングされ、山部では酸化物や炭化物が
ない清浄なAl0.3 Ga0.7 As表面、谷部では同様に
清浄なGaAs表面が得られる。750℃でのエッチン
グ速度は6nm/minなので、エッチング時間は2分
あれば10nmの保護層3は十分除去できる。グレーテ
ィング山部にはエッチング停止層2があってこれはエッ
チングされないので、図1(c)に示すように、溝部は
深くなりよりシャープなプロファイルのグレーティング
が得られる。その後、量子細線構造形成のための2回目
のエピタキシャル成長を即座に開始する。図1(d)に
示すように、第1の閉じ込め層4としてAlAs層(厚
さ30nm)、微細GaAs層5(厚さ10nm、幅2
0nm)、第2の閉じ込め層6としてAlAs層(厚さ
30nm)、Al0.2 Ga0.8 Asキャップ層7(厚さ
100nm)を形成する。AlAsはグレーティング形
状を保存し、GaAsは溝底部にたまるように成長する
ので、グレーティング溝部に微細GaAs層5がAlA
sに埋め込まれた構造ができる。これらの層はサーマル
エッチング後の清浄なグレーティング基板上に成長する
ので、結晶性が良好な高品質の半導体量子細線構造が得
られ、例えば半導体レーザアレーをつくると高い発光効
率が得られる。また、サーマルエッチングによりシャー
プなグレーティングプロファイルが得られるため、その
上で成長した複数の量子細線構造の形状は揺らぎがなく
なる。
First, as shown in FIG.
On the (100) surface of the substrate 1, Al x Ga 1-x As (0.1
≦ x ≦ 1, for example x = 0.3), the etching stopper layer 2 (thickness 10 nm) and the GaAs protective layer 3 (thickness 10 n).
m) are sequentially epitaxially grown. Next, the sample was taken out from the growth chamber and subjected to electron beam lithography and wet etching, as shown in FIG. 1B, to a grating with a pitch of 100 nm (stripe direction [0-1
1]) is formed. At this time, the GaAs crystal under the etching stopper layer 2 is etched only in the grating groove portion. This grating sample is again introduced into the growth chamber, and thermal etching is performed at 750 ° C. while irradiating As. The degree of vacuum before As irradiation is an ultra-high vacuum state of about 1.3 × 10 −8 Pa, and the degree of vacuum is 1.3 × 10 −3 depending on As.
Set to about Pa. At this temperature, Al 0.3 Ga 0.7 As is not etched but only GaAs is etched. Therefore, the protective layer 3 of the grating mountain portion and the Ga of the groove portion are
As crystals are etched, and a clean Al 0.3 Ga 0.7 As surface free of oxides and carbides is obtained at the peaks and a similarly clean GaAs surface is obtained at the valleys. Since the etching rate at 750 ° C. is 6 nm / min, the protective layer 3 having a thickness of 10 nm can be sufficiently removed if the etching time is 2 minutes. Since there is the etching stop layer 2 in the grating peak portion and this is not etched, as shown in FIG. 1C, the groove portion becomes deep and a grating having a sharper profile can be obtained. Then, the second epitaxial growth for forming the quantum wire structure is immediately started. As shown in FIG. 1D, an AlAs layer (thickness 30 nm) as a first confinement layer 4, a fine GaAs layer 5 (thickness 10 nm, width 2).
0 nm), an AlAs layer (thickness 30 nm) as the second confinement layer 6, and an Al 0.2 Ga 0.8 As cap layer 7 (thickness 100 nm). Since AlAs preserves the grating shape and GaAs grows so as to accumulate at the bottom of the groove, the fine GaAs layer 5 is AlA in the groove of the grating.
There is a structure embedded in s. Since these layers grow on a clean grating substrate after thermal etching, a high-quality semiconductor quantum wire structure with good crystallinity can be obtained. For example, when a semiconductor laser array is formed, high luminous efficiency can be obtained. Further, since a sharp grating profile is obtained by thermal etching, the shape of the plurality of quantum thin wire structures grown on it has no fluctuation.

【0012】グレーティング基板上の分子線エピタキシ
ャル成長(MBE)で量子細線構造ができるのは、Ga
AsとAlq Ga1-q Asで成長形態が違うためであ
る。溝形状を持つ基板上にGaAs層を成長すると、G
a原子のマイグレーションが大きいため、溝底部にたま
るようにGaAs層が形成される。一方、Alq Ga
1-q Asを成長するとAl原子のマイグレーションが小
さいため、Alq Ga1-qAs層は溝の形状を保存す
る。したがって、グレーティング上にGaAs層をAl
q Ga1-q As層で挟むように成長すると、微細GaA
s層がAlq Ga1-qAs(本実施例ではAlAs)で
埋め込まれた構造ができる。
The quantum wire structure can be formed by molecular beam epitaxial growth (MBE) on a grating substrate.
This is because the growth morphology differs between As and Al q Ga 1-q As. When a GaAs layer is grown on a substrate having a groove shape, G
Since the migration of a atoms is large, the GaAs layer is formed so as to accumulate at the bottom of the groove. On the other hand, Al q Ga
Since Al atom migration is small when 1-q As is grown, the Al q Ga 1-q As layer preserves the shape of the groove. Therefore, the GaAs layer on the grating should be Al.
When grown so as to be sandwiched between q Ga 1-q As layers, fine GaA
A structure in which the s layer is filled with Al q Ga 1 -q As (AlAs in this embodiment) is formed.

【0013】本実施例では量子細線構造形成のために複
数のストライプ状溝を所定のピッチで平行配置したグレ
ーティング基板を用いたが単独のストライプ状溝を設け
てもよいし、量子箱構造形成のために、1つの凹部また
複数の凹部を配置したドット状のパターン基板上にMB
E成長しても良い。この場合は、同様の成長条件でGa
AsがAlq Ga1-q Asに3次元で囲まれた構造が形
成される。
In this embodiment, a grating substrate in which a plurality of stripe-shaped grooves are arranged in parallel at a predetermined pitch is used for forming a quantum wire structure, but a single stripe-shaped groove may be provided, or a quantum box structure can be formed. For this purpose, MB is formed on a dot-shaped pattern substrate in which one recess or a plurality of recesses are arranged.
E You may grow up. In this case, Ga under the same growth conditions
A structure in which As is three-dimensionally surrounded by Al q Ga 1-q As is formed.

【0014】また、材料系はGaAsの替わりにInp
Ga1-p Asなどの他の化合物半導体を用いてもよい。
The material system is In p instead of GaAs.
Other compound semiconductors such as Ga 1-p As may be used.

【0015】図2(a)〜(d)は本発明の第2の実施
例について説明するための工程順断面図である。
FIGS. 2A to 2D are sectional views in order of steps for explaining the second embodiment of the present invention.

【0016】まず、図2(a)に示すように、GaAs
基板1の(100)面に第1のエッチング停止層4A
(第1の閉じ込め層となる)としてAlAs層(厚さ3
0nm)、GaAs層8(厚さ10nm)、第2エッチ
ング停止層9(第2の閉じ込み層となる)としてAlA
s層(厚さ30nm)、保護層10としてGaAs層
(厚さ10nm)を順次成長する。このサンプルを成長
室より取り出し、電子線リソグラフィーとウエットエッ
チングで、図2(b)に示すように、ピッチ100nm
のグレーティング状に加工する。この時、グレーティン
グ溝部のみ保護層10と第2のエッチング停止層9を除
去する。また、グレーティング山部の幅は30nmとす
る。次に、このグレーティング基板を成長室に再導入
し、750℃でサーマルエッチングを行う。このサーマ
ルエッチングではGaAsのみがエッチングされるた
め、図2(c)に示すように、グレーティング山部の保
護層10と溝部のGaAs層8がエッチング除去され、
その下の清浄なAlAs層(9)表面が出現する。ま
た、グレーティング山部(突起部)のGaAs層8はサ
ーマルエッチングによって、溝部でのエッチングと共に
側面からエッチングが進行する。このアンダーカットエ
ッチングにより、GaAs層8は幅およよ20nmの細
い突起状微細GaAs層11となる。この突起状微細G
aAs層11の側面はサーマルエッチングにより得られ
たものなので、やはり清浄な表面を持つ。続いて、2回
目のエピタキシャル成長を行う。図2(d)に示すよう
に、AlAs埋め込み層12(厚さ30nm、第3の閉
じ込め層となる)、Al0.2 Ga0.8 Asキャップ層7
A(厚さ100nm)を順次に成長する。AlAs埋め
込み層12は突起状微細GaAs層11の側面を埋める
ものである。このように、サーマルエッチングによりク
リーニングされたグレーティング上に成長された埋め込
み層12とその界面は、結晶性が良好となり、突起状微
細GaAs層側面での非発光再結合ができない。こうし
て突起状微細GaAs層をAlAs層(閉じ込め層)で
囲んだ高品質の量子細線構造が得られる。
First, as shown in FIG. 2A, GaAs
The first etching stop layer 4A is formed on the (100) surface of the substrate 1.
An AlAs layer (thickness 3) is used as the first confinement layer.
0 nm), GaAs layer 8 (thickness 10 nm), AlA as the second etching stop layer 9 (which becomes the second confinement layer).
An s layer (thickness 30 nm) and a GaAs layer (thickness 10 nm) are sequentially grown as the protective layer 10. This sample was taken out of the growth chamber and subjected to electron beam lithography and wet etching to obtain a pitch of 100 nm as shown in FIG. 2 (b).
Processed into a grating shape. At this time, the protective layer 10 and the second etching stop layer 9 are removed only in the grating groove portion. Moreover, the width of the grating crest portion is set to 30 nm. Next, this grating substrate is reintroduced into the growth chamber, and thermal etching is performed at 750 ° C. Since only GaAs is etched in this thermal etching, as shown in FIG. 2C, the protective layer 10 in the grating mountain portion and the GaAs layer 8 in the groove portion are removed by etching.
A clean AlAs layer (9) surface beneath appears. Further, the GaAs layer 8 in the grating mountain portion (projection portion) is thermally etched, so that the etching proceeds from the side surface together with the etching in the groove portion. By this undercut etching, the GaAs layer 8 becomes a fine protruding fine GaAs layer 11 having a width of about 20 nm. This protruding fine G
Since the side surface of the aAs layer 11 is obtained by thermal etching, it also has a clean surface. Then, the second epitaxial growth is performed. As shown in FIG. 2D, an AlAs burying layer 12 (thickness: 30 nm, which serves as a third confinement layer), an Al 0.2 Ga 0.8 As cap layer 7
A (thickness 100 nm) is sequentially grown. The AlAs burying layer 12 fills the side surface of the protruding fine GaAs layer 11. Thus, the buried layer 12 grown on the grating cleaned by thermal etching and its interface have good crystallinity, and non-radiative recombination on the side surface of the protruding fine GaAs layer cannot be performed. Thus, a high-quality quantum wire structure in which the protruding fine GaAs layer is surrounded by the AlAs layer (confinement layer) is obtained.

【0017】本実施例は、リソグラフィーおよびサーマ
ルエッチングにより複数の突起状微細GaAs層を確実
に分離して形成でき、清浄な面に埋め込み層を堆積する
ので確実に良好な量子細線構造を実現できる。
In the present embodiment, a plurality of protruding fine GaAs layers can be reliably formed by lithography and thermal etching, and a buried layer is deposited on a clean surface, so that a good quantum wire structure can be reliably realized.

【0018】第1の実施例と同様に、単一のストライプ
状の突起状微細GaAs層を形成してもよいし、単一ま
たは複数のドフト状にして量子箱を形成してもよい。更
に、GaAsの代りにInp Ga1-p Asなどの他の化
合物半導体を用いてもよい。
Similar to the first embodiment, a single stripe-shaped protruding fine GaAs layer may be formed, or a single or a plurality of doft-shaped quantum boxes may be formed. Further, other compound semiconductor such as In p Ga 1-p As may be used instead of GaAs.

【0019】[0019]

【発明の効果】本発明によれば、リソグラフィー法でパ
ターニングしたのち、サーマルエッチングを利用してク
リーニングを行った後に、同一の成長室内で連続してエ
ピタキシャル成長を行なうことによって半導体量子微細
構造を高品質に形成できる。これにより、例えば、量子
細線構造を活性層に用いた高性能な半導体レーザもしく
はレーザアレーが容易に製造できる。
According to the present invention, after performing patterning by a lithography method, cleaning is performed by using thermal etching, and epitaxial growth is continuously performed in the same growth chamber to obtain a semiconductor quantum fine structure of high quality. Can be formed into Thereby, for example, a high-performance semiconductor laser or laser array using the quantum wire structure for the active layer can be easily manufactured.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例を説明するため(a)〜
(d)に分図して示す工程順断面図である。
FIG. 1A is a view for explaining a first embodiment of the present invention.
It is a process order sectional view divided and shown in (d).

【図2】本発明の第2の実施例を説明するため(a)〜
(d)に分図して示す工程順断面図である。
FIG. 2 is a view for explaining a second embodiment of the present invention (a).
It is a process order sectional view divided and shown in (d).

【符号の説明】[Explanation of symbols]

1 GaAs基板 2 エッチング停止層 3 保護層 4 第1の閉じ込め層 5 微細GaAs層 6 第2の閉じ込め層 7,7A Al0.2 Ga0.8 Asキャップ層 4A 第1のエッチング停止層 8 GaAs層 9 第2のエッチング停止層 10 保護層 11 突起状微細GaAs層 12 埋め込み層1 GaAs Substrate 2 Etch Stop Layer 3 Protective Layer 4 First Confinement Layer 5 Fine GaAs Layer 6 Second Confinement Layer 7,7A Al 0.2 Ga 0.8 As Cap Layer 4A First Etch Stop Layer 8 GaAs Layer 9 Second Etching stop layer 10 Protective layer 11 Fine protrusion GaAs layer 12 Buried layer

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/68 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 29/68

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 第1の化合物半導体からなり所定温度で
サーマルエッチング可能な半導体基板の表面に前記所定
温度でサーマルエッチングされないエッチング停止層お
よび前記所定温度でサーマルエッチング可能な第2の化
合物半導体からなる保護層を順次にエピタキシャル成長
する工程と、リソグラフィー法により前記半導体基板に
達する凹部を形成する工程と、前記所定温度でサーマル
エッチングを行ない前記保護層を除去する工程と、所定
のバンドギャップを有する第3の化合物半導体からなり
前記凹部に対応した凹部を有する第1の閉じ込め層をエ
ピタキシャル成長し、前記第1の閉じ込め層の凹部に前
記第1の閉じ込め層よりバンドギャップの小さい第4の
化合物半導体からなる微細半導体層をエピタキシャル成
長し、前記微細半導体層よりバンドギャップの大きい第
5の化合物半導体よりなる第2の閉じ込め層をエピタキ
シャル成長する工程とを有し、前記第1の閉じ込め層、
微細半導体層および第2の閉じ込め層からなる量子細線
または量子箱を形成することを特徴とする半導体量子微
細構造の形成方法。
1. A surface of a semiconductor substrate which is made of a first compound semiconductor and is capable of being thermally etched at a predetermined temperature, and an etching stopper layer which is not thermally etched at the predetermined temperature, and a second compound semiconductor which is capable of being thermally etched at the predetermined temperature. A step of sequentially epitaxially growing a protective layer, a step of forming a recess reaching the semiconductor substrate by a lithography method, a step of performing thermal etching at the predetermined temperature to remove the protective layer, and a third step of forming a predetermined band gap. Of the fourth compound semiconductor having a smaller bandgap than that of the first confinement layer is epitaxially grown on the first confinement layer having a recess corresponding to the recess. Epitaxially grow the semiconductor layer and Epitaxially growing a second confinement layer made of a fifth compound semiconductor having a band gap larger than that of the body layer, the first confinement layer,
A method for forming a semiconductor quantum fine structure, comprising forming a quantum wire or quantum box comprising a fine semiconductor layer and a second confinement layer.
【請求項2】 第1の化合物半導体、第2の化合物半導
体および第4の化合物半導体がGaAsであり、第3の
化合物半導体がAlx Ga1-x As(0<x≦1)、第
4の化合物半導体がAly Ga1-y As(0<y≦1)
である請求項1記載の半導体量子微細構造の形成方法。
2. The first compound semiconductor, the second compound semiconductor, and the fourth compound semiconductor are GaAs, and the third compound semiconductor is Al x Ga 1 -x As (0 <x ≦ 1), and the fourth compound semiconductor is Of the compound semiconductor of Al y Ga 1-y As (0 <y ≦ 1)
The method for forming a semiconductor quantum fine structure according to claim 1, wherein
【請求項3】 エッチング停止層がAlz Ga1-z As
(0<z≦1)である請求項2記載の半導体量子微細構
造の形成方法。
3. The etch stop layer is Al z Ga 1 -z As.
The method for forming a semiconductor quantum fine structure according to claim 2, wherein (0 <z ≦ 1).
【請求項4】 第1の化合物半導体からなる基板の表面
に所定のバンドギャップを有し所定温度でサーマルエッ
チングされない第2の化合物半導体からなる第1のエッ
チング停止層、前記第2の化合物半導体よりバンドギャ
ップが小さい第3の化合物半導体からなり前記所定温度
でサーマルエッチング可能な半導体層、前記第3の化合
物半導体よりバンドギャップが大きい第4の化合物半導
体からなり前記所定温度でサーマルエッチングされない
第2のエッチング停止層および前記所定温度でサーマル
エッチング可能な第5の化合物半導体からなる保護層を
順次にエピタキシャル成長する工程と、リソグラフィー
法により前記半導体層を露出させて溝を設けることによ
り前記溝で囲まれた突起部を形成する工程と、前記所定
温度でサーマルエッチングを行ない前記保護層を除去す
るとともに前記溝部で第1のエッチング停止層を露出さ
せることにより上面が前記第2のエッチング停止層で覆
われた突起状微細半導体層を形成する工程と、前記第2
の化合物半導体よりバンドギャップの大きな第6の化合
物半導体からなり前記溝を埋める埋め込み層をエピタキ
シャル成長する工程とを有し、前記突起状微細半導体層
と、その底面、側面および上面でそれぞれ接合する前記
第1のエッチング停止層、埋め込み層および第2のエッ
チング停止層からなる閉じ込め層とを有する量子細線も
しくは量子箱を形成することを特徴とする半導体量子微
細構造の形成方法。
4. A first etching stop layer made of a second compound semiconductor which has a predetermined band gap on the surface of a substrate made of the first compound semiconductor and is not thermally etched at a predetermined temperature. A semiconductor layer made of a third compound semiconductor having a small band gap and capable of thermal etching at the predetermined temperature, and a second semiconductor layer made of a fourth compound semiconductor having a band gap larger than that of the third compound semiconductor, and not thermally etched at the predetermined temperature. A step of sequentially epitaxially growing an etching stopper layer and a protective layer made of a fifth compound semiconductor capable of being thermally etched at the predetermined temperature, and exposing the semiconductor layer by a lithography method to form a groove The step of forming the protrusion and the thermal etching at the predetermined temperature are performed. Etching to remove the protective layer and expose the first etching stop layer in the groove to form a projecting fine semiconductor layer having an upper surface covered with the second etching stop layer; Two
And a step of epitaxially growing a buried layer made of a sixth compound semiconductor having a band gap larger than that of the compound semiconductor and filling the groove, and the projecting fine semiconductor layer is bonded to the bottom surface, the side surface, and the top surface, respectively. 1. A method for forming a semiconductor quantum fine structure, comprising forming a quantum wire or a quantum box having a confinement layer composed of an etching stop layer No. 1, a buried layer and a second etching stop layer.
【請求項5】 第1の化合物半導体、第3の化合物半導
体および第5の化合物半導体がGaAsであり、第2の
化合物半導体がAlu Ga1-u As(0<u≦1)、第
4の化合物半導体がAlv Ga1-v As(0<v≦
1)、第6の化合物半導体がAlw Ga1-w As(0<
w≦1)である請求項4記載の半導体量子微細構造の形
成方法。
5. The first compound semiconductor, the third compound semiconductor, and the fifth compound semiconductor are GaAs, and the second compound semiconductor is Al u Ga 1-u As (0 <u ≦ 1), and the fourth compound semiconductor is the fourth compound semiconductor. Compound semiconductor of Al v Ga 1-v As (0 <v ≦
1), the sixth compound semiconductor is Al w Ga 1-w As (0 <
The method for forming a semiconductor quantum fine structure according to claim 4, wherein w ≦ 1).
【請求項6】 u=v=w=1である請求項5記載の半
導体量子微細構造の形成方法。
6. The method for forming a semiconductor quantum fine structure according to claim 5, wherein u = v = w = 1.
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* Cited by examiner, † Cited by third party
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GB2411520A (en) * 2004-02-25 2005-08-31 Agilent Technologies Inc Method of forming laser mesa by reactive ion etching followed by in situ etching in regrowth reactor
WO2019007324A1 (en) * 2017-07-03 2019-01-10 无锡华润上华科技有限公司 Method for manufacturing dual-cavity structure, and dual-cavity structure

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