JPH07175852A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH07175852A JPH07175852A JP6259639A JP25963994A JPH07175852A JP H07175852 A JPH07175852 A JP H07175852A JP 6259639 A JP6259639 A JP 6259639A JP 25963994 A JP25963994 A JP 25963994A JP H07175852 A JPH07175852 A JP H07175852A
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- JP
- Japan
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- source
- voltage
- drain
- substrate
- gate
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
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- Microelectronics & Electronic Packaging (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 多くのＭＯＳトランジスタを含んでいる集積
回路に対するレイアウトの作成が測定へのフィットパラ
メータのマッチングを必要としない回路シミュレータの
使用のもとに制御される集積回路の製造方法を提供す
る。 【構成】 回路シミュレータにおいてＭＯＳトランジス
タの接続節点に対してゲートとソースとの間の電圧Ｖg
s、ドレインとソースとの間の電圧Ｖdsおよび基板とソ
ースとの間の電圧Ｖbsの設定のもとに、ドリフト、拡散
およびショートチャネル効果を考慮に入れた安定なトラ
ンジスタモデルでＩds、Ｑ、∂Ｉds／∂Ｖおよび微分∂
Ｑ／∂Ｖが計算される。
回路に対するレイアウトの作成が測定へのフィットパラ
メータのマッチングを必要としない回路シミュレータの
使用のもとに制御される集積回路の製造方法を提供す
る。 【構成】 回路シミュレータにおいてＭＯＳトランジス
タの接続節点に対してゲートとソースとの間の電圧Ｖg
s、ドレインとソースとの間の電圧Ｖdsおよび基板とソ
ースとの間の電圧Ｖbsの設定のもとに、ドリフト、拡散
およびショートチャネル効果を考慮に入れた安定なトラ
ンジスタモデルでＩds、Ｑ、∂Ｉds／∂Ｖおよび微分∂
Ｑ／∂Ｖが計算される。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の製造方法に関
する。
する。
【０００２】
【従来の技術】最近の集積回路はしばしば１０6 または
それ以上の個数のトランジスタを含んでいる。
それ以上の個数のトランジスタを含んでいる。
【０００３】このような複雑な集積回路を製造するため
には、先ず回路の機能記述により回路図が作成される。
回路シミュレータにより回路の特性が計算される。要求
される機能記述からスイッチング特性が偏移する際には
回路図の変更が行われ、また変更された回路図が再び回
路シミュレータで計算される。このサイクルは、回路図
の特性が要求された仕様と合致するまで繰り返される。
その後にレイアウトの作成が行われる。レイアウトによ
り、集積回路を最終的に実現するプロセス系列に対する
マスクが作られる。
には、先ず回路の機能記述により回路図が作成される。
回路シミュレータにより回路の特性が計算される。要求
される機能記述からスイッチング特性が偏移する際には
回路図の変更が行われ、また変更された回路図が再び回
路シミュレータで計算される。このサイクルは、回路図
の特性が要求された仕様と合致するまで繰り返される。
その後にレイアウトの作成が行われる。レイアウトによ
り、集積回路を最終的に実現するプロセス系列に対する
マスクが作られる。
【０００４】回路シミュレータにおいてＭＯＳトランジ
スタに対して重要な回路量がＭＯＳトランジスタの接続
節点、すなわちソース、ドレイン、ゲート、基板に対す
るトランジスタモデルを用いて計算される。最終的に実
現される集積回路のスイッチング特性が回路シミュレー
タにより予測されたスイッチング特性とどのように良好
に合致するかは主としてトランジスタモデルの品質に関
係する。
スタに対して重要な回路量がＭＯＳトランジスタの接続
節点、すなわちソース、ドレイン、ゲート、基板に対す
るトランジスタモデルを用いて計算される。最終的に実
現される集積回路のスイッチング特性が回路シミュレー
タにより予測されたスイッチング特性とどのように良好
に合致するかは主としてトランジスタモデルの品質に関
係する。
【０００５】トランジスタモデルを検査するためにリン
グ発振器のシミュレーション計算がリング発振器の測定
と比較される。シミュレーション計算で決定されたリン
グ発振器周波数は測定されたリング発振器周波数と合致
しないことが示されている。この相違はＭＯＳトランジ
スタの構造の大きさの減少と共に大きくなる。
グ発振器のシミュレーション計算がリング発振器の測定
と比較される。シミュレーション計算で決定されたリン
グ発振器周波数は測定されたリング発振器周波数と合致
しないことが示されている。この相違はＭＯＳトランジ
スタの構造の大きさの減少と共に大きくなる。
【０００６】フィットパラメータの導入によりトランジ
スタモデルを、物理的な所与の条件をトランジスタの構
造の大きさが減ぜられた際にも、また強い反転領域のも
とでも忠実に表すように変更することが提案されている
（たとえばパーク（H.J.Park）「ＳＰＩＣＥ用のチャー
ジシートおよび非準静的ＭＯＳＦＥＴモデル」理学博士
論文メモ、第ＵＣＢ／ＥＲＬ Ｍ８９／２０、エレクト
ロニクス研究所、Ｄｅｐ．ＥＥＣＳ、カリフォルニア大
学、バークレイ、１９８９年２月２４日参照）。
スタモデルを、物理的な所与の条件をトランジスタの構
造の大きさが減ぜられた際にも、また強い反転領域のも
とでも忠実に表すように変更することが提案されている
（たとえばパーク（H.J.Park）「ＳＰＩＣＥ用のチャー
ジシートおよび非準静的ＭＯＳＦＥＴモデル」理学博士
論文メモ、第ＵＣＢ／ＥＲＬ Ｍ８９／２０、エレクト
ロニクス研究所、Ｄｅｐ．ＥＥＣＳ、カリフォルニア大
学、バークレイ、１９８９年２月２４日参照）。
【０００７】フィットパラメータはシミュレーション計
算と測定との比較により決定される。そのために過渡的
測定量が必要となることがある。
算と測定との比較により決定される。そのために過渡的
測定量が必要となることがある。
【０００８】必要なフィットパラメータは非物理的であ
るので、フィットパラメータに対する信頼性のある予測
は変更されたトランジスタテクノロジーまたは減ぜられ
た構造的大きさに対しては行われ得ない。各トランジス
タ設計に対して新たな測定が必要である。
るので、フィットパラメータに対する信頼性のある予測
は変更されたトランジスタテクノロジーまたは減ぜられ
た構造的大きさに対しては行われ得ない。各トランジス
タ設計に対して新たな測定が必要である。
【０００９】
【発明が解決しようとする課題】本発明の課題は、集積
回路に対するレイアウトの作成が測定へのフィットパラ
メータのマッチングを必要としない回路シミュレータの
使用のもとに制御される集積回路の製造方法を提供する
ことにある。
回路に対するレイアウトの作成が測定へのフィットパラ
メータのマッチングを必要としない回路シミュレータの
使用のもとに制御される集積回路の製造方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】この課題は、本発明によ
れば、請求項１の方法により解決される。本発明による
方法では、トランジスタの電気量が、ドリフトおよび拡
散による電荷キャリアの移動ならびにショートチャネル
効果を考慮に入れたトランジスタモデルに従って計算さ
れる。このトランジスタモデルは安定である。すなわち
それは、フィットパラメータを必要とせずに、トランジ
スタの物理的状況を記述する。電荷キャリアの移動度μ
は標準移動度モデルから、またはソースとドレインとの
間の電流Ｉdsの測定により決定され得る。
れば、請求項１の方法により解決される。本発明による
方法では、トランジスタの電気量が、ドリフトおよび拡
散による電荷キャリアの移動ならびにショートチャネル
効果を考慮に入れたトランジスタモデルに従って計算さ
れる。このトランジスタモデルは安定である。すなわち
それは、フィットパラメータを必要とせずに、トランジ
スタの物理的状況を記述する。電荷キャリアの移動度μ
は標準移動度モデルから、またはソースとドレインとの
間の電流Ｉdsの測定により決定され得る。
【００１１】これまで回路シミュレータに使用されたト
ランジスタモデルでは電荷キャリア輸送中の拡散寄与は
無視される。しかし、これは、基板内の全電荷が反転層
内の全電荷に対し優勢であるしきい以下領域では優勢で
ある。拡散寄与を無視する際には印加電圧への電荷の依
存性が過大評価される。本発明による方法では、電荷キ
ャリア輸送へのドリフト寄与も拡散寄与も考量に入れ、
またさらにショートチャネル効果を考慮に入れるトラン
ジスタモデルが使用されるので、物理的状況が忠実に表
される。
ランジスタモデルでは電荷キャリア輸送中の拡散寄与は
無視される。しかし、これは、基板内の全電荷が反転層
内の全電荷に対し優勢であるしきい以下領域では優勢で
ある。拡散寄与を無視する際には印加電圧への電荷の依
存性が過大評価される。本発明による方法では、電荷キ
ャリア輸送へのドリフト寄与も拡散寄与も考量に入れ、
またさらにショートチャネル効果を考慮に入れるトラン
ジスタモデルが使用されるので、物理的状況が忠実に表
される。
【００１２】
【実施例】図１には、０．６５μｍのチャネル長さに対
する計算されたキャパシタンスがソースとドレインとの
間の印加電圧Ｖdsに関係して示されている。実線の曲線
１１、１２、１３、１４は、本発明による方法が使用さ
れるトランジスタモデルによるゲートとソースとの間の
キャパシタンスＣgsの計算結果を示し、その際にゲート
とソースとの間の電圧Ｖgsは１、２、３または４Ｖであ
る。比較のために破線の曲線２１、２２、２３、２４
は、公知の方法で使用され拡散寄与およびショートチャ
ネル効果を無視するトランジスタモデルによる相応のキ
ャパシタンスＣgsを示す。実線の曲線３１、３２、３
３、３４は本発明による方法で使用されるトランジスタ
モデルによるゲートとドレインとの間のキャパシタンス
Ｃgdの計算の結果を示す。ゲートとソースとの間の電圧
Ｖgdは同様に１、２、３または４Ｖである。比較のため
に、従来のトランジスタモデルによるゲートとドレイン
との間の計算されたキャパシタンスＣgdを表すの破線曲
線４１、４２、４３、４４が示されている。
する計算されたキャパシタンスがソースとドレインとの
間の印加電圧Ｖdsに関係して示されている。実線の曲線
１１、１２、１３、１４は、本発明による方法が使用さ
れるトランジスタモデルによるゲートとソースとの間の
キャパシタンスＣgsの計算結果を示し、その際にゲート
とソースとの間の電圧Ｖgsは１、２、３または４Ｖであ
る。比較のために破線の曲線２１、２２、２３、２４
は、公知の方法で使用され拡散寄与およびショートチャ
ネル効果を無視するトランジスタモデルによる相応のキ
ャパシタンスＣgsを示す。実線の曲線３１、３２、３
３、３４は本発明による方法で使用されるトランジスタ
モデルによるゲートとドレインとの間のキャパシタンス
Ｃgdの計算の結果を示す。ゲートとソースとの間の電圧
Ｖgdは同様に１、２、３または４Ｖである。比較のため
に、従来のトランジスタモデルによるゲートとドレイン
との間の計算されたキャパシタンスＣgdを表すの破線曲
線４１、４２、４３、４４が示されている。
【００１３】図２にはリング発振器の応答関数Ｖout が
時間ｔに関係して示されている。その際に符号１を付さ
れている曲線は本発明による方法で使用される安定なト
ランジスタモデルの使用のもとでの計算結果を示す。符
号２を付されている曲線は従来のトランジスタモデルに
よる計算結果を示す。
時間ｔに関係して示されている。その際に符号１を付さ
れている曲線は本発明による方法で使用される安定なト
ランジスタモデルの使用のもとでの計算結果を示す。符
号２を付されている曲線は従来のトランジスタモデルに
よる計算結果を示す。
【００１４】本発明による方法で使用される安定なトラ
ンジスタモデルはゲート、反転層、ドレイン、ソースお
よび基板中に蓄積されている電荷から出発する。Ｑg ，
Ｑi，Ｑs ，Ｑd 、Ｑs およびＱb は単位面積あたりの
これらの電荷を示す。Ｑi およびＱb に対してはチャネ
ルに沿う位置ｙの関数として
ンジスタモデルはゲート、反転層、ドレイン、ソースお
よび基板中に蓄積されている電荷から出発する。Ｑg ，
Ｑi，Ｑs ，Ｑd 、Ｑs およびＱb は単位面積あたりの
これらの電荷を示す。Ｑi およびＱb に対してはチャネ
ルに沿う位置ｙの関数として
【数４】 ここで
【数５】 が成り立つ。その際にＣOXは酸化物キャパシタンス、ｑ
は電子電荷、Ｎsub は基板内のドーピング物質濃度、Ｌ
D はデバイ長さ、Ｖfbはフラット‐バンド電圧である。
φS はポアッソン式を解くことにより求められる位置に
関係する表面電位である。βは熱電圧である。εsiはシ
リコンの誘電定数である。Ｅyyはチャネル内の横方向電
場の勾配である。Ｖgsはゲートとソースとの間の電圧で
ある。
は電子電荷、Ｎsub は基板内のドーピング物質濃度、Ｌ
D はデバイ長さ、Ｖfbはフラット‐バンド電圧である。
φS はポアッソン式を解くことにより求められる位置に
関係する表面電位である。βは熱電圧である。εsiはシ
リコンの誘電定数である。Ｅyyはチャネル内の横方向電
場の勾配である。Ｖgsはゲートとソースとの間の電圧で
ある。
【００１５】項ΔＶ´G はショートチャネル効果を考慮
に入れたものである。チャネル長さの減少の際に横方向
の電場が増大し、従って横方向の電場がショートチャネ
ルトランジスタに対する垂直電場に対して優勢であり得
る。この場合、Ｅyy は無視され得ない。Ｅyyに対する
値はＭＯＳトランジスタの測定されたしきい電圧から求
められる。
に入れたものである。チャネル長さの減少の際に横方向
の電場が増大し、従って横方向の電場がショートチャネ
ルトランジスタに対する垂直電場に対して優勢であり得
る。この場合、Ｅyy は無視され得ない。Ｅyyに対する
値はＭＯＳトランジスタの測定されたしきい電圧から求
められる。
【００１６】反転層中の全電荷ＱI および基板中のＱB
はソースからドレインへのチャネル方向ｙの積分により
計算される。
はソースからドレインへのチャネル方向ｙの積分により
計算される。
【数６】 その際にＷはチャネル幅、またＬはチャネル長さであ
る。ゲート、ソースおよびドレイン上の全電荷ＱG 、Ｑ
S およびＱD に対しては
る。ゲート、ソースおよびドレイン上の全電荷ＱG 、Ｑ
S およびＱD に対しては
【数７】 が成り立つ。
【００１７】ＱS およびＱD へのＱI の分割はオー（S.
Y.Oh）ほか「ＩＥＥＥ Ｊ・固体回路編」ＳＣ１５、１
９８０年、第６３６〜６４３頁に従って下記の式
Y.Oh）ほか「ＩＥＥＥ Ｊ・固体回路編」ＳＣ１５、１
９８０年、第６３６〜６４３頁に従って下記の式
【数８】 により行われる。
【００１８】チャネル内の電流が表面に沿って流れると
いう仮定（チャージ‐シート近似）のもとに、ドレイン
とソースとの間の電流Ｉdsに対して
いう仮定（チャージ‐シート近似）のもとに、ドレイン
とソースとの間の電流Ｉdsに対して
【数９】 ここで
【数１０】 が成り立つ。その際にμは電荷キャリアの移動度であ
る。φf は拡散寄与もドリフト寄与も考慮に入れて記述
される準フェルミ電位である。その際に項
る。φf は拡散寄与もドリフト寄与も考慮に入れて記述
される準フェルミ電位である。その際に項
【数１１】 はドリフトによる寄与を記述し、また項
【数１２】 は拡散寄与を記述する。
【００１９】Ｎ（ｙ）は反転層中の位置に関係するトー
ピング物質濃度である。
ピング物質濃度である。
【００２０】移動度μがチャネル内の位置に無関係であ
るという仮定のもとに、チャージ‐シート‐モデルのド
レイン電流Ｉdsに対して
るという仮定のもとに、チャージ‐シート‐モデルのド
レイン電流Ｉdsに対して
【数１３】 が成り立つ。
【００２１】ソース側の表面電位φSOおよびドレイン側
の表面電位φSLの値はポアッソン式および式１３を解く
ことにより計算される。
の表面電位φSLの値はポアッソン式および式１３を解く
ことにより計算される。
【００２２】代数的変換により全電荷Ｑに対する式はφ
SOおよびφSLの関数として記述され得る。
SOおよびφSLの関数として記述され得る。
【００２３】移動度μは標準移動度モデルから、または
ＭＯＳトランジスタの測定された特性曲線から求めるこ
とができる。
ＭＯＳトランジスタの測定された特性曲線から求めるこ
とができる。
【００２４】回路シミュレーションのために必要な量Ｉ
dsと、全電荷Ｑと、ゲートとソースとの間の印加電圧Ｖ
gs、ドレインとソースとの間の印加電圧Ｖdsおよび基板
とソースとの間の印加電圧Ｖbsによる接続節点における
電荷の微分である真性キャパシタンスとは代数的変換に
よりφSOおよびφSLの関数である解析的関数として記述
される。φSOおよびφSLは酸化物の厚みＴOXおよび基板
内のトーピング物質濃度Ｎsub のようなテクノロジー・
パラメータに直接に関係している。
dsと、全電荷Ｑと、ゲートとソースとの間の印加電圧Ｖ
gs、ドレインとソースとの間の印加電圧Ｖdsおよび基板
とソースとの間の印加電圧Ｖbsによる接続節点における
電荷の微分である真性キャパシタンスとは代数的変換に
よりφSOおよびφSLの関数である解析的関数として記述
される。φSOおよびφSLは酸化物の厚みＴOXおよび基板
内のトーピング物質濃度Ｎsub のようなテクノロジー・
パラメータに直接に関係している。
【図１】０．６５μｍのチャネル長さに対する計算され
たキャパシタンスをソースとドレインとの間の印加電圧
Ｖdsに関係して示す図。
たキャパシタンスをソースとドレインとの間の印加電圧
Ｖdsに関係して示す図。
【図２】リング発振器の応答関数Ｖout を時間ｔに関係
して示す図。
して示す図。
１ 本発明によるトランジスタモデルによる計算結果
を示す図。 ２ 従来のトランジスタモデルによる計算結果を示す
図。 １１〜１４、３１〜３４ 本発明によるトランジスタ
モデルによるキャパシタンスの計算結果を示す図。 ２１〜２４、４１〜４４ 従来のトランジスタモデル
によるキャパシタンスの計算結果を示す図。
を示す図。 ２ 従来のトランジスタモデルによる計算結果を示す
図。 １１〜１４、３１〜３４ 本発明によるトランジスタ
モデルによるキャパシタンスの計算結果を示す図。 ２１〜２４、４１〜４４ 従来のトランジスタモデル
によるキャパシタンスの計算結果を示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 8832−4Ｍ Ｈ０１Ｌ 21/82 Ｃ 9170−4Ｍ 27/08 １０２ Ｊ
Claims (3)
- 【請求項１】 −多数のＭＯＳトランジスタを含んでい
る集積回路に対するレイアウトが作成され、 −集積回路に対するレイアウトの作成が回路シミュレー
タの使用のもとに制御され、 −回路シミュレータにおいてＭＯＳトランジスタの接続
節点に対してゲートとソースとの間の電圧Ｖgs、ドレイ
ンとソースとの間の電圧Ｖdsおよび基板とソースとの間
の電圧Ｖbsの設定のもとにドレイン電流Ｉds、それぞれ
接続節点、ソース、ドレイン、ゲートおよび基板ならび
に反転層に対する全電荷Ｑ、微分∂Ｉds／∂Ｖおよび微
分∂Ｑ／∂Ｖが下記の式 【数１】 ここで 【数２】 その際に ＣOX：酸化物キャパシタンス φS （ｙ）：表面電位 ｑ：電子電荷 Ｎsub ：基板内のドーピング物質濃度 ＬD ：デバイ長さ Ｖfb：フラット‐バンド電圧 Ｑｉ（ｙ），Ｑｂ（ｙ）：反転層または基板内の単位面
積あたりの位置依存性電荷 Ｖgs：ゲートとソースとの間の電圧 εsi：シリコンの誘電定数 Ｅyy：チャネル内の横方向電場の勾配 β：熱電圧 ＱI ，ＱB ，ＱG ，ＱS ，ＱD ：反転層、基板、ゲー
ト、ソースまたはドレイン内の全電荷 Ｗ：チャネル幅 Ｌ：チャネル長さ Ｉds：ドレイン電流 φf ：準フェルミ電位 Ｎ（ｙ）：チャネル内の位置依存性のドーピング物質濃
度 を解くことにより計算されることを特徴とする集積回路
の製造方法。 - 【請求項２】 移動度μが標準移動度モデルから計算さ
れることを特徴とする請求項１記載の方法。 - 【請求項３】 移動度μを計算するためにＭＯＳトラン
ジスタの電流‐電圧特性Ｉds（Ｖgs，Ｖds，Ｖbs）が測
定され、またμが、ＭＯＳトランジスタのチャネル内で
位置依存性であるという仮定のもとに、 【数３】 ここで φSO：ソース側の表面電位 φSL：ドレイン側の表面電位 から計算されることを特徴とする請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4333601 | 1993-10-01 | ||
| DE4333601.9 | 1993-10-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07175852A true JPH07175852A (ja) | 1995-07-14 |
Family
ID=6499237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6259639A Withdrawn JPH07175852A (ja) | 1993-10-01 | 1994-09-30 | 集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5761082A (ja) |
| EP (1) | EP0646885B1 (ja) |
| JP (1) | JPH07175852A (ja) |
| DE (1) | DE59409758D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168331A (ja) * | 1999-11-03 | 2001-06-22 | Lucent Technol Inc | Ｍｏｓ素子の電流をシミュレートするためにレート方程式を用いる方法及び装置 |
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| GB2351156A (en) * | 1999-06-15 | 2000-12-20 | Seiko Epson Corp | Modelling electrical characteristics of thin film transistors |
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| US6845347B1 (en) | 2000-07-21 | 2005-01-18 | Winbond Electronics Corporation | Method for modeling an integrated circuit including a DRAM cell |
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