JPH07161821A - Manufacture of complementary semiconductor device - Google Patents

Manufacture of complementary semiconductor device

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JPH07161821A
JPH07161821A JP5339333A JP33933393A JPH07161821A JP H07161821 A JPH07161821 A JP H07161821A JP 5339333 A JP5339333 A JP 5339333A JP 33933393 A JP33933393 A JP 33933393A JP H07161821 A JPH07161821 A JP H07161821A
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channel transistor
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Abstract

PURPOSE:To manufacture a complementary semiconductor device which increases withstand voltage and the threshold voltage of a parasitic MOS transistor and has a high reliability without increasing a production process. CONSTITUTION:N-type impurities are ion-implanted into channel-stopper-layer regions for P-channel transistors 71, 73, into a channel-stopper-layer region for an N-channel transistor 72 and into an offset-layer region for the P-channel transistor 73. P-type impurities are ion implanted into a channel-stopper-layer region for an N-channel transistor 74, into the channel-stopper-layer region for the N-channel transistor 72 and into the offset-layer region for the P-channel transistor 73, so that impurities are compensated.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、高耐圧のトランジスタ
と通常耐圧のトランジスタとを含む相補型半導体装置の
製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a complementary semiconductor device including a high breakdown voltage transistor and a normal breakdown voltage transistor.

【0002】[0002]

【従来の技術】通常耐圧のトランジスタで構成されてい
る論理回路部等と、空乏層を伸ばすためのオフセット層
がドレイン層とチャネル部との間に設けられている高耐
圧のトランジスタで構成されている高耐圧部とが一体に
なっている相補型半導体装置の製造に際しては、従来
は、例えば、通常耐圧のNチャネルトランジスタにおけ
るチャネルストップ層及び高耐圧のPチャネルトランジ
スタにおけるオフセット層と、高耐圧のNチャネルトラ
ンジスタにおけるチャネルストップ層とを同一のイオン
注入工程で形成していた。
2. Description of the Related Art A logic circuit section or the like which is normally composed of a high breakdown voltage transistor and an offset layer for extending a depletion layer are composed of a high breakdown voltage transistor which is provided between a drain layer and a channel section. In the manufacture of a complementary semiconductor device in which a high withstand voltage portion is integrated, conventionally, for example, a channel stop layer in a normal withstand voltage N channel transistor, an offset layer in a high withstand voltage P channel transistor, and a high withstand voltage The channel stop layer in the N-channel transistor is formed in the same ion implantation process.

【0003】[0003]

【発明が解決しようとする課題】ところが、上述の従来
例では、まず、高耐圧のNチャネルトランジスタにおけ
るチャネルストップ層と高耐圧のPチャネルトランジス
タにおけるオフセット層との不純物濃度が互いに等しく
なるので、高耐圧のNチャネルトランジスタの素子分離
領域における寄生MOSトランジスタの閾値電圧と、高
耐圧のPチャネルトランジスタのドレイン耐圧との両方
を同時に高めることが原理的に不可能であった。
However, in the above-described conventional example, first, since the impurity concentrations of the channel stop layer in the high breakdown voltage N-channel transistor and the offset layer in the high breakdown voltage P-channel transistor are equal to each other, In principle, it was impossible to simultaneously increase both the threshold voltage of the parasitic MOS transistor in the element isolation region of the breakdown voltage N-channel transistor and the drain breakdown voltage of the high breakdown voltage P-channel transistor.

【0004】また、高耐圧及び通常耐圧の何れのNチャ
ネルトランジスタにおけるチャネルストップ層の不純物
濃度も互いに等しくなるので、高耐圧のNチャネルトラ
ンジスタの素子分離領域における寄生MOSトランジス
タの閾値電圧と、通常耐圧のNチャネルトランジスタに
おけるドレイン層及びチャネルストップ層間の耐圧との
両方を同時に高めることも原理的に不可能であった。
Further, since the impurity concentrations of the channel stop layers in both the high breakdown voltage and the normal breakdown voltage N channel transistors are equal to each other, the threshold voltage of the parasitic MOS transistor in the element isolation region of the high breakdown voltage N channel transistor and the normal breakdown voltage. In principle, it was impossible to simultaneously increase both the breakdown voltage between the drain layer and the channel stop layer in the N-channel transistor.

【0005】一方、通常耐圧のNチャネルトランジスタ
におけるチャネルストップ層及び高耐圧のPチャネルト
ランジスタにおけるオフセット層と、高耐圧のNチャネ
ルトランジスタにおけるチャネルストップ層とを、別個
のイオン注入で形成して、夫々の不純物濃度を自由に設
定する方法もある。しかし、この方法では、イオン注入
工程のみならずフォトリソグラフィ工程も増加する。従
って、従来の方法では、信頼性の高い相補型半導体装置
を、製造コストを上昇させることなく製造することがで
きなかった。
On the other hand, a channel stop layer in a normal breakdown voltage N-channel transistor, an offset layer in a high breakdown voltage P-channel transistor, and a channel stop layer in a high breakdown voltage N-channel transistor are formed by separate ion implantation, respectively. There is also a method of freely setting the impurity concentration of. However, this method increases not only the ion implantation step but also the photolithography step. Therefore, the conventional method cannot manufacture a highly reliable complementary semiconductor device without increasing the manufacturing cost.

【0006】[0006]

【課題を解決するための手段】本発明による相補型半導
体装置の製造方法は、ドレイン層64とチャネル部との
間に前記ドレイン層64よりも不純物濃度の低いオフセ
ット層43が設けられている高耐圧のトランジスタ73
と、前記オフセット層43が設けられていない通常耐圧
のトランジスタ71、72とを含む相補型半導体装置の
製造方法において、第1導電型チャネルトランジスタ7
1、73におけるチャネルストップ層21、22、2
4、26を形成すべき第1の領域に第2導電型の不純物
を導入すると同時に、通常耐圧の第2導電型チャネルト
ランジスタ72におけるチャネルストップ層41、42
を形成すべき第2の領域と、高耐圧の第1導電型チャネ
ルトランジスタ73における前記オフセット層43を形
成すべき第3の領域とに、前記第2導電型の不純物を導
入する工程と、高耐圧の第2導電型チャネルトランジス
タ74におけるチャネルストップ層33、34を形成す
べき第4の領域に第1導電型の不純物32を導入すると
同時に、前記第2及び第3の領域に前記第1導電型の不
純物32を導入する工程とを有することを特徴としてい
る。
In the method of manufacturing a complementary semiconductor device according to the present invention, an offset layer 43 having an impurity concentration lower than that of the drain layer 64 is provided between the drain layer 64 and the channel portion. Withstand voltage transistor 73
And a transistor 71, 72 having a normal breakdown voltage not provided with the offset layer 43, the first conductivity type channel transistor 7 is provided.
Channel stop layers 21, 22, 2 in 1, 73
At the same time when the second conductivity type impurity is introduced into the first regions where the fourth and the fourth conductivity types are to be formed, the channel stop layers 41 and 42 in the second conductivity type channel transistor 72 having a normal breakdown voltage are formed.
And a step of introducing impurities of the second conductivity type into a second region of the high withstand voltage first conductivity type channel transistor 73 and a third region in which the offset layer 43 is to be formed. At the same time as introducing the impurity 32 of the first conductivity type into the fourth region in which the channel stop layers 33 and 34 of the second withstand voltage channel transistor 74 are to be formed, the first conductivity is introduced into the second and third regions. And a step of introducing the impurity 32 of the mold.

【0007】[0007]

【作用】本発明による相補型半導体装置の製造方法で
は、第2及び第3の領域には第1導電型の不純物32と
第2導電型の不純物との両方を導入して不純物補償を行
っているのに対して、第4の領域には第1導電型の不純
物32のみを導入している。しかも、これらの不純物の
導入は、何れもチャネルストップ層21、22、24、
26、33、34、41、42を形成するための不純物
の導入と同時に行っている。
In the method of manufacturing a complementary semiconductor device according to the present invention, both the first conductivity type impurity 32 and the second conductivity type impurity are introduced into the second and third regions to perform impurity compensation. On the other hand, only the impurities 32 of the first conductivity type are introduced into the fourth region. In addition, the introduction of these impurities is required for the channel stop layers 21, 22, 24,
This is carried out at the same time as the introduction of impurities for forming 26, 33, 34, 41 and 42.

【0008】このため、製造工程を増加させることな
く、通常耐圧の第2導電型チャネルトランジスタ72に
おけるチャネルストップ層41、42と高耐圧の第1導
電型チャネルトランジスタ73におけるオフセット層4
3との不純物濃度を相対的に低くし、高耐圧の第2導電
型チャネルトランジスタ74におけるチャネルストップ
層33、34の不純物濃度を相対的に高くすることがで
きる。
Therefore, the channel stop layers 41 and 42 in the second conductivity type channel transistor 72 having a normal breakdown voltage and the offset layer 4 in the first conductivity type channel transistor 73 having a high breakdown voltage are added without increasing the number of manufacturing steps.
3 and the impurity concentration of the channel stop layers 33 and 34 in the high breakdown voltage second conductivity type channel transistor 74 can be relatively increased.

【0009】[0009]

【実施例】以下、通常耐圧のトランジスタで構成されて
いる論理回路部と高耐圧のトランジスタで構成されてい
る高耐圧部とが一体になっており、高耐圧部のCMOS
トランジスタのうちのPチャネルトランジスタがLOC
OSオフセットドレイン型でNチャネルトランジスタが
オフセットドレイン型である相補型半導体装置の製造に
適用した本発明の一実施例を、図1〜3を参照しながら
説明する。
[Embodiment] A CMOS circuit of a high withstand voltage portion in which a logic circuit portion formed of a normal withstand voltage transistor and a high withstand voltage portion formed of a high withstand voltage transistor are integrated with each other will be described below.
The P-channel transistor of the transistors is LOC
One embodiment of the present invention applied to the manufacture of a complementary semiconductor device in which an OS offset drain type and an N channel transistor is an offset drain type will be described with reference to FIGS.

【0010】本実施例では、従来公知の方法によって、
図1に示す様に、P型のSi基板11のうちで、論理回
路部12と高耐圧部13のPチャネルトランジスタ形成
領域とに、Nウェル14、15をまず形成し、更に、後
に形成する素子分離用のSiO2 膜とは反転パターンの
SiN膜(図示せず)をSi基板11の表面にパターニ
ングする。
In this embodiment, a conventionally known method is used.
As shown in FIG. 1, in the P-type Si substrate 11, the N wells 14 and 15 are first formed in the logic circuit portion 12 and the P channel transistor formation region of the high breakdown voltage portion 13, and further formed later. An SiN film (not shown) having a pattern reverse to that of the element isolation SiO 2 film is patterned on the surface of the Si substrate 11.

【0011】その後、論理回路部12のPチャネル及び
Nチャネルの両方のトランジスタに形成すべきチャネル
ストップ層、並びに高耐圧部13のPチャネルトランジ
スタに形成すべきチャネルストップ層及びオフセット層
とは反転パターンのフォトレジスト(図示せず)を、S
iN膜上でパターニングする。
After that, the channel stop layer to be formed in both the P-channel and N-channel transistors of the logic circuit section 12, and the channel stop layer and the offset layer to be formed in the P-channel transistor of the high breakdown voltage section 13 are inversion patterns. The photoresist (not shown) of S
Patterning is performed on the iN film.

【0012】その後、このフォトレジストをマスクにし
てN型の不純物(図示せず)をSi基板11にイオン注
入して、Nウェル14、15内にN- 層21〜26を形
成してから、フォトレジストを剥離する。そして、Si
N膜を酸化防止マスクとするLOCOS法で素子分離用
のSiO2 膜27を形成した後、このSiN膜を除去す
る。
Thereafter, using this photoresist as a mask, N type impurities (not shown) are ion-implanted into the Si substrate 11 to form the N layers 21 to 26 in the N wells 14 and 15, and then, Strip the photoresist. And Si
After the SiO 2 film 27 for element isolation is formed by the LOCOS method using the N film as an anti-oxidation mask, the SiN film is removed.

【0013】次に、図2に示す様に、論理回路部12及
び高耐圧部13の両方のNチャネルトランジスタに形成
すべきチャネルストップ層、高耐圧部13のPチャネル
トランジスタに形成すべきオフセット層、並びにNウェ
ル14、15間の領域とは反転パターンのフォトレジス
ト31を、パターニングする。そして、このフォトレジ
スト31をマスクにしてP型の不純物32をSi基板1
1にイオン注入した後、フォトレジスト31を剥離す
る。
Next, as shown in FIG. 2, a channel stop layer to be formed in the N channel transistors of both the logic circuit portion 12 and the high breakdown voltage portion 13 and an offset layer to be formed in the P channel transistor of the high breakdown voltage portion 13. , And the photoresist 31 having a reverse pattern to the region between the N wells 14 and 15 is patterned. Then, using the photoresist 31 as a mask, the P-type impurities 32 are removed from the Si substrate 1
After ion-implanting 1 into 1, the photoresist 31 is peeled off.

【0014】なお、上述のN型の不純物及びP型の不純
物32をイオン注入する際のドーズ量及び加速エネルギ
は、素子分離領域における寄生MOSトランジスタに必
要な閾値電圧や、LOCOSオフセット層における不純
物濃度と耐圧との関係等から決定する。例えば、N型の
不純物としては、リンを60keVの加速エネルギ及び
6×1012cm-2のドーズ量でイオン注入し、P型の不
純物32としては、ボロンを270keVの加速エネル
ギ及び2×1013cm-2のドーズ量でイオン注入する。
The dose amount and the acceleration energy when the N-type impurity and P-type impurity 32 are ion-implanted are determined by the threshold voltage required for the parasitic MOS transistor in the element isolation region and the impurity concentration in the LOCOS offset layer. It is determined from the relationship between and the breakdown voltage. For example, phosphorus is ion-implanted as the N-type impurity at an acceleration energy of 60 keV and a dose amount of 6 × 10 12 cm −2 , and as the P-type impurity 32, boron is an acceleration energy of 270 keV and 2 × 10 13 Ion implantation is performed at a dose of cm -2 .

【0015】この結果、図3に示す様に、Si基板11
にP層33〜35が形成されると共に、N- 層22、2
3、26の一部ずつとN- 層25の全体とで不純物補償
が行われてP- 層41〜44が形成される。その後、論
理回路部12のNチャネルトランジスタを形成するため
のPウェル45をNウェル14内に形成し、SiO2
27に囲まれている素子活性領域の表面にゲート酸化膜
としてのSiO2 膜46を形成する。
As a result, as shown in FIG. 3, the Si substrate 11
P layers 33 to 35 are formed on the N - layers 22, 2 and
Impurity compensation is performed on each of the portions 3 and 26 and the entire N layer 25 to form P layers 41 to 44. Thereafter, a P-well 45 for forming the N-channel transistor of the logic circuit portion 12 in the N-well 14, SiO 2 film as a gate oxide film on the surface of the element active region surrounded by the SiO 2 film 27 46 is formed.

【0016】そして、閾値電圧を制御するために不純物
(図示せず)をイオン注入し、多結晶Si膜47等でゲ
ート電極を形成した後、N- 層51〜54を形成する。
そして更に、SiO2 膜55等の絶縁膜から成る側壁を
多結晶Si膜47に形成した後、P+ 層61〜64とN
+ 層65〜68とを形成する。以上の工程で、論理回路
部12にPチャネルトランジスタ71とNチャネルトラ
ンジスタ72とを形成し、高耐圧部13にLOCOSオ
フセットドレイン型のPチャネルトランジスタ73とオ
フセットドレイン型のNチャネルトランジスタ74とを
形成する。
Then, impurities (not shown) are ion-implanted to control the threshold voltage, a gate electrode is formed of the polycrystalline Si film 47 or the like, and then N layers 51 to 54 are formed.
Further, after forming a side wall made of an insulating film such as the SiO 2 film 55 on the polycrystalline Si film 47, the P + layers 61 to 64 and the N + layer are formed.
+ Layers 65 to 68 are formed. Through the above steps, the P-channel transistor 71 and the N-channel transistor 72 are formed in the logic circuit portion 12, and the LOCOS offset drain type P-channel transistor 73 and the offset drain type N-channel transistor 74 are formed in the high breakdown voltage portion 13. To do.

【0017】以上の様な実施例における、Pチャネルト
ランジスタ71、73のチャネルストップ層等を形成す
るためのN型の不純物(図示せず)のイオン注入と、N
チャネルトランジスタ72、74のチャネルストップ層
等を形成するためのP型の不純物32のイオン注入とを
まとめると、次の表1の様になる。なお、この表1にお
いて、○はイオン注入を行うことを示しており、×はイ
オン注入を行わないことを示している。
In the above embodiment, N type impurities (not shown) are ion-implanted to form the channel stop layers of the P-channel transistors 71 and 73, and N
Table 1 below summarizes the ion implantation of the P-type impurity 32 for forming the channel stop layers of the channel transistors 72 and 74. In Table 1, ◯ indicates that ion implantation is performed, and x indicates that ion implantation is not performed.

【0018】[0018]

【表1】 [Table 1]

【0019】以上の様な実施例では、Nチャネルトラン
ジスタ74におけるP層33、34の不純物濃度を、N
チャネルトランジスタ72及びPチャネルトランジスタ
73におけるP- 層41〜44の不純物濃度よりも高く
しているので、Nチャネルトランジスタ74の素子分離
領域における寄生MOSトランジスタの閾値電圧が高
い。このため、P層33、34上のSiO2 膜27上に
多結晶Si配線(図示せず)を延在させることが可能で
あり、レイアウトの自由度が大きい。従って、チップサ
イズの縮小が可能であり、製造コストを低減させること
ができる。
In the above embodiment, the impurity concentration of the P layers 33 and 34 in the N channel transistor 74 is set to N.
Since the impurity concentration of the P layers 41 to 44 in the channel transistor 72 and the P channel transistor 73 is set higher, the threshold voltage of the parasitic MOS transistor in the element isolation region of the N channel transistor 74 is high. Therefore, it is possible to extend the polycrystalline Si wiring (not shown) on the SiO 2 film 27 on the P layers 33 and 34, and the degree of freedom of layout is great. Therefore, the chip size can be reduced, and the manufacturing cost can be reduced.

【0020】逆に、Pチャネルトランジスタ73におけ
るP- 層43の不純物濃度を、Nチャネルトランジスタ
74におけるP層33、34の不純物濃度よりも低くし
ているので、Pチャネルトランジスタ73のドレイン耐
圧を更に高くすることができる。また、Nチャネルトラ
ンジスタ72におけるP- 層41、42の不純物濃度
を、Nチャネルトランジスタ74におけるP層33、3
4の不純物濃度よりも低くしているので、N+ 層65、
66とP- 層41、42との間の接合降伏やリーク電流
を減少させることができる。
On the contrary, since the impurity concentration of the P layer 43 in the P channel transistor 73 is set lower than the impurity concentration of the P layers 33 and 34 in the N channel transistor 74, the drain breakdown voltage of the P channel transistor 73 is further increased. Can be higher. Further, the impurity concentrations of the P layers 41 and 42 in the N-channel transistor 72 are set to the same as those of the P layers 33 and 3 in the N-channel transistor 74.
Since it is lower than the impurity concentration of 4, the N + layer 65,
It is possible to reduce the junction breakdown and leakage current between the 66 and the P layers 41 and 42.

【0021】しかも、上述の様に、Nチャネルトランジ
スタ74におけるP層33、34の不純物濃度を相対的
に高くし、Nチャネルトランジスタ72及びPチャネル
トランジスタ73におけるP- 層41〜44の不純物濃
度を相対的に低くしているが、本実施例では、従来例に
比べてマスクのパターンを変更するだけで製造工程は増
加していないので、製造コストは殆ど上昇していない。
Moreover, as described above, the impurity concentrations of the P layers 33 and 34 in the N-channel transistor 74 are relatively increased, and the impurity concentrations of the P layers 41 to 44 in the N-channel transistor 72 and the P-channel transistor 73 are increased. Although it is relatively low, in the present embodiment, the manufacturing cost is hardly increased because the manufacturing process is not increased by only changing the mask pattern as compared with the conventional example.

【0022】なお、上述の実施例では、図2に示した様
に、素子分離用のSiO2 膜27を形成した後に、チャ
ネルストップ層を形成するための不純物32をイオン注
入しているが、これは、形成されたSiO2 膜27の膜
厚の変動によってSi基板11の表面における不純物3
2の濃度が変化するのを抑制するためである。しかし、
SiO2 膜27を形成する前に、このSiO2 膜27を
形成するためのSiN膜をマスクにして、素子分離領域
に対して自己整合的に不純物32をイオン注入してもよ
い。
In the above-mentioned embodiment, as shown in FIG. 2, the impurity 32 for forming the channel stop layer is ion-implanted after the SiO 2 film 27 for element isolation is formed. This is because impurities 3 on the surface of the Si substrate 11 are changed due to fluctuations in the thickness of the formed SiO 2 film 27.
This is to suppress the change in the concentration of 2. But,
Before forming the SiO 2 film 27, and an SiN film for forming the SiO 2 film 27 as a mask, in a self-aligning manner impurities 32 may be ion implanted into the isolation region.

【0023】また、上述の実施例は、高耐圧部13のC
MOSトランジスタのうちのPチャネルトランジスタ7
3をLOCOSオフセットドレイン型にしてNチャネル
トランジスタ74をオフセットドレイン型にしている
が、逆にPチャネルトランジスタをオフセットドレイン
型にしてNチャネルトランジスタをLOCOSオフセッ
トドレイン型にしたり、Pチャネル及びNチャネルの総
てのトランジスタをLOCOSオフセットドレイン型に
したりすることも可能である。
Further, in the above embodiment, the C of the high breakdown voltage portion 13 is
P-channel transistor 7 of the MOS transistors
3 is the LOCOS offset drain type and the N-channel transistor 74 is the offset drain type. Conversely, the P-channel transistor is the offset drain type and the N-channel transistor is the LOCOS offset drain type. It is also possible to make all the transistors LOCOS offset drain type.

【0024】[0024]

【発明の効果】本発明による相補型半導体装置の製造方
法では、製造工程を増加させることなく、通常耐圧の第
2導電型チャネルトランジスタにおけるチャネルストッ
プ層と高耐圧の第1導電型チャネルトランジスタにおけ
るオフセット層との不純物濃度を相対的に低くし、高耐
圧の第2導電型チャネルトランジスタにおけるチャネル
ストップ層の不純物濃度を相対的に高くすることができ
る。
According to the method of manufacturing the complementary semiconductor device of the present invention, the offset of the channel stop layer in the second conductivity type channel transistor having a normal breakdown voltage and the offset in the first conductivity type channel transistor having a high breakdown voltage can be achieved without increasing the number of manufacturing steps. The impurity concentration of the channel stop layer in the high withstand voltage second conductivity type channel transistor can be made relatively high by making the impurity concentration of the layer relatively low.

【0025】このため、通常耐圧のトランジスタにおけ
るドレイン層とチャネルストップ層との間の耐圧が高
く、高耐圧のトランジスタのドレイン耐圧も更に高く、
且つ高耐圧のトランジスタの素子分離領域における寄生
MOSトランジスタの閾値電圧も高くて、信頼性の高い
相補型半導体装置を、製造コストを殆ど上昇させること
なく製造することができる。
For this reason, the breakdown voltage between the drain layer and the channel stop layer in a normal breakdown voltage transistor is high, and the drain breakdown voltage of a high breakdown voltage transistor is also higher.
Moreover, the threshold voltage of the parasitic MOS transistor in the element isolation region of the high breakdown voltage transistor is also high, and a highly reliable complementary semiconductor device can be manufactured with almost no increase in manufacturing cost.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例の初期の工程を示す側断面図
である。
FIG. 1 is a side sectional view showing an initial step of an embodiment of the present invention.

【図2】一実施例の中期の工程を示す側断面図である。FIG. 2 is a side sectional view showing a middle stage process of one embodiment.

【図3】一実施例の終期の工程を示す側断面図である。FIG. 3 is a side sectional view showing a final step of an example.

【符号の説明】[Explanation of symbols]

21 N- 層 22 N- 層 24 N- 層 26 N- 層 32 不純物 33 P層 34 P層 41 P- 層 42 P- 層 43 P- 層 64 P+ 層 71 Pチャネルトランジスタ 72 Nチャネルトランジスタ 73 Pチャネルトランジスタ 74 Nチャネルトランジスタ21 N - Layer 22 N - Layer 24 N - Layer 26 N - Layer 32 Impurity 33 P Layer 34 P Layer 41 P - Layer 42 P - Layer 43 P - Layer 64 P + Layer 71 P-Channel Transistor 72 N-Channel Transistor 73 P Channel transistor 74 N channel transistor

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 ドレイン層とチャネル部との間に前記ド
レイン層よりも不純物濃度の低いオフセット層が設けら
れている高耐圧のトランジスタと、前記オフセット層が
設けられていない通常耐圧のトランジスタとを含む相補
型半導体装置の製造方法において、 第1導電型チャネルトランジスタにおけるチャネルスト
ップ層を形成すべき第1の領域に第2導電型の不純物を
導入すると同時に、通常耐圧の第2導電型チャネルトラ
ンジスタにおけるチャネルストップ層を形成すべき第2
の領域と、高耐圧の第1導電型チャネルトランジスタに
おける前記オフセット層を形成すべき第3の領域とに、
前記第2導電型の不純物を導入する工程と、 高耐圧の第2導電型チャネルトランジスタにおけるチャ
ネルストップ層を形成すべき第4の領域に第1導電型の
不純物を導入すると同時に、前記第2及び第3の領域に
前記第1導電型の不純物を導入する工程とを有すること
を特徴とする相補型半導体装置の製造方法。
1. A high breakdown voltage transistor in which an offset layer having an impurity concentration lower than that of the drain layer is provided between a drain layer and a channel portion, and a normal breakdown voltage transistor in which the offset layer is not provided. In the method for manufacturing a complementary semiconductor device including the above, the second conductivity type impurity is introduced into the first region of the first conductivity type channel transistor in which the channel stop layer is to be formed, and at the same time, the second conductivity type channel transistor of normal breakdown voltage is formed. Second to form channel stop layer
And a third region in which the offset layer in the high withstand voltage first conductivity type channel transistor is to be formed,
Introducing the second conductivity type impurity, and introducing the first conductivity type impurity into the fourth region of the high breakdown voltage second conductivity type channel transistor where the channel stop layer is to be formed, and at the same time, And a step of introducing the impurity of the first conductivity type into a third region, the method for manufacturing a complementary semiconductor device.
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* Cited by examiner, † Cited by third party
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