JPH07154230A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】出力の状態を監視して駆動能力を制御する。 【構成】出力ドライバ回路には並列に接続された第１及
び第２のドライバ回路１，２が設けられている。第２の
ドライバ回路２は第１のドライバ回路１に比べてその駆
動能力が大きく設定されている。第２のドライバ回路２
の入力側には制御回路３が接続されている。制御回路３
は内部回路からのデータを予め定めた時間ｔ１遅延させ
て第２のドライバ回路２に出力する。又、制御回路３は
第１及び第２のドライバ回路１，２の出力を入力する。
そして、制御回路３は前記出力が予め定めた時間ｔ２経
過後に所定の値に達していない場合には第２のドライバ
回路２に出力するデータを停止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその出力
ドライバ回路に関するものである。近年、ワンチップ・
マイコンを用いた応用機器の小型化に伴い、マイコンを
中心とする制御システムの簡素化と低コスト化が強く要
求されている。そのため、ワンチップ・マイコンには駆
動能力の大きな出力ドライバ回路を内蔵することが要求
されている。

【０００２】

【従来の技術】従来、ＣＰＵ（Central Processing Uni
t ）を用いて制御する機器においては、その制御システ
ムの簡素化と低コスト化が強く要求されている。そのた
め、制御システムにはワンチップ・マイコンが使用され
ている。ワンチップ・マイコンにはその制御プログラム
を格納するメモリの他にタイマやシリアル。チャネル等
のＩ／Ｏ（Input/Output）が内蔵されている。ワンチッ
プ・マイコンにはその外部にリレー等の外部回路が接続
され、メモリに格納された制御プログラムに基づいて外
部回路にデータを出力し、その外部回路のオン・オフ等
の制御を行うようになっている。そして、ワンチップ・
マイコンには接続された外部回路を駆動するための出力
ドライバ回路が内蔵されている。

【０００３】図９に、従来のオープンドレイン出力形の
出力ドライバ回路を示す。ＮチャネルのＭＯＳトランジ
スタ６１のソースは低電位側電源としてのグランドに接
続されている。内部回路からのデータ（以下、出力デー
タという）は、ＭＯＳトランジスタ６１のゲートに入力
される。そして、ＭＯＳトランジスタ６１のドレインは
外部出力端子に接続されている。

【０００４】出力データがＬレベルのとき、ＭＯＳトラ
ンジスタ６１はオフする。また、出力データがＨレベル
のとき、ＭＯＳトランジスタ６１はオンする。そして、
ＭＯＳトランジスタ６１がオンすると、外部回路からＭ
ＯＳトランジスタ６１を介してグランドに電流Ｉ₅₁が流
れ、その電流に基づいて外部回路が駆動するようになっ
ている。

【０００５】

【発明が解決しようとする課題】ところで、ＭＯＳトラ
ンジスタ６１のゲート電圧が上昇してしきい値を越えて
ＭＯＳトランジスタ６１がオンすると、外部から過渡的
に大きな電流Ｉ₅₁が流れる。その電流Ｉ₅₁は半導体装置
のグランドに流れ込み、グランド電位が一時的に上昇す
ることがある。そのグランド電位の一時的な上昇が電源
ノイズとなり、内部回路の誤動作の原因となるという問
題があった。

【０００６】また、ワンチップ・マイコンの外部に接続
する外部回路には、駆動するために大きな電流を必要と
するものがある。その外部回路を駆動するためには、ワ
ンチップ・マイコンの外部に駆動能力の大きなドライバ
回路を設けたり、駆動能力の大きな出力バッファ回路を
備えたワンチップ・マイコンを使用しなくてはならず、
めんどうであるという問題があった。

【０００７】一方、駆動能力の大きなＭＯＳトランジス
タ６１を用いた出力ドライバ回路では、外部回路が何ら
かの原因でショートして、ＭＯＳトランジスタ６１に大
きな電流が流れ込む場合がある。その時、流れ込む電流
によってＭＯＳトランジスタ６１が破壊されるばかりで
なく他のＭＯＳトランジスタが破壊されてしまい、動作
不良となってワンチップ・マイコンを交換しなくてはな
らないという問題があった。

【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、出力の状態を監視して
駆動能力を制御する半導体装置及びその出力ドライバ回
路を提供することにある。

【０００９】

【課題を解決するための手段】図１は本発明の原理説明
図である。出力ドライバ回路には並列に接続された第１
及び第２のドライバ回路１，２が設けられている。第２
のドライバ回路２は第１のドライバ回路１に比べてその
駆動能力が大きく設定されている。第２のドライバ回路
２の入力側には制御回路３が接続されている。制御回路
３は内部回路からのデータを予め定めた時間ｔ１遅延さ
せて第２のドライバ回路２に出力する。又、制御回路３
は第１及び第２のドライバ回路１，２の出力を入力す
る。そして、制御回路３は前記出力が予め定めた時間ｔ
２経過後に所定の値に達していない場合には第２のドラ
イバ回路２に出力するデータを停止する。

【００１０】

【作用】従って、本発明によれば、制御回路３によって
内部回路から出力されるデータを予め定めた時間ｔ１遅
延させて駆動能力の大きな第２のドライバ回路２に出力
するようにした。その結果、出力ドライバ回路の駆動能
力を制御することができるので、突入電流を抑えること
ができ、その電流による半導体装置の誤動作を防止する
ことができる。

【００１１】又、制御回路３は第１及び第２のドライバ
回路１，２の出力を入力し、その出力が予め定めた時間
ｔ２経過した後に所定の値に達していない場合には第２
のドライバ回路２に出力するデータを停止するようにし
た。その結果、出力ドライバ回路の駆動能力を制御する
ことができ、出力ドライバ回路の故障を防ぐことができ
る。

【００１２】

【実施例】（第一実施例）以下、本発明を具体化した第
一実施例を図２〜図５に従って説明する。

【００１３】図２に、ワンチップ・マイコンのブロック
回路図を示す。半導体チップ１０には出力端子１１が設
けられ、その出力端子１１には外部制御回路が接続され
ている。又、半導体チップ１０には入力端子１２が設け
られ、その入力端子１２を介して外部から外部リセット
信号を入力する。

【００１４】半導体チップ１０は電源回路（図示せず）
に接続され、その電源回路から駆動電源が供給される。
一方、外部制御回路には電源回路から外部電源が供給さ
れる。そして、半導体チップ１０は電源回路から駆動電
源が供給されると、その駆動電源に基づいて動作して外
部制御回路を制御するようになっている。

【００１５】半導体チップ１０には中央処理装置（以
下、ＣＰＵという）１３、読み出し専用メモリ（以下、
ＲＯＭという）１４、読み出し及び書き込み可能なメモ
リ（以下、ＲＡＭという）１５、出力ポート回路１６及
びリセット発生回路１７が備えられている。又、半導体
チップ１０には内部バス１８が備えられ、その内部バス
１８はＣＰＵ１３に接続されている。内部バス１８には
ＲＡＭ１５、出力ポート回路１６及びリセット発生回路
１７が接続されている。

【００１６】ＲＯＭ１４はＣＰＵ１３に直接接続されて
いる。ＲＯＭ１４にはＣＰＵ１３の制御プログラムが格
納されている。ＣＰＵ１３は駆動電源が供給されるとＲ
ＯＭ１４に格納された制御プログラムを順次読み出し、
その制御プログラムに基づいて外部制御回路を制御す
る。

【００１７】ＲＡＭ１５にはＣＰＵ１３の演算結果が一
時的に記憶されている。ＣＰＵ１３は駆動電源が供給さ
れるとＲＯＭ１４に格納された制御プログラムを実行
し、その演算結果を内部バス１８を介してＲＡＭ１５に
記憶するようになっている。

【００１８】出力ポート回路１６は多ビット構成であっ
て、各ビットに対応して出力ドライバ回路１９が複数接
続されている。出力ドライバ回路１９は前記出力端子１
１に接続されている。又、出力ドライバ回路１９はリセ
ット発生回路１７に接続されている。

【００１９】ＣＰＵ１３は制御プログラムに基づいて外
部制御回路を制御するための複数のビットからなる出力
データを内部バス１８を介して出力ポート回路１６に出
力する。出力ポート回路１６はＣＰＵ１３からデータを
入力すると、複数のビットに対応して接続された出力ド
ライバ回路１９にデータを出力する。

【００２０】出力ドライバ回路１９はその駆動能力を複
数（本実施例では２段階）に切換え可能となっており、
出力ポート回路１６を介して伝えられたデータ（以下、
出力データという）Ｓout に基づいて駆動能力を切り換
えるようになっている。そして、出力ドライバ回路１９
はその駆動能力に基づいたデータ（以下、外部出力デー
タという）Ｂout を出力端子１１を介して外部制御回路
に出力する。

【００２１】又、出力ドライバ回路１９は外部出力デー
タＢout の異常を検出する。出力端子１１又は外部制御
回路において、出力端子１１又は外部制御回路と外部電
源とが低インピーダンスで短絡すると、外部出力データ
Ｂout の電圧が制御する値と異なる異常となる。出力ド
ライバ回路１９はこの異常を検出し、リセット発生回路
１７に出力信号Ｓ₂₆を出力する。

【００２２】前記リセット発生回路１７にはパワーオン
リセット回路２０が接続されている。リセット発生回路
１７は入力端子１２に接続され、その入力端子１２を介
して外部リセット信号を入力する。パワーオンリセット
回路２０は半導体チップ１０にその駆動電源が供給され
ると、その供給に基づいて一定期間Ｌレベルとなるパワ
ーオンリセット信号をリセット発生回路１７に出力す
る。

【００２３】リセット発生回路１７は前記出力信号
Ｓ₂₆、外部リセット信号及びパワーオンリセット信号の
何れかを入力すると、リセット信号ＲＥＳを発生させ
る。そして、リセット発生回路１７は発生させたリセッ
ト信号ＲＥＳを内部バス１８を介してＣＰＵ１３及び出
力ポート回路１６に出力する。

【００２４】ＣＰＵ１３はリセット信号ＲＥＳを入力す
ると制御プログラムの実行をリセットする。即ち、ＣＰ
Ｕ１３は制御プログラムの実行を中断し、ＲＯＭ１４に
格納された制御プログラムの先頭から読み出して実行す
る。従って、制御プログラムはリセット信号ＲＥＳによ
り最初から実行され、外部制御回路はその制御を最初か
ら実行されることになる。一方、出力ポート回路１６は
リセット信号ＲＥＳを入力すると、出力ドライバ回路１
９への出力データＳout をＬレベルにするようになって
いる。

【００２５】次に、出力ドライバ回路１９について詳述
する。図３に、オープンドレイン出力形出力ドライバ回
路の回路図を示す。出力ドライバ回路１９はＮチャネル
ＭＯＳトランジスタよりなるドライバトランジスタ２
１，２２と制御回路部２３とから構成されている。

【００２６】両ドライバトランジスタ２１，２２のドレ
インはノード２４に接続され、そのノード２４は出力端
子１１に接続されている。両ドライバトランジスタ２
１，２２のソースは低電位電源に接続されている。

【００２７】ドライバトランジスタ２１のゲートは前記
出力データＳout を入力し、出力データＳout に基づい
てオン・オフする。ドライバトランジスタ２２のゲート
は制御回路部２３を介して出力データＳout を入力し、
出力データＳout に基づいてオン・オフする。両ドライ
バトランジスタ２１，２２はその駆動能力が異なるよう
に設定され、本実施例ではドライバトランジスタ２１よ
りもドライバトランジスタ２２の方が大きな駆動能力に
設定されている。

【００２８】制御回路部２３は出力データＳout を入力
し、予め設定された時間遅延させてドライバトランジス
タ２２のゲートに出力する。従って、ドライバトランジ
スタ２２は制御回路部２３によってドライバトランジス
タ２１より遅れてオンとなるようになっている。

【００２９】ドライバトランジスタ２１が出力データＳ
out に基づいてオンになると、外部制御回路からドライ
バトランジスタ２１にその駆動能力に応じた電流Ｉ₂₁が
流れる。そして、次にドライバトランジスタ２２が出力
データＳout に基づいてオンになると、外部制御回路か
らドライバトランジスタ２２にその駆動能力に応じた電
流Ｉ₂₂が流れる。即ち、外部出力データＢout は両ドラ
イバトランジスタ２１，２２に流れる電流Ｉ₂₁、Ｉ₂₂の
和の電流Ｉ₂₁＋Ｉ₂₂の駆動能力を持つことになる。又、
出力データＳout に基づいて出力ドライバ回路１８がオ
ンになると、外部出力データＢout は最初に電流Ｉ₂₁が
流れ、続いて和の電流Ｉ₂₁＋Ｉ₂₂が流れる。

【００３０】制御回路部２３はディレイ回路２５、ナン
ド回路２６、ＮチャネルＭＯＳトランジスタよりなるゲ
ートトランジスタ２７、インバータ回路２８及びＮチャ
ネルＭＯＳトランジスタ２９から構成されている。

【００３１】ドライバトランジスタ２２のゲートにはゲ
ートトランジスタ２７を介して出力データＳout が入力
されている。ドライバトランジスタ２２のゲート電圧Ｇ
₂₂はそのゲートに接続されたトランスファゲート２３の
オン抵抗によりドライバトランジスタ２１のゲート電圧
に比べて緩やかに上昇する。そして、ゲート電圧Ｇ₂₂が
しきい値をこえるとドライバトランジスタ２２はオンと
なる。そのため、ドライバトランジスタ２２はドライバ
トランジスタ２１から時間ｔ１遅れてオンすることにな
る。

【００３２】出力データＳout はディレイ回路２５に入
力される。ディレイ回路２５は例えば図４に示すように
インバータ回路３１，３２と積分回路３３，３４で構成
されている。ディレイ回路２５は出力データＳout を入
力し、積分回路３３，３４により定まる時間ｔ２遅延さ
せた遅延信号Ｓ₂₅を生成する。尚、時間ｔ２は前記した
ドライバトランジスタ２１が立ち上がってからドライバ
トランジスタ２２が立ち上がるまでの時間ｔ１に比べて
充分大きく設定されている。そして、ディレイ回路２５
は生成した遅延信号Ｓ₂₅をナンド回路２６に出力する。

【００３３】ナンド回路２６は３入力素子であって、遅
延信号Ｓ₂₅を入力するとともに、出力データＳout を入
力する。更に、ナンド回路２６の入力はノード２４に接
続され、外部出力データＢout を入力する。ナンド回路
２６の出力はゲートトランジスタ２７のゲートに接続さ
れるとともに、インバータ回路２８を介してＭＯＳトラ
ンジスタ２９のゲートに接続されている。更に、ナンド
回路２６の出力は前記リセット発生回路１７に接続され
ている。

【００３４】ナンド回路２６は入力した出力データＳou
t と遅延信号Ｓ₂₅と外部出力データＢout とを否定論理
積し、出力信号Ｓ₂₆を生成する。即ち、出力信号Ｓ₂₆は
出力データＳout 、遅延信号Ｓ₂₅及び外部出力データＢ
out の全てがＨレベルのときＬレベルとなり、それ以外
のときにはＨレベルとなる。そして、ナンド回路２６の
生成した出力信号Ｓ₂₆をトランジスタ２７，２９のゲー
ト及びリセット発生回路１７に出力する。

【００３５】ＭＯＳトランジスタ２９のドレインはドラ
イバトランジスタ２２のゲートに接続され、ソースは低
電位電源に接続されている。ＭＯＳトランジスタ２９は
そのゲート電圧がＬレベルの時にオフとなり、Ｈレベル
のときにオンとなる。そして、ＭＯＳトランジスタ２９
がオンになると、ドライバトランジスタ２２のゲートが
低電位電源に接続され、ドライバトランジスタ２２のゲ
ート電圧はＬレベルとなりドライバトランジスタ２２は
オフとなる。

【００３６】次に上記のように構成された本実施例の動
作を図５に従って説明する。ワンチップ・マイコンに駆
動電源が供給されると、パワーオンリセット回路２０は
駆動電源の供給に基づいてパワーオンリセット信号を生
成しリセット発生回路１７に出力する。リセット発生回
路１７はパワーオンリセット信号を入力し、その信号に
基づいてリセット信号ＲＥＳを発生させ出力する。出力
ポート回路１６はリセット信号ＲＥＳを入力すると、出
力データＳout をＬレベルにする。ＣＰＵ１３はリセッ
ト信号を入力すると、リセットしてＲＯＭ１４に格納さ
れた制御プログラムを最初から読み出して実行する。そ
して、ＣＰＵ１３は読み出した制御プログラムに基づい
てデータを内部バス１８を介して出力ポート回路１６に
出力する。出力ポート回路１６は入力したデータに基づ
いて出力データＳout をＨレベル又はＬレベルに切換
え、出力ドライバ回路１９、出力端子１１を介して外部
制御回路に出力する。その結果、ワンチップ・マイコン
は外部制御回路を制御する。

【００３７】ここで、出力データＳout がＬレベルから
Ｈレベルに切換えられる場合の出力ドライバ回路１９の
動作について詳述する。先ず、出力データＳout がＬレ
ベルのときについて説明する。出力データＳout がＬレ
ベルのとき、その出力データＳout がゲートに入力され
ドライバトランジスタ２１はオフとなる。一方、ナンド
回路２６はその入力の１つがＬレベルであるので出力信
号Ｓ₂₆はＨレベルとなる。この出力信号Ｓ₂₆はゲートト
ランジスタ２７のゲートに入力されるとともに、インバ
ータ回路２８により反転されＭＯＳトランジスタ２９の
ゲートに入力される。この時、出力信号Ｓ₂₆Ｈレベルで
あるのでゲートトランジスタ２７はオンとなり、ＭＯＳ
トランジスタ２９はオフとなる。その結果、ドライバト
ランジスタ２２のゲートには出力データＳout が入力さ
れ、ドライバトランジスタ２２はオフとなる。そして、
ノード２４には外部制御回路に印加される外部電源によ
りＨレベルとなる。

【００３８】次に、出力データＳout がＬレベルからＨ
レベルに変化するときについて説明する。図５（ａ）に
示すように、出力データＳout の変化に基づいてドライ
バトランジスタ２１のゲート電圧が上昇する。そして、
ゲート電圧がドライバトランジスタ２１のしきい値を越
えると、ドライバトランジスタ２１がオンとなり電流Ｉ
₂₁が流れる。従って、ノード２４には電流Ｉ₂₁が流れ、
その電流に基づいて外部出力データＢout の電圧が徐々
に下降する。

【００３９】このとき、ディレイ回路２５から出力され
る遅延信号Ｓ₂₅はＬレベルであるので、ナンド回路２６
の出力信号Ｓ₂₆はＨレベルとなる。従って、ゲートトラ
ンジスタ２７はオンとなり、出力データＳout はゲート
トランジスタ２７を介してドライバトランジスタ２２の
ゲートに入力される。そして、ドライバトランジスタ２
２のゲート電圧Ｇ₂₂は上昇して時間ｔ１遅れてドライバ
トランジスタ２２のしきい値を越えてオンとなる。そし
て、ドライバトランジスタ２２には電流Ｉ₂₂が流れるよ
うになる。従って、ノード２４には電流Ｉ₂₁＋Ｉ₂₂が流
れる。このとき、ドライバトランジスタ２２の駆動能力
はドライバトランジスタ２１より大きいので、外部出力
データＢout の電圧は急激に下降しＬレベルとなる。

【００４０】続いて遅延時間ｔ２遅れて遅延信号Ｓ₂₅が
ＬレベルからＨレベルになる。このとき、外部出力デー
タＢout がＬレベルであるので、ナンド回路２６の出力
信号Ｓ₂₆はＨレベルのままとなる。

【００４１】ところで、出力端子１１又は外部制御回路
において外部電源に低インピーダンスでショート故障し
た場合、図５（ｂ）に示すように、出力ドライバ回路１
９に流れる電流は両ドライバトランジスタ２１，２２に
流れる電流Ｉ₂₁＋Ｉ₂₂より多くなる。この時、外部出力
データＢout の電圧が下降する割合は少なくなり、Ｌレ
ベルとならない。そして、外部出力データＢout はナン
ド回路２６に入力される。

【００４２】続いて遅延時間ｔ２遅れて遅延信号Ｓ₂₅が
ＬレベルからＨレベルになる。このとき、出力データＳ
out 、遅延信号Ｓ₂₅及び外部出力データＢout の全てが
Ｈレベルとなるので、ナンド回路２６の出力信号Ｓ₂₆は
Ｌレベルとなる。そして、その出力信号Ｓ₂₆はゲートト
ランジスタ２７のゲートに入力されるとともに、インバ
ータ回路２８により反転されＭＯＳトランジスタ２９の
ゲートに入力される。

【００４３】その結果、ゲートトランジスタ２７はオフ
となり、ＭＯＳトランジスタ２９はオンとなる。従っ
て、ドライバトランジスタ２２のゲートには出力データ
Ｓoutが入力されなくなるとともに、ドライバトランジ
スタ２２のゲートはＭＯＳトランジスタ２９を介して接
地されＬレベルとなる。そして、ドライバトランジスタ
２２はオフとなって電流が流れなくなる。従って、出力
ドライバ回路１９、即ちノード２４には電流Ｉ₂₁のみが
流れることになる。

【００４４】一方、ナンド回路２６の出力信号Ｓ₂₆はリ
セット発生回路１７に入力される。リセット発生回路１
７は出力信号Ｓ₂₆を入力し、その出力信号Ｓ₂₆に基づい
てリセット信号ＲＥＳを発生させる。このリセット信号
ＲＥＳは内部バス１８を介して出力ポート回路１６に入
力される。

【００４５】出力ポート回路１６はリセット信号ＲＥＳ
を入力すると、その信号に基づいて出力データＳout を
Ｌレベルにする。その結果、ドライバトランジスタ２１
はオフとなり、ノード２４には電流が流れなくなる。

【００４６】このように、本実施例では、出力データＳ
out の立ち上がりに基づいてドライバトランジスタ２１
をオンにして少ない電流Ｉ₂₁を流し、ゲートトランジス
タ２７のオン抵抗により遅延されてドライバトランジス
タ２２をオンにして大きな電流Ｉ₂₂を流れるようにし
た。その結果、出力データＳout の立ち上がりに流れる
電流を少なくすることができるので、出力ドライバ回路
１９の駆動能力を制御することができ、突入電流を抑え
ることができる。

【００４７】又、ディレイ回路２５により遅延時間ｔ２
遅延させた遅延信号Ｓ₂₅と出力データＳout 及び外部出
力データＢout をナンド回路２６に入力し、その外部制
御回路が外部電源に低インピーダンスでショート故障し
ているか否かを判断する。そして、その判断結果に基づ
いてショート故障している場合にはドライバトランジス
タ２２をオフにして出力ドライバ回路１８の駆動能力を
下げ、ノード２４に流れる電流を少なくした。その結
果、ワンチップ・マイコンのグランドに流れ込む電流に
よりグランド電位の上昇を防ぎ、ワンチップ・マイコン
の誤動作を防止することができる。

【００４８】更に、出力信号Ｓ₂₆に基づいてリセット信
号ＲＥＳを発生させ、そのリセット信号ＲＥＳを内部バ
ス１８を介して出力ポート回路１６に入力する。そし
て、出力ポート回路１６は入力したリセット信号ＲＥＳ
に基づいて出力データＳout をＬレベルにするようにし
た。その結果、出力ドライバ回路１９のドライバトラン
ジスタ２１，２２をオフにすつことができるので、両ト
ランジスタ２１，２２が故障するのを防止することがで
きる。 （第二実施例）次に、本発明を具体化した第二実施例を
図６に従って説明する。

【００４９】尚、説明の便宜上、図２と同様の構成につ
いては同一の符号を付してその詳細な説明を省略する。
図６に、ワンチップ・マイコンのブロック回路図を示
す。半導体チップ１０には割り込み制御回路４１が備え
られ、内部バス１８に接続されている。割り込み制御回
路４１には入力端子４２が接続され、その入力端子４２
を介して外部から外部割り込み信号が入力される。割り
込み制御回路４１は外部割り込み信号を入力すると、そ
の信号に基づいて割り込み信号ＩＮＴを発生させる。
又、割り込み制御回路４１には出力ドライバ回路１９が
接続され、出力ドライバ回路１９の出力信号Ｓ₂₆が入力
される。割り込み制御回路４１は出力信号Ｓ₂₆を入力す
ると、その信号に基づいて割り込み信号ＩＮＴを発生さ
せる。そして、割り込み制御回路４１は発生した割り込
み信号ＩＮＴを内部バス１８を介してＣＰＵ１３に出力
する。

【００５０】又、半導体チップ１０には出力ポート回路
１６とは別に出力ポート回路４３が備えられている。出
力ポート回路４３は内部バス１８に接続されている。出
力ポート回路４３には出力ドライバ回路１９が接続さ
れ、その出力ドライバ回路１９は出力端子４４を介して
表示装置に接続されている。

【００５１】ＣＰＵ１３に直接接続されたＲＯＭ１４に
は制御プログラムが格納されている。制御プログラムに
は通常処理ルーチンと割り込み処理ルーチンとが記述さ
れている。通常処理ルーチンには外部制御回路を制御す
る手順が記述されている。割り込み処理ルーチンには入
力した割り込み信号ＩＮＴに対応した処理が記述されて
いる。

【００５２】次に、本実施例のワンチップ・マイコンの
動作を説明する。ワンチップ・マイコンに駆動電源が供
給されると、ＣＰＵ１３はＲＯＭ１４から通常処理ルー
チンを順次読み出す。そして、ＣＰＵ１３は読み出した
通常処理ルーチンに基づいて出力ポート回路１６にデー
タを出力する。出力ポート回路１６は入力したデータに
基づいて出力データＳout をＨレベル又はＬレベルに切
換え、出力ドライバ回路１９、出力端子１１を介して外
部制御回路に出力する。その結果、外部制御回路はワン
チップ・マイコンにより制御される。

【００５３】出力ドライバ回路１９は外部出力データＢ
out の電圧を検出し、その電圧に基づいて出力信号Ｓ₂₆
を割り込み制御回路４１に出力する。割り込み制御回路
４１は出力信号Ｓ₂₆を入力し、その信号に基づいて割り
込み信号ＩＮＴを発生させる。そして、割り込み制御回
路４１は発生させた割り込み信号ＩＮＴを内部バス１８
を介してＣＰＵ１３に出力する。

【００５４】ＣＰＵ１３は割り込み信号ＩＮＴを入力す
ると、通常処理ルーチンの実行を中断する。そして、Ｃ
ＰＵ１３は割り込み処理ルーチンをＲＯＭ１４から読み
出し、その割り込み処理を実行する。この割り込み処理
はＣＰＵ１３が出力ポート回路４３、出力ドライバ回路
１９及び出力端子４４を介してデータを表示装置に出力
し、その表示装置上に出力ポート回路１６に接続された
出力ドライバ回路１９の異常を表示するものである。従
って、ＣＰＵ１３はこの割り込み処理ルーチンに基づい
て出力ポート４３、出力ドライバ回路１９及び出力端子
４４を介して表示装置に異常を表示する。そして、割り
込み処理ルーチンの実行が終了すると、ＣＰＵ１３は中
断した通常処理ルーチンを中断したところから実行す
る。

【００５５】このように、本実施例では、出力信号Ｓ₂₆
に基づいて割り込み信号ＩＮＴを発生させ、その割り込
み信号ＩＮＴを内部バス１８を介してＣＰＵ１３に入力
する。そして、ＣＰＵ１３は入力した割り込み信号ＩＮ
Ｔに基づいてＲＯＭ１４に格納された割り込みルーチン
を実行し、出力ポート回路４３、出力ドライバ回路１９
及び出力端子４４を介して表示装置にデータを出力して
異常を表示装置に表示するようにした。その結果、第一
実施例の効果に加えて出力端子１１又は外部制御回路の
ショート故障を早期に発見することができる。

【００５６】なお、本発明は前記実施例に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲で以下よう
に実施してもよい。 （１）上記実施例では、出力ドライバ回路１９のドライ
バトランジスタをＮチャネルＭＯＳトランジスタ２１，
２２，２７，２９で構成したが、図７に示すようにドラ
イバトランジスタにＰチャネルＭＯＳトランジスタ５
１，５２，５３，５４を用いて実施してもよい。この
時、使用するＭＯＳトランジスタに応じてナンド回路２
６をノア回路５５に変更する。また、ＮチャネルＭＯＳ
トランジスタとＰチャネルＭＯＳトランジスタを組み合
わせて実施するようにしてもよい。

【００５７】また、ＭＯＳトランジスタをＪＦＥＴ及び
バイポーラトランジスタ等の他のトランジスタに置き換
えて実施してもよい。 （２）図４のディレイ回路２５のインバータ回路３１，
３２及び積分回路３３，３４の数を適宜変更して実施す
るようにしてもよい。また、ディレイ回路２５の構成を
例えば図８（ａ）に示すようにクロックドインバータ５
６，５７とラッチ回路５８，５９を用いて構成する等構
成を適宜変更して実施するようにしてもよい。この時、
クロックドインバータ５６には図８（ｂ）に示すクロッ
ク信号φ₁ （バーφ₁ ）を入力し、クロックドインバー
タ５７には図８（ｃ）に示すクロック信号φ₂ （バーφ
₂ ）を入力する。

【００５８】（３）上記各実施例では出力ドライバ回路
１９にオープンドレイン出力形ドライバ回路を用いた
が、トーテムポール出力形やスリーステート出力形及び
ソースフォロア出力形等の他の形式のドライバ回路を出
力ドライバ回路１９に用いてもよい。

【００５９】（４）上記第一実施例において、出力ドラ
イバ回路１９から出力される出力信号Ｓ₂₆をリセット発
生回路１７又は割り込み制御回路４１に接続することな
く実施するようにしてもよい。このとき、出力データＳ
out はリセットされないものの、出力ドライバ回路１９
に流れる電流を少なくすることができるので、ドライバ
トランジスタ２１，２２が故障するのを防止することが
できる。

【００６０】（５）上記第一実施例において、ナンド回
路２６の出力信号によりリセット発生回路１７にて発生
したリセット信号ＲＥＳをポート回路１６に入力し、そ
のリセット信号ＲＥＳによって出力データＳout をリセ
ットしたが、リセット信号ＲＥＳを内部バス１８を介し
てＣＰＵ１３等に入力しワンチップ・マイコンをリセッ
トするようにしてもよい。尚、ワンチップ・マイコンを
リセットすると出力ポート回路１６から出力ドライバ回
路２０に入力される出力データＳout もリセットされる
ことは言うまでもない。

【００６１】（６）上記各実施例において、ＲＯＭ１４
をＣＰＵ１３に直接接続して制御プログラムを読み出す
ようにしたが、ＲＯＭ１４を内部バス１８に接続し、Ｃ
ＰＵ１３から内部バス１８を介してＲＯＭ１４に格納さ
れた制御プログラムを読み出すようにしてもよい。ま
た、ＲＯＭ１４及びＲＡＭ１５の少なくとも一方をワン
チップ・マイコンの外部に接続し、そのＲＯＭ１４及び
ＲＡＭ１５をワンチップ・マイコンのＣＰＵ１３からア
クセスするようにしてもよい。

【００６２】（７）第一実施例のワンチップ・マイコン
に割り込み制御回路４１を備えて実施してもよく、第二
実施例のワンチップ・マイコンにリセット発生回路１７
とパワーオンリセット回路２０を備えて実施するように
してもよい。また、上記各実施例のワンチップ・マイコ
ンにタイマ回路やシリアルインタフェース回路、Ａ／Ｄ
変換回路、Ｄ／Ａ変換回路等の他の回路を備えて実施す
るようにしてもよい。

【００６３】

【発明の効果】以上詳述したように、本発明によれば、
出力ドライバ回路の駆動能力を制御することができるの
で、突入電流を抑えることができ、その電流による半導
体装置の誤動作を防止することができる優れた効果があ
る。

【００６４】又、出力ドライバ回路の駆動能力を制御す
ることができ、出力ドライバ回路の故障を防ぐことがで
きる優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を具体化した第一実施例のワンチップ・
マイコンを説明するブロック回路図である。

【図３】本発明を具体化した第一実施例の出力ドライバ
回路を説明する回路図である。

【図４】第一実施例のディレイ回路を説明する回路図で
ある。

【図５】（ａ），（ｂ）は第一実施例の出力ドライバ回
路の各部の動作を説明するタイミングチャートである。

【図６】第二実施例のワチップ・マイコンを説明するブ
ロック回路図である。

【図７】別例の出力ドライバ回路を説明する回路図であ
る。

【図８】（ａ）は別例のディレイ回路を説明する回路図
であって、（ｂ），（ｃ）はディレイ回路に入力するク
ロック信号を示すタイミングチャートである。

【図９】従来の出力ドライバ回路を示す回路図である。

【符号の説明】

１ 第１のドライバ回路 ２ 第２のドライバ回路 ３ 制御回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 内部回路の出力データを外部回路に出力
   する出力ドライバ回路を備えた半導体装置において、 前記出力ドライバ回路は、 内部回路の出力データを入力し、外部回路に出力する第
   １のドライバ回路（１）と、 前記第１のドライバ回路（１）に並列に接続され、第１
   のドライバ回路（１）より大きな駆動能力に設定された
   第２のドライバ回路（２）と、 前記第２のドライバ回路（２）の入力側に接続され、内
   部回路の出力データを入力し、予め設定された時間（ｔ
   １）遅延させて第２のドライバ回路（２）を介して出力
   するとともに、両ドライバ回路（１，２）からの出力を
   入力し、該出力が予め定めた時間（ｔ２）経過後に所定
   の値に達していない場合には前記第２のドライバ回路
   （２）に出力するデータを停止する制御回路（３）とを
   備えたことを特徴とする半導体装置。
2. 【請求項２】 内部回路の出力データを外部回路に出力
   する出力ドライバ回路を備えた半導体装置において、 前記出力ドライバ回路は、 内部回路の出力データを入力し、外部回路に出力する第
   １のドライバ回路（１）と、 前記第１のドライバ回路（１）に並列に接続され、第１
   のドライバ回路（１）より大きな駆動能力に設定された
   第２のドライバ回路（２）と、 前記第２のドライバ回路（２）の入力側に接続され、前
   記両ドライバ回路（１，２）からの出力を入力し、該出
   力が予め定めた時間経過後に所定の値に達していない場
   合には前記第２のドライバ回路（２）に出力するデータ
   を停止する制御回路（３）とを備えたことを特徴とする
   半導体装置。
3. 【請求項３】 内部回路の出力データを外部回路に出力
   する出力ドライバ回路を備えた半導体装置において、 前記出力ドライバ回路は、 内部回路の出力データを入力し、外部回路に出力する第
   １のドライバ回路（１）と、 前記第１のドライバ回路（１）に並列に接続され、第１
   のドライバ回路（１）より大きな駆動能力に設定された
   第２のドライバ回路（２）と、 前記第２のドライバ回路（２）の入力側に接続され、内
   部回路の出力データを入力し、予め設定された時間（ｔ
   １）遅延させて第２のドライバ回路（２）を介して出力
   する制御回路（３）とを備えたことを特徴とする半導体
   装置。
4. 【請求項４】 請求項１に記載の半導体装置において、 前記出力ドライバ回路にデータを出力する出力ポート回
   路（１６）と、 前記制御回路（３）から出力される信号（Ｓ₂₆）を入力
   し、該信号（Ｓ₂₆）に基づいてリセット信号（ＲＥＳ）
   を発生させるリセット発生回路（１７）とを備え、 前記第２のドライバ回路（２）へのデータを供給停止す
   るとともに、該半導体装置をリセットすることを特徴と
   する半導体装置。
5. 【請求項５】 請求項１に記載の半導体装置において、 前記制御回路（３）から出力される信号（Ｓ₂₆）を入力
   し、該信号（Ｓ₂₆）に基づいて割り込み信号（ＩＮＴ）
   を発生させる割り込み制御回路（４１）を備え、 前記第２のドライバ回路（２）へのデータを供給停止す
   るとともに、該半導体装置に割り込みをかけることを特
   徴とする半導体装置。