JPH07152680A - 分散処理装置、システム及び方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 中央処理装置とメモリとの間のトラヒックを
減少させて効率的な使用を可能にさせる装置、システム
及び方法を提供する。 【構成】 制御命令及び計算のアーギュメントを保持す
る放送メモリ２２を備え、前記放送メモリ２２から受け
取った被選択の計算アーギュメントをデータ・メモリ２
０から受け取った原始データの被選択ワードへ加えて計
算結果を得ると共に、制御回路２４が放送メモリ２２か
ら読み出した制御命令により原始データの被選択ワード
と、データ・メモリ２０とデータ・パス２６との間の結
果との転送、放送メモリ２２からデータ・パス２６へ被
選択の計算アーギュメントの転送、及び前記被選択の計
算アーギュメントを原始データの被選択ワードに加える
ことを制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理に関し、特
に分散処理用の装置、システム及び方法に関する。

【０００２】

【従来の技術】処理に必要とされるタスク計算システム
が複雑さを増すに従い、中央処理装置（ＣＰＵ）におけ
る負荷、システム・メモリのサイズ、及びシステム・ア
ドレス及びデータ・バス上のトラヒックが全て増大して
いる。特に、多くの型式のマトリックス数学、音声合
成、イメージ信号処理、及びディジタル信号処理は、最
終結果を得るまでに、計算が集中し、しばしば多数の基
本的な算術処理の実行を必要とする。例えば、関連する
マトリックスのサイズに従って、典型的なマトリックス
乗算は、かなりの回数の乗算及び加算の実行を必要とす
ることがある。更に、処理を進行させる際は、その結果
の中間段階の和を蓄積し、また読み出す必要がある。従
って、ＣＰＵは金ての算術処理を実行するタスクばかり
でなく、メモリへの及びメモリからのデータの転送を制
御するタスクによっても負荷されることになる。また、
メモリは初期の原始データ及び全ての中間結果を取り扱
うために十分に大きなものでなければならない。最後
に、アドレス・バス及びデー・バスにおけるトラヒック
はほぼデータと共に増加し、その結果はメモリとＣＰＵ
との間で交換される。

【０００３】

【発明が解決しようとする課題】従って、計算が集中す
るアプリケーションをより効率的に処理する装置、シス
テム及び方法に対する要求が発生するに至った。このよ
うな装置、システム及び方法は、ＣＰＵのタスク負荷を
容易にし、かつ所要メモリ量を最小化し、かつバスの帯
域幅を効率的に用いる必要がある。更に、各装置、シス
テム及び方法は、現在利用可能な装置及びシステム構成
と両立可能でなければならない。

【０００４】

【課題を解決するための手段】本発明によれば、行及び
列の複数のメモリ位置を有するデータ・メモリを含み、
原始データ及び計算結果を保持する活性のメモリ装置が
備えられる。更に、行及び列の複数のメモリ位置を含
み、制御命令及び計算のアーギュメントを保持する放送
メモリが備えられる。応答により前記放送メモリから受
け取った被選択の計算アーギュメントをデータ・メモリ
から受け取った原始データの被選択ワードへ供給し、か
つ計算結果を提供する動作が可能なデータ・パスが備え
られる。更に、前記放送メモリから読み出した制御命令
に応答して、原始データの被選択ワード、及び前記デー
タ・メモリと前記データ・パスとの間の結果の転送、前
記放送メモリから前記データ・パスへ被選択の計算アー
ギュメントの転送、及び前記被選択の計算アーギュメン
トを前記データ・パスによる原始データの被選択ワード
に印加することを制御する制御回路が備えられる。

【０００５】本発明の概念を含む活性メモリ装置、及び
このような活性の装置を用いたシステム及び方法は、大
きな利点がある。このように装置、システム及び方法
は、対応する中央処理装置から独立して、データ処理の
動作を実行することにより、タスク負荷を容易にするた
めに用いることが可能とされる。本発明を含む装置、シ
ステム及び方法は、中央処理装置とメモリとの間のデー
タ・バス及びアドレス・バスのトラヒックを減少するこ
とにより、システムのデータ・バス及びアドレス・バス
の効率的な使用を可能にさせる。

【０００６】本発明及びその効果の更に完全な理解のた
めに、ここで以下の説明に対して添付図面に関連させて
参照する。

【０００７】

【実施例】本発明の好ましい実施例及びその効果は、図
１及び図２を参照することにより最も良く理解されるも
のであり、種々の図面の同一及び対応する部分に同一番
号を用いる。

【０００８】図１は本発明の考えを含むアーキテクチャ
を備えた処理システム１０を示す。処理システム１０
は、データ・バス１６及びアドレス・バス１８により活
性メモリ装置１４に接続された中央処理装置（ＣＰＵ）
１２を含む。図１のアーキテクチャにおいて、主たるシ
ステム制御及び計算能力はＣＰＵ１２により得られ、Ｃ
ＰＵ１２は、例えば汎用マイクロプロセッサ、マイクロ
コントローラ、ディジタル信号プロセッサ、又はグラフ
ィック・プロセッサであってもよい。更に、汎用システ
ムのオペレーションに必要とするデータ及び命令メモリ
を得るために、活性メモリ装置１４は、以下で説明する
ように、問題解決オペレーションに必要とする分散計算
及びデータ・ハンドリングを行なう。

【０００９】説明する処理システム１０の実施例におい
て、データ・インテンシブ計算、特に反復計算、例えば
マトリックス処理及び音声合成中に典型的に必要とする
反復計算は、活性メモリ装置１４を用いて分散して処理
される。例えば、ＣＰＵ１２は、与えられた問題に必要
とする原始データのサブセットにより各活性メモリ装置
１４をロードしてもよい。次いで、ＣＰＵ１２が空きで
あって他のタスクを同時に実行し得る間に、各活性メモ
リ装置１４は対応するデータのサブセットについて与え
られた一組のオペレーションの実行に進む。タスクが活
性メモリ装置１４に分配されると、ＣＰＵ１２はその結
果を読み出して前記問題に対する解決を完了させる。処
理システム１０における各活性メモリ装置１４は、好ま
しくは、選択した通常の（「不活性」）メモリ・ユニッ
ト（例えば２８ピンのピン出力）と両立可能なピン構成
を有する。このようにして、与えられたボード又は他の
支持構造上で活性メモリ装置１４及び通常の不活性メモ
リを交換することができる。

【００１０】活性メモリ装置１４を用いる処理は、ＣＰ
Ｕ１２に課せられた計算負荷を最小化させることに加え
て、データ・バス１６及びアドレス・バス１８の更に効
率的な利用を可能にさせる。要するに、活性メモリ装置
１４は、データ・バス１６を介して原始データ及び中間
結果の交換、及びアドレス・バス１８を介して対応する
アドレスの遷移が実質的に減少するように、データを圧
縮又は減少させる。

【００１１】図２は、本発明の考えを含む例示的な活性
メモリ装置１４の機能ブロック図である。活性メモリ装
置１４は、データ・ランダム・アクセス・メモリ２０
（ＲＡＭ）、放送ＲＡＭ２２、コントローラ２４及びデ
ータパス２６を含む単一チップ即ちモジュール（デバイ
ス）として構築されてもよい。単一チップの実施例で
は、データＲＡＭ２０及び放送ＲＡＭ２２が与えられた
組の装置のために基準化された構成により作成されても
よく、一方、コントローラ２４及びデータパス２６が与
えられたデバイス又はサブセットのデバイスのための処
理仕様を満足させるようにカスタム化される。

【００１２】データＲＡＭ２０は、スタティック・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）又はダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）であっても
よい。図２において、データＲＡＭ２０は、１２８行×
１２８列のＲＡＭセルを配列した２Ｋ×８メモリとして
説明されている。更に、図２に示す構成に加えて、当該
技術分野において理解されるように、多数の他のＲＡＭ
構造のうちの一つを用いてもよいことに注意すべきであ
る。データＲＡＭ２０に関連されているのは、行アドレ
ス回路２８、行アドレス・マルチプレクサ３０、第１段
のデコード（列アドレス）回路３２、列アドレス・マル
チプレクサ３４及び入出力回路３６を含むアレーにおい
て、被選択セルからデータを読み出し、かつこれにデー
タを書き込む回路である。行アドレス・マルチプレクサ
３０は、アドレス・バス１８から又はコントローラ２４
から行アドレス回路２８にアドレス・ビットを転送す
る。選択は、離散的な信号又はアドレスそれ自体の値に
応答して行なわれてもよい。同様に、列アドレス・マル
チプレクサ３４はアドレス・バス１８から又はコントロ
ーラ２４からのアドレス・ビットを通過させる。行アド
レス・マルチプレクサ３０及び列アドレス・マルチプレ
クサ３４は、入出力回路３６と共に、データ・バス１６
及びアドレス・バス１８を用いてＣＰＵ１２から、又は
内部バス３８を用いてデータパス２６から、データＲＡ
Ｍのセルへデータのビットの転送を可能にしている。

【００１３】図２の実施例において、第１段のデコード
回路３２は、各組の隣接する４ビット・ラインを多重化
して３２ビット幅である内部バス３８を形成する（例え
ば、２５６列メモリ・アーキテクチャを用いるならば、
内部バス３８は６４ビット幅となる。）。例示した実施
例では、入出力回路３６は、アドレス・バス１８からの
アドレス・ビットに応答し、３２ビットの内部バス３８
上の４組の隣接する８ビットのうちの一つを選択してデ
ータ・バス１６に対して通信をする４入力１出力のマル
チプレクサを含む。他の実施例では、入出力回路３６の
構成は、内部バス３８の幅のような係数、及びシステム
のデータ・バス１６と通信をするライン（ビット）数に
従って、変わり得ることに注意すべきである。

【００１４】更に、放送ＲＡＭ２２もスタティック又は
ダイナミックなものであってもよく、同様に行アドレス
回路４０、行アドレス・マルチプレクサ４２、第１段の
（列）デコード回路４４、マルチプレクサ４６及び入出
力回路４８を含むメモリ・セル・アレーに書き込み、ま
たこのメモリ・セル・アレーから読み出す回路に関連さ
れる。図２において、放送ＲＡＭ２２は２行×１２８列
により形成されているが、他の実施例では他の行列によ
り形成されたものを用いてもよい。放送ＲＡＭ２２に関
連する読み出し／書き込み回路は、データＲＡＭ２０に
関連する読み出し／書き込み回路と同様に動作する。こ
の実施例における第１段のデコード回路４４は、第２の
内部バス５０を介してデータパス２６に結合された被選
択の３２ビットにより、放送ＲＡＭ２２において隣接す
る各４列の１２８列メモリ・セル上で４：１の多重化を
行なう。マルチプレクサ４２及び４６は、アドレス・バ
ス１８から又は列アドレス・マルチプレクサ３４からア
ドレス・ビットを選択的に通過させる。従って、マルチ
プレクサ４２及び４６は、入出力回路４８と共に、コン
トローラ２４から即ちこれを介し、データパス２６を通
って、ＣＰＵ１２からデータパス２６のセルへのデータ
の転送を可能にしている。

【００１５】行アドレス回路４０、マルチプレクサ４
２、４６、第１段のデコード（列アドレス）回路４４、
及び入出力回路４８の特定構成は、データＲＡＭ２０に
関連した回路のように、放送ＲＡＭ２２のセル・アレー
における行列数、第２の内部バス５０の幅、アドレス・
バス１８から受け取るビット数、及びデータ・バス１６
と通信をするビット（ライン）数のような係数に基づい
て変更されるものとなる。データ・バス１６とデータＲ
ＡＭ２０に関連する入出力回路３６、及び放送ＲＡＭ２
２に関連する入出力回路４８との結合は、好ましくは、
１組のピン（Ｄ０〜Ｄ７）を介して行なって通常のメモ
リ・ピン出力と両立可能にしている。同様に、データＲ
ＡＭ２０及び放送ＲＡＭ２２に関連する読み出し／書き
込み回路の結合は、一組のピン（図示なし）を介して行
なうことができる。活性メモリ装置１４は、システム・
メモリの一部であるので、メモリ・チップの特性に基づ
くことが好ましい。換言すれば、活性メモリ装置１４
は、メモリ・チップのように効率的であり、サイズが小
さく、かつ通常の（「不活性」）メモリ・チップのピン
構成と両立可能なデータ及びアドレス・ピンの最小数に
基づくべきである。

【００１６】コントローラ２４の制御によるデータパス
２６は、内部バス３８及び第２の内部バス５０上のデー
タを導き、分散した所望の計算能力を提供する。データ
パス２６は、チップ又はユニットをカスタム化して所望
の計算機能を実行させるために必要なときは、ランダム
・ロジック、プログラマブル・ゲート・アレー回路、又
はプログラマブル・ロジック・アレー回路により実現さ
れてもよい。例えば、データパス２６は、加算器及びマ
ルチプレクサを備えて音声アプリケーションにおけるマ
トリックス乗算器又はコンパレータ回路を実現してもよ
い。更に、コントローラ２４及びデータパス２６は、一
緒に、ディジタル信号処理回路、例えばテキサス・イン
スツルメントＴＩ３２０ファミリーに見られるような回
路により実現されてもよい。

【００１７】処理システム１０の好ましい実施例におい
て、各放送ＲＡＭ２２は、活性メモリ装置１４がアドレ
ス・バス１８から受け取る対応のアドレス・ビット数に
利用可能とする最高位のアドレス空間に配置される。こ
れは、各放送ＲＡＭ２２をチップ信号なしに、書き込み
又は読み出し可能にするものである。更に、処理システ
ム１０における活性メモリ装置１４の全放送ＲＡＭ２２
は、同時的にアクセス可能にされている。活性メモリ装
置１４における放送ＲＡＭ２２は、データ・バス１６を
介してＣＰＵ１２から命令及びデータを受け取って選択
された計算を実行する際にコントローラ２４により用い
られる。

【００１８】典型的な計算では、ＣＰＵ１２はデータ・
バス１６を介して各活性メモリ装置１４のデータＲＡＭ
２０にデータを書き込む。典型的には、各データＲＡＭ
２０は、処理している総合セットのデータのうちの異な
る１サブセットを保持する。例えば、マトリックス乗算
の場合に、各データＲＡＭ２０は、関連した複数のマト
リックスにおいて対応行のデータを保持することがあ
る。各コントローラ２４が従うべき制御シーケンスはデ
ータ・バス１６を介して提供され、一方この制御シーケ
ンスが各放送ＲＡＭ２２に書き込まれるように、高位の
アドレス・ビットがアドレス・バス１８上に送出され
る。同様に、処理システム１０により実行されている所
望の計算の少なくとも一つのアーギュメント（ベクト
ル）が各放送ＲＡＭ２２に書き込まれている。典型的に
は、同一ベクトルが処理システム１０における全ての放
送ＲＡＭ２２に書き込まれる。

【００１９】一実施例において、放送メモリ空間におけ
るダミー位置は、各活性メモリ装置１４のコントローラ
２４及びデータパス２６によりアーギュメントの実行を
開始させる。特に、コントローラ２４は、制御シーケン
スにより述べたように、データパス２６に対して、放送
ＲＡＭ２２から読み出したアーギュメントをデータＲＡ
Ｍ２０からの各行のデータに加えるようにしている。ア
ーギュメントを各データＲＡＭ２０の与えられた行のデ
ータに加えた結果は、コントローラ２４によりデータパ
ス２６を介して同一行に沿って選択した１又は２バイト
位置に書き戻される。コントローラ２４は、データＲＡ
Ｍ２０における全てのデータが処理されるように、デー
タＲＡＭ２０の第１段のデコード回路３２の４：１のマ
ルチプレクサに対する全ての行アドレス及び全てのアド
レスを循環させる。

【００２０】活性メモリ装置１４が各データＲＡＭ２０
に前に書き込んだデータについて処理している間は、Ｃ
ＰＵ１２は他のタスクに取りかかる余裕がある。従っ
て、ＣＰＵ１２は、活性メモリ装置１４が分散した計算
タスクの完了を示した後に、復帰して各活性メモリ装置
１４のデータＲＡＭ２０から減少（圧縮）した結果を読
み出す。

【００２１】本発明及びその利点を詳細に説明したが、
請求の範囲により定めた本発明の精神及び範囲から逸脱
することなく、種々の変更、置換及び代換を行なうこと
ができることを理解すべきである。

【００２２】以上の説明に関して更に以下の項を説明す
る。

【００２３】（１）活性メモリにおいて、行及び列の複
数のメモリ位置を有し、原始データ及び計算結果を保持
するデータ・メモリと、行及び列の複数のメモリ位置を
有し、制御命令及び計算アーギュメントを保持する放送
メモリと、前記放送メモリから受け取った被選択の計算
アーギュメントを前記データ・メモリから受け取った原
始データの被選択ワードに加え、かつ応答により計算結
果を供給するように動作可能なデータ・パスと、前記放
送メモリから受け取った制御命令に応答して、原始デー
タの被選択ワード及び前記データ・メモリと前記データ
・パスとの間の結果の転送、前記放送メモリから前記デ
ータ・パスへ被選択の計算アーギュメントの転送、並び
に前記被選択の計算アーギュメントを前記データ・パス
による原始データの被選択ワードに印加することを制御
するように動作可能な制御回路とを備えたことを特徴と
する活性メモリ。

【００２４】（２）前記制御回路は、前記制御命令を解
釈し、かつ前記転送及び前記被選択のアーギュメントを
順序付けるように動作可能なコントローラと、前記コン
トローラの指示により前記データ・メモリにおける被選
択位置とデータパスとの間で前記データ及び結果を転送
するデータ・メモリ制御回路と、前記コントローラの指
示により前記放送メモリにおける選択位置と前記データ
パスとの間で前記制御命令及び計算アーギュメントを転
送する放送メモリ制御回路とを含むことを特徴とする請
求項１記載の活性メモリ。

【００２５】（３）前記制御回路は、更に前記選択ワー
ドが前記データ・メモリから行及び列により逐次的に読
み出されるに従い、前記選択したアーギュメントを原始
データの前記選択ワードに直接加えるように動作可能で
あることを特徴とする請求項１記載の活性メモリ。

【００２６】（４）前記コントローラは、更に前記アー
ギュメントを前記メモリにおける与えられた前記行から
の原始データの前記ワードに加えた前記結果を前記与え
られた行に格納させるように動作可能なことを特徴とす
る請求項３記載の活性メモリ。

【００２７】（５）更に、前記データ及び前記データ・
メモリと外部バスとの間の結果の転送を可能にさせるデ
ータ・メモリ入出力回路と、前記放送メモリと外部バス
との間で前記制御命令及び計算アーギュメントを転送さ
せる放送メモリ入出力回路とを備えていることを特徴と
する請求項２記載の活性メモリ。

【００２８】（６）前記活性メモリは単一ユニットとし
て構築され、前記単一ユニットは選択された不活性メモ
リ・ユニットのピン構成と両立可能なピン構成を有する
ことを特徴とする請求項１記載の活性メモリ。

【００２９】（７）選択された不活性メモリのピン構成
と両立可能なピン構成を有する単一ユニットとして構築
された活性メモリにおいて、複数の行及び列として配列
されたメモリ・セルのアレーを含み、データ・ビット及
び結果ビットを保持するデータ・メモリと、前記データ
・メモリに接続され、前記データ・メモリにおける前記
セルと第１の内部バスとの間でデータ及び結果ビットを
選択的に転送するデータ・メモリ制御回路と、複数の行
及び列として配列されたメモリ・セルのアレーを含み、
制御ビット及び計算アーギュメントのビットを保持する
放送メモリと、前記放送メモリに接続され、前記放送メ
モリにおけるセルと第２の内部バスとの間で制御ビット
及び計算アーギュメントのビットを選択的に転送する放
送メモリ制御回路と、前記第１の内部バス及び第２の内
部バスに接続され、前記放送メモリから読み出した計算
アーギュメントを前記データ・メモリから読み出したデ
ータ・ビットに加え、かつ応答により結果を供給するデ
ータパスと、前記データパス、前記放送メモリ制御回路
及び前記データ・メモリ制御回路に接続され、前記放送
メモリから受け取った前記制御ビットに応答して、選択
されたデータ及び選択されたアーギュメント・ビットを
前記放送メモリ及び前記データ・メモリから前記データ
パスへ転送すること、前記選択されたアーギュメント・
ビットを前記被選択のデータ・ビットに加えること、及
び結果ビットを前記データ・メモリへ復帰させる転送を
することを指示するように動作可能なコントローラとを
備えていることを特徴とする活性メモリ。

【００３０】（８）更に、第１の内部バスに接続され、
前記第１の内部バスと外部データ・バスとの間でデータ
及び結果ビットを転送するデータ・メモリ入出力回路を
備えていることを特徴とする請求項７記載の活性メモ
リ。

【００３１】（９）前記データ・メモリ制御回路は、行
アドレス・ビットに応答して、アクセスされるべく選択
された前記メモリ・セルを含む前記データ・メモリの前
記行を選択する行アドレス指定回路と、複数のマルチプ
レクサを含み、列アドレス・ビットに応答して、前記選
択されたメモリ・セルを含む前記データ・メモリの前記
アレーの前記列を選択する列アドレス指定回路とを備
え、前記各マルチプレクサは、前記列を、前記アレーに
おいて隣接した一組の前記列から前記第１の内部バスへ
選択的に接続することを特徴とする請求項７記載の活性
メモリ。

【００３２】（１０）前記行アドレス指定回路は、更に
前記コントローラにより提供された行アドレス・ビット
と外部アドレス・バスにより提供された行アドレス・ビ
ットとの間で選択をするマルチプレクサ回路を備え、前
記列アドレス指定回路は、更に前記コントローラにより
提供された列アドレス・ビットと、外部アドレス・バス
により提供された列アドレス・ビットとの間で選択をす
るマルチプレクサ回路を備えていることを特徴とする請
求項９記載の活性メモリ。

【００３３】（１１）更に、前記第２の内部バスに接続
され、前記第２の内部バスと外部バスとの間で制御ビッ
ト及びアーギュメント・ビットを転送する放送メモリ入
出力回路を備えていることを特徴とする請求項７記載の
活性メモリ。

【００３４】（１２）前記放送メモリ制御回路は、行ア
ドレス・ビットに応答して、アクセスされるべき選択さ
れた前記メモリ・セルを含む前記放送メモリの前記行を
選択する行アドレス指定回路と、複数のマルチプレクサ
を含み、列アドレス・ビットに応答して、前記選択され
たメモリ・セルを含む前記放送メモリの前記アレーの前
記列を選択する列アドレス指定回路とを備え、前記各マ
ルチプレクサは、前記アレーにおいて隣接した一組の前
記列を前記第２の内部バスに選択的に接続することを特
徴とする請求項７記載の活性メモリ。

【００３５】（１３）前記行アドレス指定回路は、更に
前記コントローラにより提供された行アドレス・ビット
と外部アドレス・バスにより提供された行アドレス・ビ
ットとの間で選択をするマルチプレクサ回路を備え、前
記列アドレス指定回路は、更に前記コントローラにより
提供された列アドレス・ビットと、外部アドレス・バス
により提供された列アドレス・ビットとの間で選択をす
るマルチプレクサ回路を備えていることを特徴とする請
求項１２記載の活性メモリ。

【００３６】（１４）前記コントローラは、更に前記放
送メモリから読み出された前記アーギュメント・ビット
を前記データ・メモリの前記各行から読み出した前記デ
ータ・ビットへ逐次的に加える指示をするように動作可
能であることを特徴とする請求項７記載の活性メモリ。

【００３７】（１５）前記コントローラは、更に与えら
れた前記データ・メモリの与えられた前記行から読み出
したデータ・ビットにアーギュメント・ビットを加えた
結果の結果ビットを、与えられた前記行における選択さ
れた前記セルに導くように動作可能であることを特徴と
する請求項１４記載の活性メモリ。

【００３８】（１６）処理システムにおいて、中央処理
装置と、前記中央処理装置に接続されたアドレス・バス
と、前記中央処理装置に接続されたデータ・バスと、複
数の行及び列として配列されたメモリ・セルのアレーを
含み、原始データのビット及び計算結果のビットを保持
するデータ・メモリ、前記アドレス・バス及び前記デー
タ・メモリに接続され、前記データ・メモリにおける前
記セルと第１の内部バスとの間でデータ及び結果ビット
を選択的に転送するデータ・メモリ制御回路、前記第１
の内部バス及び前記データ・バスに接続され、それらの
間でデータ・ビット及び結果ビットを選択的に転送する
データ・メモリ入出力回路、複数の行及び列として配列
されたメモリ・セルのアレーを含み、制御ビット及び計
算アーギュメントのビットを保持する放送メモリ、前記
放送メモリ及び前記アドレス・バスに接続され、前記放
送メモリにおける前記セルと第２の内部バスとの間で制
御ビット及び計算アーギュメントのビットを選択的に転
送する放送メモリ制御回路、前記第２の内部バス及び前
記データ・バスに接続され、それらの間で制御ビット及
びアーギュメント・ビットを選択的に転送する放送メモ
リ入出力回路、前記第１の内部バス及び前記第２の内部
バスに接続され、前記放送メモリから読み出された計算
アーギュメントのビットを前記データ・メモリから読み
出したデータ・ビットに加え、応答により結果ビットを
供給するデータパス、並びに前記データパス、前記放送
メモリ制御回路、及び前記データ・メモリ制御回路に接
続され、前記放送メモリから受け取った前記制御ビット
に応答して、前記メモリから前記データパスへ選択され
たデータ及び選択されたアーギュメント・ビットの転
送、選択された前記データ・ビットに選択された前記ア
ーギュメント・ビットを加えること、及び前記データ・
メモリに結果ビットを戻す転送を指示するように動作可
能なコントローラを含む活性メモリ装置とを備えたこと
を特徴とする処理システム。

【００３９】（１７）前記コントローラは、更に前記放
送メモリから読み出した前記アーギュメント・ビットを
前記データ・メモリの前記各行から読み出した前記デー
タ・ビットに逐次的に加えるように動作可能であること
を特徴とする請求項１６記載の処理システム。

【００４０】（１８）前記コントローラは、更にアーギ
ュメント・ビットを前記データ・メモリの与えられた前
記各行から読み出した前記データ・ビットに加えた結果
の結果ビットを、与えられた前記行において選択された
前記セルに導くように動作可能であることを特徴とする
請求項１７記載の処理システム。

【００４１】（１９）少なくとも一つの活性メモリ装置
に接続された中央処理装置を含むデータ処理システムに
おける分散データ処理方法において、前記中央処理装置
を用いて前記活性メモリ装置における第１のメモリにデ
ータを書き込むステップと、前記コンピュータを用いて
前記活性メモリ装置における第２のメモリに制御命令及
び計算アーギュメントを書き込むステップと、前記活性
メモリ装置における計算回路を用い、前記第２のメモリ
からの制御命令に従って前記第２のメモリから読み出し
た計算アーギュメントを前記第１のメモリから読み出し
たデータへ加えるステップと、計算アーギュメントを前
記第１のメモリから読み出したデータに加えた結果を記
憶するステップと、前記中央処理装置を用いて前記第１
のメモリから前記結果を読み出すステップとを備えてい
ることを特徴とする分散データ処理方法。

【００４２】（２０）前記アーギュメントを加えるステ
ップは、第１のメモリにおける位置からデータを逐次的
に読み出すに従って、前記計算アーギュメントを前記デ
ータに加えるステップを備え、かつ前記記憶するステッ
プは、前記結果によるデータを読み出した位置へ各結果
を記憶させるステップを備えていることを特徴とする請
求項１９記載の分散データ処理方法。

【００４３】（２１）行及び列の複数のメモリ位置を有
するデータ・メモリ２０を含み、原始データ及び計算結
果を保持する活性メモリ装置１４が備えられる。更に、
行及び列の複数のメモリ位置を含み、制御命令及び計算
のアーギュメントを保持する放送メモリ２２が備えられ
る。データ・パスが前記放送メモリ２２から受け取った
被選択の計算アーギュメントをデータ・メモリ２０から
受け取った原始データの被選択ワードへ加えるように動
作可能であり、応答により計算結果を供給する。更に、
制御回路２４が放送メモリ２２から読み出した制御命令
に応答して、データ・メモリ２０とデータ・パス２６と
の間で原始データの被選択ワード及び結果の転送、放送
メモリ２２からデータ・パス２６への被選択の計算アー
ギュメントの転送、及び前記被選択の計算アーギュメン
トをデータ・パス２６を介して原始データの被選択ワー
ドに加えることを制御するように動作可能である。

【００４４】注意 （Ｃ）著作権、＊Ｍ＊テキサス・インスツルメンツ株式
会社、１９９３。本発明の文書の開示の一部には、著作
権保護の対象である資料が含まれている。著作権及びマ
スク・ワークの所有者は、米国特許商標庁、特許ファイ
ル又は記録に示される際に、特許文書又は特許開示のい
ずれかによるファクシミリ複製に対して異議申し立てし
ないが、それ以外はいかなるものであってもその著作権
及びマスク・ワークに全ての権利を保有する。

【００４５】関連出願に対するクロス・リファレンス 以下の共通して譲受された特許及び特許出願は、ここで
は引用により関連される。米国特許出願番号第
号、代理人文書番号第３２３５０−７１５、ＴＩ−１３
４３９号、出願の名称「メモリ埋め込みサーチ算術論理
装置を実施する装置、システム及び方法（Ａｐｐａｒａ
ｔｕｓ，Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ
Ｉｍｐｌｅｍｅｎｔｉｎｇ Ａ Ｍｅｍｏｒｙ Ｅｍ
ｂｅｄｄｅｄ Ｓｅａｒｃｈ Ａｒｉｔｈｍｅｔｉｃ
Ｌｏｇｉｃ Ｕｎｉｔ）」；米国特許出願番号第
号、代理人文書番号第３２３５０−７１６、ＴＩ−１
３４４０号、出願の名称「カネルバ・メモリを実施する
装置、システム及び方法（Ａｐｐａｒａｔｕｓ，Ｓｙｓ
ｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｉｍｐｌｅｍ
ｅｎｔｉｎｇ Ａ Ｋａｎｅｒｖａ Ｍｅｍｏｒ
ｙ）」；米国特許出願番号第 号、代理人文書番
号第３２３５０−７１７、ＴＩ−１３４４１号、出願の
名称「メモリ埋め込みサーチ算術論理装置を実施する装
置、システム及び方法（Ａｐｐａｒａｔｕｓ，Ｓｙｓｔ
ｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｄｉｓｔｒｉｂ
ｕｔｅｄ Ｓｉｇａｎｌ Ｐｒｏｃｅｓｓｉｎｇ）」。

【図面の簡単な説明】

【図１】本発明の考えを含むデータ処理システムのブロ
ック図。

【図２】図１に示す活性メモリ装置の一実施例を示す機
能ブロック図。

【符号の説明】

１０ 処理システム １２ ＣＰＵ １４ 活性メモリ装置 １６ データ・バス １８ アドレス・バス ２０ データＲＡＭ ２２ 放送ＲＡＭ ２４ コントローラ ２６ データパス ２８ 行アドレス回路 ３０ 行アドレス・マルチプレクサ ３２、４４ 第１段のデコード（列アドレス）回路 ３４ 列アドレス・マルチプレクサ ３６ 入出力回路 ３８ 内部バス ４０ 行アドレス回路 ４２、４６ マルチプレクサ ４８ 入出力回路 ５０ 第２の内部バス

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年８月２９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 分散処理装置、システム及び方法

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理に関し、特
に分散処理用の装置、システム及び方法に関する。

【０００２】

【従来の技術】処理に必要とされるタスク計算システム
が複雑さを増すに従い、中央処理装置（ＣＰＵ）におけ
る負荷、システム・メモリのサイズ、及びシステム・ア
ドレス及びデータ・バス上のトラヒックが全て増大して
いる。特に、多くの型式のマトリックス数学、音声合
成、イメージ信号処理、及びディジタル信号処理は、最
終結果を得るまでに、計算が集中し、しばしば多数の基
本的な算術処理の実行を必要とする。例えば、関連する
マトリックスのサイズに従って、典型的なマトリックス
乗算は、かなりの回数の乗算及び加算の実行を必要とす
ることがある。更に、処理を進行させる際は、その結果
の中間段階の和を蓄積し、また読み出す必要がある。従
って、ＣＰＵは全ての算術処理を実行するタスクばかり
でなく、メモリへの及びメモリからのデータの転送を制
御するタスクによっても負荷されることになる。また、
メモリは初期の原始データ及び全ての中間結果を取り扱
うために十分に大きなものでなければならない。最後
に、アドレス・バス及びデータ・バスにおけるトラヒッ
クはほぼデータと共に増加し、その結果はメモリとＣＰ
Ｕとの間で交換される。

【０００３】

【発明が解決しようとする課題】従って、計算が集中す
るアプリケーションをより効率的に処理する装置、シス
テム及び方法に対する要求が発生するに至った。このよ
うな装置、システム及び方法は、ＣＰＵのタスク負荷を
容易にし、かつ所要メモリ量を最小化し、かつバスの帯
域幅を効率的に用いる必要がある。更に、各装置、シス
テム及び方法は、現在利用可能な装置及びシステム構成
と両立可能でなければならない。

【０００４】

【課題を解決するための手段】本発明によれば、行及び
列の複数のメモリ位置を有するデータ・メモリを含み、
原始データ及び計算結果を保持する活性のメモリ装置が
備えられる。更に、行及び列の複数のメモリ位置を含
み、制御命令及び計算のアーギュメントを保持する放送
メモリが備えられる。応答により前記放送メモリから受
け取った被選択の計算アーギュメントをデータ・メモリ
から受け取った原始データの被選択ワードへ供給し、か
つ計算結果を提供する動作が可能なデータ・パスが備え
られる。更に、前記放送メモリから読み出した制御命令
に応答して、原始データの被選択ワード、及び前記デー
タ・メモリと前記データ・パスとの間の結果の転送、前
記放送メモリから前記データ・パスへ被選択の計算アー
ギュメントの転送、及び前記被選択の計算アーギュメン
トを前記データ・パスによる原始データの被選択ワード
に印加することを制御する制御回路が備えられる。

【０００５】本発明の概念を含む活性メモリ装置、及び
このような活性の装置を用いたシステム及び方法は、大
きな利点がある。このように装置、システム及び方法
は、対応する中央処理装置から独立して、データ処理の
動作を実行することにより、タスク負荷を容易にするた
めに用いることが可能とされる。本発明を含む装置、シ
ステム及び方法は、中央処理装置とメモリとの間のデー
タ・バス及びアドレス・バスのトラヒックを減少するこ
とにより、システムのデータ・バス及びアドレス・バス
の効率的な使用を可能にさせる。

【０００６】本発明及びその効果の更に完全な理解のた
めに、ここで以下の説明に対して添付図面に関連させて
参照する。

【０００７】

【実施例】本発明の好ましい実施例及びその効果は、図
１及び図２を参照することにより最も良く理解されるも
のであり、種々の図面の同一及び対応する部分に同一番
号を用いる。

【０００８】図１は本発明の考えを含むアーキテクチャ
を備えた処理システム１０を示す。処理システム１０
は、データ・バス１６及びアドレス・バス１８により活
性メモリ装置１４に接続された中央処理装置（ＣＰＵ）
１２を含む。図１のアーキテクチャにおいて、主たるシ
ステム制御及び計算能力はＣＰＵ１２により得られ、Ｃ
ＰＵ１２は、例えば汎用マイクロプロセッサ、マイクロ
コントローラ、ディジタル信号プロセッサ、又はグラフ
ィック・プロセッサであってもよい。更に、汎用システ
ムのオペレーションに必要とするデータ及び命令メモリ
を得るために、活性メモリ装置１４は、以下で説明する
ように、問題解決オペレーションに必要とする分散計算
及びデータ・ハンドリングを行なう。

【０００９】説明する処理システム１０の実施例におい
て、データ・インテンシブ計算、特に反復計算、例えば
マトリックス処理及び音声合成中に典型的に必要とする
反復計算は、活性メモリ装置１４を用いて分散して処理
される。例えば、ＣＰＵ１２は、与えられた問題に必要
とする原始データのサブセットにより各活性メモリ装置
１４をロードしてもよい。次いで、ＣＰＵ１２が空きで
あって他のタスクを同時に実行し得る間に、各活性メモ
リ装置１４は対応するデータのサブセットについて与え
られた一組のオペレーションの実行に進む。タスクが活
性メモリ装置１４に分配されると、ＣＰＵ１２はその結
果を読み出して前記問題に対する解決を完了させる。処
理システム１０における各活性メモリ装置１４は、好ま
しくは、選択した通常の（「不活性」）メモリ・ユニッ
ト（例えば２８ピンのピン出力）と両立可能なピン構成
を有する。このようにして、与えられたボード又は他の
支持構造上で活性メモリ装置１４及び通常の不活性メモ
リを交換することができる。

【００１０】活性メモリ装置１４を用いる処理は、ＣＰ
Ｕ１２に課せられた計算負荷を最小化させることに加え
て、データ・バス１６及びアドレス・バス１８の更に効
率的な利用を可能にさせる。要するに、活性メモリ装置
１４は、データ・バス１６を介して原始データ及び中間
結果の交換、及びアドレス・バス１８を介して対応する
アドレスの遷移が実質的に減少するように、データを圧
縮又は減少させる。

【００１１】図２は、本発明の考えを含む例示的な活性
メモリ装置１４の機能ブロック図である。活性メモリ装
置１４は、データ・ランダム・アクセス・メモリ２０
（ＲＡＭ）、放送ＲＡＭ２２、コントローラ２４及びデ
ータパス２６を含む単一チップ即ちモジュール（デバイ
ス）として構築されてもよい。単一チップの実施例で
は、データＲＡＭ２０及び放送ＲＡＭ２２が与えられた
組の装置のために基準化された構成により作成されても
よく、一方、コントローラ２４及びデータパス２６が与
えられたデバイス又はサブセットのデバイスのための処
理仕様を満足させるようにカスタム化される。

【００１２】データＲＡＭ２０は、スタティック・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）又はダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）であっても
よい。図２において、データＲＡＭ２０は、１２８行×
１２８列のＲＡＭセルを配列した２Ｋ×８メモリとして
説明されている。更に、図２に示す構成に加えて、当該
技術分野において理解されるように、多数の他のＲＡＭ
構造のうちの一つを用いてもよいことに注意すべきであ
る。データＲＡＭ２０に関連されているのは、行アドレ
ス回路２８、行アドレス・マルチプレクサ３０、第１段
のデコード（列アドレス）回路３２、列アドレス・マル
チプレクサ３４及び入出力回路３６を含むアレーにおい
て、被選択セルからデータを読み出し、かつこれにデー
タを書き込む回路である。行アドレス・マルチプレクサ
３０は、アドレス・バス１８から又はコントローラ２４
から行アドレス回路２８にアドレス・ビットを転送す
る。選択は、離散的な信号又はアドレスそれ自体の値に
応答して行なわれてもよい。同様に、列アドレス・マル
チプレクサ３４はアドレス・バス１８から又はコントロ
ーラ２４からのアドレス・ビットを通過させる。行アド
レス・マルチプレクサ３０及び列アドレス・マルチプレ
クサ３４は、入出力回路３６と共に、データ・バス１６
及びアドレス・バス１８を用いてＣＰＵ１２から、又は
内部バス３８を用いてデータパス２６から、データＲＡ
Ｍのセルヘデータのビットの転送を可能にしている。

【００１３】図２の実施例において、第１段のデコード
回路３２は、各組の隣接する４ビット・ラインを多重化
して３２ビット幅である内部バス３８を形成する（例え
ば、２５６列メモリ・アーキテクチャを用いるならば、
内部バス３８は６４ビット幅となる。）。例示した実施
例では、入出力回路３６は、アドレス・バス１８からの
アドレス・ビットに応答し、３２ビットの内部バス３８
上の４組の隣接する８ビットのうちの一つを選択してデ
ータ・バス１６に対して通信をする４入力１出力のマル
チプレクサを含む。他の実施例では、入出力回路３６の
構成は、内部バス３８の幅のような係数、及びシステム
のデータ・バス１６と通信をするライン（ビット）数に
従って、変わり得ることに注意すべきである。

【００１４】更に、放送ＲＡＭ２２もスタティック又は
ダイナミックなものであってもよく、同様に行アドレス
回路４０、行アドレス・マルチプレクサ４２、第１段の
（列）デコード回路４４、マルチプレクサ４６及び入出
力回路４８を含むメモリ・セル・アレーに書き込み、ま
たこのメモリ・セル・アレーから読み出す回路に関連さ
れる。図２において、放送ＲＡＭ２２は２行×１２８列
により形成されているが、他の実施例では他の行列によ
り形成されたものを用いてもよい。放送ＲＡＭ２２に関
連する読み出し／書き込み回路は、データＲＡＭ２０に
関連する読み出し／書き込み回路と同様に動作する。こ
の実施例における第１段のデコード回路４４は、第２の
内部バス５０を介してデータパス２６に結合された被選
択の３２ビットにより、放送ＲＡＭ２２において隣接す
る各４列の１２８列メモリ・セル上で４：１の多重化を
行なう。マルチプレクサ４２及び４６は、アドレス・バ
ス１８から又は列アドレス・マルチプレクサ３４からア
ドレス・ビットを選択的に通過させる。従って、マルチ
プレクサ４２及び４６は、入出力回路４８と共に、コン
トローラ２４から即ちこれを介し、データパス２６を通
って、ＣＰＵ１２からデータパス２６のセルへのデータ
の転送を可能にしている。

【００１５】行アドレス回路４０、マルチプレクサ４
２、４６、第１段のデコード（列アドレス）回路４４、
及び入出力回路４８の特定構成は、データＲＡＭ２０に
関連した回路のように、放送ＲＡＭ２２のセル・アレー
における行列数、第２の内部バス５０の幅、アドレス・
バス１８から受け取るビット数、及びデータ・バス１６
と通信をするビット（ライン）数のような係数に基づい
て変更されるものとなる。データ・バス１６とデータＲ
ＡＭ２０に関連する入出力回路３６、及び放送ＲＡＭ２
２に関連する入出力回路４８との結合は、好ましくは、
一組のピン（Ｄ０〜Ｄ７）を介して行なって通常のメモ
リ・ピン出力と両立可能にしている。同様に、データＲ
ＡＭ２０及び放送ＲＡＭ２２に関連する読み出し／書き
込み回路の結合は、一組のピン（図示なし）を介して行
なうことができる。活性メモリ装置１４は、システム・
メモリの一部であるので、メモリ・チップの特性に基づ
くことが好ましい。換言すれば、活性メモリ装置１４
は、メモリ・チップのように効率的であり、サイズが小
さく、かつ通常の（「不活性」）メモリ・チップのピン
構成と両立可能なデータ及びアドレス・ピンの最小数に
基づくべきである。

【００１６】コントローラ２４の制御によるデータパス
２６は、内部バス３８及び第２の内部バス５０上のデー
タを導き、分散した所望の計算能力を提供する。データ
パス２６は、チップ又はユニットをカスタム化して所望
の計算機能を実行させるために必要なときは、ランダム
・ロジック、プログラマブル・ゲート・アレー回路、又
はプログラマブル・ロジック・アレー回路により実現さ
れてもよい。例えば、データパス２６は、加算器及びマ
ルチプレクサを備えて音声アプリケーションにおけるマ
トリックス乗算器又はコンパレータ回路を実現してもよ
い。更に、コントローラ２４及びデータパス２６は、一
緒に、ディジタル信号処理回路、例えばテキサス・イン
スツルメントＴＩ３２０ファミリーに見られるような回
路により実現されてもよい。

【００１７】処理システム１０の好ましい実施例におい
て、各放送ＲＡＭ２２は、活性メモリ装置１４がアドレ
ス・バス１８から受け取る対応のアドレス・ビット数に
利用可能とする最高位のアドレス空間に配置される。こ
れは、各放送ＲＡＭ２２をチップ信号なしに、書き込み
又は読み出し可能にするものである。更に、処理システ
ム１０における活性メモリ装置１４の全放送ＲＡＭ２２
は、同時的にアクセス可能にされている。活性メモリ装
置１４における放送ＲＡＭ２２は、データ・バス１６を
介してＣＰＵ１２から命令及びデータを受け取って選択
された計算を実行する際にコントローラ２４により用い
られる。

【００１８】典型的な計算では、ＣＰＵ１２はデータ・
バス１６を介して各活性メモリ装置１４のデータＲＡＭ
２０にデータを書き込む。典型的には、各データＲＡＭ
２０は、処理している総合セットのデータのうちの異な
る１サブセットを保持する。例えば、マトリックス乗算
の場合に、各データＲＡＭ２０は、関連した複数のマト
リックスにおいて対応行のデータを保持することがあ
る。各コントローラ２４が従うべき制御シーケンスはデ
ータ・バス１６を介して提供され、一方この制御シーケ
ンスが各放送ＲＡＭ２２に書き込まれるように、高位の
アドレス・ビットがアドレス・バス１８上に送出され
る。同様に、処理システム１０により実行されている所
望の計算の少なくとも一つのアーギュメント（ベクト
ル）が各放送ＲＡＭ２２に書き込まれている。典型的に
は、同一ベクトルが処理システム１０における全ての放
送ＲＡＭ２２に書き込まれる。

【００１９】一実施例において、放送メモリ空間におけ
るダミー位置は、各活性メモリ装置１４のコントローラ
２４及びデータパス２６によりアーギュメントの実行を
開始させる。特に、コントローラ２４は、制御シーケン
スにより述べたように、データパス２６に対して、放送
ＲＡＭ２２から読み出したアーギュメントをデータＲＡ
Ｍ２０からの各行のデータに加えるようにしている。ア
ーギュメントを各データＲＡＭ２０の与えられた行のデ
ータに加えた結果は、コントローラ２４によりデータパ
ス２６を介して同一行に沿って選択した１又は２バイト
位置に書き戻される。コントローラ２４は、データＲＡ
Ｍ２０における全てのデータが処理されるように、デー
タＲＡＭ２０の第１段のデコード回路３２の４：１のマ
ルチプレクサに対する全ての行アドレス及び全てのアド
レスを循環させる。

【００２０】活性メモリ装置１４が各データＲＡＭ２０
に前に書き込んだデータについて処理している間は、Ｃ
ＰＵ１２は他のタスクに取りかかる余裕がある。従っ
て、ＣＰＵ１２は、活性メモリ装置１４が分散した計算
タスクの完了を示した後に、復帰して各活性メモリ装置
１４のデータＲＡＭ２０から減少（圧縮）した結果を読
み出す。

【００２１】本発明及びその利点を詳細に説明したが、
請求の範囲により定めた本発明の精神及び範囲から逸脱
することなく、種々の変更、置換及び代換を行なうこと
ができることを理解すべきである。

【００２２】以上の説明に関して更に以下の項を説明す
る。

【００２３】（１）活性メモリにおいて、行及び列の複
数のメモリ位置を有し、原始データ及び計算結果を保持
するデータ・メモリと、行及び列の複数のメモリ位置を
有し、制御命令及び計算アーギュメントを保持する放送
メモリと、前記放送メモリから受け取った被選択の計算
アーギュメントを前記データ・メモリから受け取った原
始データの被選択ワードに加え、かつ応答により計算結
果を供給するように動作可能なデータ・パスと、前記放
送メモリから受け取った制御命令に応答して、原始デー
タの被選択ワード及び前記データ・メモリと前記データ
・パスとの間の結果の転送、前記放送メモリから前記デ
ータ・パスへ被選択の計算アーギュメントの転送、並び
に前記被選択の計算アーギュメントを前記データ・パス
による原始データの被選択ワードに印加することを制御
するように動作可能な制御回路とを備えたことを特徴と
する活性メモリ。

【００２４】（２）前記制御回路は、前記制御命令を解
釈し、かつ前記転送及び前記被選択のアーギュメントを
順序付けるように動作可能なコントローラと、前記コン
トローラの指示により前記データ・メモリにおける被選
択位置とデータパスとの間で前記データ及び結果を転送
するデータ・メモリ制御回路と、前記コントローラの指
示により前記放送メモリにおける選択位置と前記データ
パスとの間で前記制御命令及び計算アーギュメントを転
送する放送メモリ制御回路とを含むことを特徴とする請
求項１記載の活性メモリ。

【００２５】（３）前記制御回路は、更に前記選択ワー
ドが前記データ・メモリから行及び列により逐次的に読
み出されるに従い、前記選択したアーギュメントを原始
データの前記選択ワードに直接加えるように動作可能で
あることを特徴とする請求項１記載の活性メモリ。

【００２６】（４）前記コントローラは、更に前記アー
ギュメントを前記メモリにおける与えられた前記行から
の原始データの前記ワードに加えた前記結果を前記与え
られた行に格納させるように動作可能なことを特徴とす
る請求項３記載の活性メモリ。

【００２７】（５）更に、前記データ及び前記データ・
メモリと外部バスとの間の結果の転送を可能にさせるデ
ータ・メモリ入出力回路と、前記放送メモリと外部バス
との間で前記制御命令及び計算アーギュメントを転送さ
せる放送メモリ入出力回路とを備えていることを特徴と
する請求項２記載の活性メモリ。

【００２８】（６）前記活性メモリは単一ユニットとし
て構築され、前記単一ユニットは選択された不活性メモ
リ・ユニットのピン構成と両立可能なピン構成を有する
ことを特徴とする請求項１記載の活性メモリ。

【００２９】（７）選択された不活性メモリのピン構成
と両立可能なピン構成を有する単一ユニットとして構築
された活性メモリにおいて、複数の行及び列として配列
されたメモリ・セルのアレーを含み、データ・ビット及
び結果ビットを保持するデータ・メモリと、前記データ
・メモリに接続され、前記データ・メモリにおける前記
セルと第１の内部バスとの間でデータ及び結果ビットを
選択的に転送するデータ・メモリ制御回路と、複数の行
及び列として配列されたメモリ・セルのアレーを含み、
制御ビット及び計算アーギュメントのビットを保持する
放送メモリと、前記放送メモリに接続され、前記放送メ
モリにおけるセルと第２の内部バスとの間で制御ビット
及び計算アーギュメントのビットを選択的に転送する放
送メモリ制御回路と、前記第１の内部バス及び第２の内
部バスに接続され、前記放送メモリから読み出した計算
アーギュメントを前記データ・メモリから読み出したデ
ータ・ビットに加え、かつ応答により結果を供給するデ
ータパスと、前記データパス、前記放送メモリ制御回路
及び前記データ・メモリ制御回路に接続され、前記放送
メモリから受け取った前記制御ビットに応答して、選択
されたデータ及び選択されたアーギュメント・ビットを
前記放送メモリ及び前記データ・メモリから前記データ
パスへ転送すること、前記選択されたアーギュメント・
ビットを前記被選択のデータ・ビットに加えること、及
び結果ビットを前記データ・メモリへ復帰させる転送を
することを指示するように動作可能なコントローラとを
備えていることを特徴とする活性メモリ。

【００３０】（８）更に、第１の内部バスに接続され、
前記第１の内部バスと外部データ・バスとの間でデータ
及び結果ビットを転送するデータ・メモリ入出力回路を
備えていることを特徴とする請求項７記載の活性メモ
リ。

【００３１】（９）前記データ・メモリ制御回路は、行
アドレス・ビットに応答して、アクセスされるべく選択
された前記メモリ・セルを含む前記データ・メモリの前
記行を選択する行アドレス指定回路と、複数のマルチプ
レクサを含み、列アドレス・ビットに応答して、前記選
択されたメモリ・セルを含む前記データ・メモリの前記
アレーの前記列を選択する列アドレス指定回路とを備
え、前記各マルチプレクサは、前記列を、前記アレーに
おいて隣接した一組の前記列から前記第１の内部バスへ
選択的に接続することを特徴とする請求項７記載の活性
メモリ。

【００３２】（１０）前記行アドレス指定回路は、更に
前記コントローラにより提供された行アドレス・ビット
と外部アドレス・バスにより提供された行アドレス・ビ
ットとの間で選択をするマルチプレクサ回路を備え、前
記列アドレス指定回路は、更に前記コントローラにより
提供された列アドレス・ビットと、外部アドレス・バス
により提供された列アドレス・ビットとの間で選択をす
るマルチプレクサ回路を備えていることを特徴とする請
求項９記載の活性メモリ。

【００３３】（１１）更に、前記第２の内部バスに接続
され、前記第２の内部バスと外部バスとの間で制御ビッ
ト及びアーギュメント・ビットを転送する放送メモリ入
出力回路を備えていることを特徴とする請求項７記載の
活性メモリ。

【００３４】（１２）前記放送メモリ制御回路は、行ア
ドレス・ビットに応答して、アクセスされるべき選択さ
れた前記メモリ・セルを含む前記放送メモリの前記行を
選択する行アドレス指定回路と、複数のマルチプレクサ
を含み、列アドレス・ビットに応答して、前記選択され
たメモリ・セルを含む前記放送メモリの前記アレーの前
記列を選択する列アドレス指定回路とを備え、前記各マ
ルチプレクサは、前記アレーにおいて隣接した一組の前
記列を前記第２の内部バスに選択的に接続することを特
徴とする請求項７記載の活性メモリ。

【００３５】（１３）前記行アドレス指定回路は、更に
前記コントローラにより提供された行アドレス・ビット
と外部アドレス・バスにより提供された行アドレス・ビ
ットとの間で選択をするマルチプレクサ回路を備え、前
記列アドレス指定回路は、更に前記コントローラにより
提供された列アドレス・ビットと、外部アドレス・バス
により提供された列アドレス・ビットとの間で選択をす
るマルチプレクサ回路を備えていることを特徴とする請
求項１２記載の活性メモリ。

【００３６】（１４）前記コントローラは、更に前記放
送メモリから読み出された前記アーギュメント・ビット
を前記データ・メモリの前記各行から読み出した前記デ
ータ・ビットへ逐次的に加える指示をするように動作可
能であることを特徴とする請求項７記載の活性メモリ。

【００３７】（１５）前記コントローラは、更に与えら
れた前記データ・メモリの与えられた前記行から読み出
したデータ・ビットにアーギュメント・ビットを加えた
結果の結果ビットを、与えられた前記行における選択さ
れた前記セルに導くように動作可能であることを特徴と
する請求項１４記載の活性メモリ。

【００３８】（１６）処理システムにおいて、中央処理
装置と、前記中央処理装置に接続されたアドレス・バス
と、前記中央処理装置に接続されたデータ・バスと、複
数の行及び列として配列されたメモリ・セルのアレーを
含み、原始データのビット及び計算結果のビットを保持
するデータ・メモリ、前記アドレス・バス及び前記デー
タ・メモリに接続され、前記データ・メモリにおける前
記セルと第１の内部バスとの間でデータ及び結果ビット
を選択的に転送するデータ・メモリ制御回路、前記第１
の内部バス及び前記データ・バスに接続され、それらの
間でデータ・ビット及び結果ビットを選択的に転送する
データ・メモリ入出力回路、複数の行及び列として配列
されたメモリ・セルのアレーを含み、制御ビット及び計
算アーギュメントのビットを保持する放送メモリ、前記
放送メモリ及び前記アドレス・バスに接続され、前記放
送メモリにおける前記セルと第２の内部バスとの間で制
御ビット及び計算アーギュメントのビットを選択的に転
送する放送メモリ制御回路、前記第２の内部バス及び前
記データ・バスに接続され、それらの間で制御ビット及
びアーギュメント・ビットを選択的に転送する放送メモ
リ入出力回路、前記第１の内部バス及び前記第２の内部
バスに接続され、前記放送メモリから読み出された計算
アーギュメントのビットを前記データ・メモリから読み
出したデータ・ビットに加え、応答により結果ビットを
供給するデータパス、並びに前記データパス、前記放送
メモリ制御回路、及び前記データ・メモリ制御回路に接
続され、前記放送メモリから受け取った前記制御ビット
に応答して、前記メモリから前記データパスへ選択され
たデータ及び選択されたアーギュメント・ビットの転
送、選択された前記データ・ビットに選択された前記ア
ーギュメント・ビットを加えること、及び前記データ・
メモリに結果ビットを戻す転送を指示するように動作可
能なコントローラを含む活性メモリ装置とを備えたこと
を特徴とする処理システム。

【００３９】（１７）前記コントローラは、更に前記放
送メモリから読み出した前記アーギュメント・ビットを
前記データ・メモリの前記各行から読み出した前記デー
タ・ビットに逐次的に加えるように動作可能であること
を特徴とする請求項１６記載の処理システム。

【００４０】（１８）前記コントローラは、更にアーギ
ュメント・ビットを前記データ・メモリの与えられた前
記各行から読み出した前記データ・ビットに加えた結果
の結果ビットを、与えられた前記行において選択された
前記セルに導くように動作可能であることを特徴とする
請求項１７記載の処理システム。

【００４１】（１９）少なくとも一つの活性メモリ装置
に接続された中央処理装置を含むデータ処理システムに
おける分散データ処理方法において、前記中央処理装置
を用いて前記活性メモリ装置における第１のメモリにデ
ータを書き込むステップと、前記コンピュータを用いて
前記活性メモリ装置における第２のメモリに制御命令及
び計算アーギュメントを書き込むステップと、前記活性
メモリ装置における計算回路を用い、前記第２のメモリ
からの制御命令に従って前記第２のメモリから読み出し
た計算アーギュメントを前記第１のメモリから読み出し
たデータへ加えるステップと、計算アーギュメントを前
記第１のメモリから読み出したデータに加えた結果を記
憶するステップと、前記中央処理装置を用いて前記第１
のメモリから前記結果を読み出すステップとを備えてい
ることを特徴とする分散データ処理方法。

【００４２】（２０）前記アーギュメントを加えるステ
ップは、第１のメモリにおける位置からデータを逐次的
に読み出すに従って、前記計算アーギュメントを前記デ
ータに加えるステップを備え、かつ前記記憶するステッ
プは、前記結果によるデータを読み出した位置へ各結果
を記憶させるステップを備えていることを特徴とする請
求項１９記載の分散データ処理方法。

【００４３】（２１）行及び列の複数のメモリ位置を有
するデータ・メモリ２０を含み、原始データ及び計算結
果を保持する活性メモリ装置１４が備えられる。更に、
行及び列の複数のメモリ位置を含み、制御命令及び計算
のアーギュメントを保持する放送メモリ２２が備えられ
る。データ・パスが前記放送メモリ２２から受け取った
被選択の計算アーギュメントをデータ・メモリ２０から
受け取った原始データの被選択ワードへ加えるように動
作可能であり、応答により計算結果を供給する。更に、
制御回路２４が放送メモリ２２から読み出した制御命令
に応答して、データ・メモリ２０とデータ・パス２６と
の間で原始データの被選択ワード及び結果の転送、放送
メモリ２２からデータ・パス２６への被選択の計算アー
ギュメントの転送、及び前記被選択の計算アーギュメン
トをデータ・パス２６を介して原始データの被選択ワー
ドに加えることを制御するように動作可能である。

【００４４】注意 （Ｃ）著作権、＊Ｍ＊テキサス・インスツルメンツ株式
会社、１９９３。本発明の文書の開示の一部には、著作
権保護の対象である資料が含まれている。著作権及びマ
スク・ワークの所有者は、米国特許商標庁、特許ファイ
ル又は記録に示される際に、特許文書又は特許開示のい
ずれかによるファクシミリ複製に対して異議申し立てし
ないが、それ以外はいかなるものであってもその著作権
及びマスク・ワークに全ての権利を保有する。

【００４５】関連出願に対するクロス・リファレンス 以下の共通して譲受された特許及び特許出願は、ここで
は引用により関連される。米国特許出願番号第
号、代理人文書番号第３２３５０−７１５、ＴＩ−１３
４３９号、出願の名称「メモリ埋め込みサーチ算術論理
装置を実施する装置、システム及び方法（Ａｐｐａｒａ
ｔｕｓ，Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ
Ｉｍｐｌｅｍｅｎｔｉｎｇ Ａ Ｍｅｍｏｒｙ Ｅｍ
ｂｅｄｄｅｄ Ｓｅａｒｃｈ Ａｒｉｔｈｍｅｔｉｃ
Ｌｏｇｉｃ Ｕｎｉｔ）」；米国特許出願番号第
号、代理人文書番号第３２３５０−７１６、ＴＩ−１
３４４０号、出願の名称「カネルバ・メモリを実施する
装置、システム及び方法（Ａｐｐａｒａｔｕｓ，Ｓｙｓ
ｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｉｍｐｌｅｍ
ｅｎｔｉｎｇ Ａ Ｋａｎｅｒｖａ Ｍｅｍｏｒ
ｙ）」；米国特許出願番号第 号、代理人文書番
号第３２３５０−７１７、ＴＩ−１３４４１号、出願の
名称「メモリ埋め込みサーチ算術論理装置を実施する装
置、システム及び方法（Ａｐｐａｒａｔｕｓ，Ｓｙｓｔ
ｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｄｉｓｔｒｉｂ
ｕｔｅｄ Ｓｉｇａｎｌ Ｐｒｏｃｅｓｓｉｎｇ）」。

【図面の簡単な説明】

【図１】本発明の考えを含むデータ処理システムのブロ
ック図。

【図２】図１に示す活性メモリ装置の一実施例を示す機
能ブロック図。

【符号の説明】 １０ 処理システム １２ ＣＰＵ １４ 活性メモリ装置 １６ データ・バス １８ アドレス・バス ２０ データＲＡＭ ２２ 放送ＲＡＭ ２４ コントローラ ２６ データパス ２８ 行アドレス回路 ３０ 行アドレス・マルチプレクサ ３２、４４ 第１段のデコード（列アドレス）回路 ３４ 列アドレス・マルチプレクサ ３６ 入出力回路 ３８ 内部バス ４０ 行アドレス回路 ４２、４６ マルチプレクサ ４８ 入出力回路 ５０ 第２の内部バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ アール．ドッディントン アメリカ合衆国バージニア州マックリー ン，フォレスト ビラ レーン 1566 (72)発明者 デレック スミス アメリカ合衆国ルイジアナ州ラファイエッ ト，ルーズベルト ストリート 512

Claims (2)

【特許請求の範囲】
1. 【請求項１】 活性メモリにおいて、 行及び列の複数のメモリ位置を有し、原始データ及び計
   算結果を保持するデータ・メモリと、 行及び列の複数のメモリ位置を有し、制御命令及び計算
   アーギュメントを保持する放送メモリと、 前記放送メモリから受け取った被選択の計算アーギュメ
   ントを前記データ・メモリから受け取った原始データの
   被選択ワードに加え、かつ応答により計算結果を供給す
   るように動作可能なデータ・パスと、 前記放送メモリから受け取った制御命令に応答して、原
   始データの被選択ワード及び前記データ・メモリと前記
   データ・パスとの間の結果の転送、前記放送メモリから
   前記データ・パスへ被選択の計算アーギュメントの転
   送、並びに前記被選択の計算アーギュメントを前記デー
   タ・パスによる原始データの被選択ワードに印加するこ
   とを制御するように動作可能な制御回路とを備えたこと
   を特徴とする活性メモリ。
2. 【請求項２】 少なくとも一つの活性メモリ装置に接続
   された中央処理装置を含むデータ処理システムにおける
   分散データ処理方法において、 前記中央処理装置を用いて前記活性メモリ装置における
   第１のメモリにデータを書き込むステップと、 前記中央処理装置を用いて前記活性メモリ装置における
   第２のメモリに制御命令及び計算アーギュメントを書き
   込むステップと、 前記活性メモリ装置における計算回路を用い、前記第２
   のメモリからの制御命令に従って前記第２のメモリから
   読み出した計算アーギュメントを前記第１のメモリから
   読み出したデータへ加えるステップと、 計算アーギュメントを前記第１のメモリから読み出した
   データに加えた結果を記憶するステップと、 前記中央処理装置を用いて前記第１のメモリから前記結
   果を読み出すステップとを備えていることを特徴とする
   分散データ処理方法。