JPH07147088A - メモリアレイ用の電荷分配フラッシュクリア - Google Patents

メモリアレイ用の電荷分配フラッシュクリア

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JPH07147088A
JPH07147088A JP6179915A JP17991594A JPH07147088A JP H07147088 A JPH07147088 A JP H07147088A JP 6179915 A JP6179915 A JP 6179915A JP 17991594 A JP17991594 A JP 17991594A JP H07147088 A JPH07147088 A JP H07147088A
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JP
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bit line
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access memory
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JP6179915A
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David Charles Mcclure
シー． マククルーア デイビッド
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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Publication date
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Abstract

(57)【要約】 【目的】 最小の電力消費でフラッシュ書込動作を与え
るＳＲＡＭ回路を提供する。 【構成】 バルク書込サイクルの前に、各メモリセルに
対するビットラインを第一電圧レベルへ駆動する。次い
で、ビットライン及びローカルワードラインを相互接続
させてそれらの間で電荷を分配させる。次いで、ビット
ラインをローカルワードラインから切断し且つビットラ
インを第二電圧レベルへ駆動すると共にローカルワード
ラインを第一電圧レベルへ駆動してメモリセルをアドレ
スする。次いで、ビットライン及びローカルワードライ
ンを再度接続させてそれらの間で電荷を分配させる。最
後に、ビットラインを再度ローカルワードラインから切
断し且つ第一電圧レベルへ駆動して通常動作の再開の準
備をする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ランダムアクセスメモ
リ（ＲＡＭ）集積回路に関するものであって、更に詳細
には、最小の電力消費でもってフラッシュ書込又はクリ
ア特徴を与えるスタティックＲＡＭ（ＳＲＡＭ）回路に
関するものである。
【０００２】
【従来の技術】ＳＲＡＭは、同様の容量のダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）と比較して電力要
求が低いこと及び速度上の点において利点を有してい
る。ＳＲＡＭにおけるメモリセルは、ＤＲＡＭにおける
如くコンデンサの代わりにラッチを基礎としている。コ
ンデンサは時間の経過と共に電荷（１ビットのデータに
対応している）を散逸させ、従って周期的なリフレッシ
ュを必要とする。リフレッシュを行なうことは電力を必
要とする。コンデンサを基礎としたメモリ装置に対して
読取及び書込を行なうことは時間と電力の両方を必要と
する。従って、高速動作（例えば、パソコン用のキャッ
シュメモリ）、低電力消費（例えば、電池駆動型のポー
タブルコンピュータ）、又はそれら両方を必要とする適
用場面においてＳＲＡＭが効果的に使用されている。相
補的金属酸化物半導体（ＣＭＯＳ）ＳＲＡＭは、動作電
力条件が特に低いものである。更に、ＳＲＡＭ集積回路
は、競合するダイナミックＲＡＭよりもより簡単であ
る。何故ならば、競合するダイナミックランダムアクセ
スメモリによって必要とするされるクロック及びリフレ
ッシュ動作用の複雑な回路を必要としないからである。
従って、性能を改善することがより大きな費用となるこ
とを正当化する場合、又はリフレッシュを取扱うための
設計コストが正当化されない基本的電子コンポーネント
において、ＳＲＡＭが好んで使用されている。
【０００３】ＤＲＡＭによって達成されるメモリセル密
度は、ＳＲＡＭにおけるものと匹敵するものではなく、
将来においても匹敵するようになるとは思われない。Ｓ
ＲＡＭメモリセルは、通常、４個乃至６個のトランジス
タを有しており、一方ＤＲＡＭでは１個のトランジスタ
と１個のコンデンサとを有している。従って、ＤＲＡＭ
と同等の容量を有するＳＲＡＭは、同等の技術を使用し
て製造された場合には、物理的により大型のものとな
る。相対的に寸法が大きいということは、上述したＳＲ
ＡＭに対する利点をある程度阻却させることとなる。Ｓ
ＲＡＭの容量が増加されて設計されるにしたがい、ＳＲ
ＡＭは物理的により大型なものとなっている。寸法が大
きくなると動作電力条件が大きくなり且つ動作速度が低
下する。
【０００４】ＳＲＡＭアーキテクチュアの特徴の１つ
は、特定のメモリセルをアドレスするために使用される
ワードラインと、データが書込まれたり読取られたりす
るビットラインである。ＳＲＡＭの寸法が大きくなる
と、ワードライン及びビットラインはより長くなり且つ
より多くのメモリセルがアドレスされ且つアクセスさ
れ、その結果これらのラインの容量が増大する。容量が
増大すると、電力条件とタイミングの両方に影響を与
え、特にフラッシュクリアと呼ばれる動作に対して影響
を与える。
【０００５】フラッシュクリア（フラッシュ書込とも呼
ばれる）は、コンピュータキャッシュメモリにおいて使
用されるＳＲＡＭにおいて特に有用なものである。コン
ピュータキャッシュメモリは、メインメモリからの選択
したデータを複製し、メインメモリから得ることが可能
な場合よりもそのデータに対するコンピュータＣＰＵの
より高速なアクセスを可能とし、より廉価なＤＲＡＭか
ら構成することが可能である。複製されるべきデータの
選択に対するプロトコルは、キャッシュの効果的な動作
のために重要である。フラッシュクリア動作は、選択プ
ロトコルが必要とする場合には、例えばタグアレイ又は
データ格納部等のキャッシュのＳＲＡＭから全てのデー
タをクリアするために使用することが可能である。
【０００６】フラッシュクリアは、ＳＲＡＭ上に比較的
大きな電流を発生させる。過渡的な電流は数アンペアの
範囲となる場合があり、関係する装置の容量限界に近い
ものである。提案されているＳＲＡＭにおいては、単一
のワードラインは２３０フェムトファラド（ｆＦ）の容
量を有することが可能である。１２８行のメモリセルの
場合には、１２８本のワードラインが必要とされ、各ブ
ロックは約２９．５ピコファラド（ｐＦ）のワードライ
ン容量を有している。その装置は８個のブロックを有し
ており、従って全ワードライン容量は約２４０ｐＦであ
る。ビットライン容量は、１個のセルに対する２本のビ
ットラインの各々に対して、４７０ｆＦである。フラッ
シュクリア動作の場合には、１本のビットラインのみ、
通常は、相補的なビットラインが使用される。ブロック
当たり６４個の行がある場合には、１個のブロックに対
する容量は３０ｐＦである。８個のブロック全体の容量
は２４０ｐＦの全ビットライン容量を与える。
【０００７】フラッシュクリアを実施するためには、全
てのワードラインが上昇され且つビットライン補元、即
ち相補的ビットラインが接地へプルされる。従って、バ
ルクの書込を終了させるためには、ビットライン補元
（相補的ビットライン）がＶCCへ復帰され且つワードラ
インは低下される。ＶCCから充電されるか又はＶSSへ放
電される全容量は４８０ｐＦである。１０ナノ秒サイク
ルにわたり、平均電流ｉは以下のとおりである。
【０００８】 ｉ＝ｃ△ｖ／△ｔ＝４８０ｐＦ（５．５ｖ）／１０ｎｓ＝２６４ｍＡ サイクルを長くすることによって平均電流を減少させる
ことが可能であるが、コンデンサの充電動作及び放電動
作は一定ではないことを認識せねばならない。更に、フ
ラッシュクリアサイクル時間を長くすることは性能の点
から望ましいことではない。フラッシュサイクル期間中
の過渡的電流は非常に大きなものであり、それは大きな
ＩＲ（電流と抵抗との積）損失に対して付加的な貢献を
与えることとなる。
【０００９】
【発明が解決しようとする課題】本発明は、最小の電力
消費でもってフラッシュ書込動作を与えるＳＲＡＭ回路
を提供することを目的とする。本発明の別の目的とする
ところは、フラッシュクリア動作期間中にビットライン
とワードラインとの間で電荷分配を行なうランダムアク
セスメモリ回路における装置及び方法を提供することで
ある。本発明の更に別の目的とするところは、フラッシ
ュクリア動作期間中の過渡的最大電流を低下させたＳＲ
ＡＭを提供することである。
【００１０】
【課題を解決するための手段】スタティックランダムア
クセスメモリは、行及び列の形態でアレイ状に配設した
複数個のメモリセルを有している。１個のメモリセル
は、ローカルワードラインに沿ってメモリセルからなる
１つの行に対してアドレスされる。データはビットライ
ン対へ読込まれ且つそれから読出され、該ビットライン
対はメモリセルからなる列に対して対の形態で接続され
ている。各ローカルワードラインは、電荷分配ラインを
介して各対のビットラインのうちの少なくとも一方へ選
択的に接続させることが可能である。電荷分配ライン
は、第一及び第二スイッチによって各対のビットライン
からの１本のビットラインとローカルワードラインとの
間に接続される。該ビットラインは、更に、第三スイッ
チによって、論理０に対応する電圧レベルへ接続される
と共に、第四スイッチによって、論理１に対応する電圧
レベルへ接続される。
【００１１】
【実施例】図１は本発明の好適実施例を実現することの
可能な集積回路（ＩＣ）メモリ１の一例を示している。
ＩＣメモリ１はスタティックランダムアクセスメモリ
（ＳＲＡＭ）であり、そのメモリセルは複数個のブロッ
ク１０の状態で配列されておりＩＣメモリ１における物
理的な位置を示してある。
【００１２】ＩＣメモリ１における複数個のメモリセル
は複数個の行及び複数個の列の形態で配列されている。
注意すべきことであるが、メモリ１における行及び列の
命名法に関して、行という用語は、複数個のメモリセル
が１本のワードラインによって選択されるアレイ方向の
ことを意味している。従来のメモリにおいては、選択さ
れた行内のメモリセルの各々が、通常、一対又は相補的
な対のビットラインへ結合されている。列という用語
は、本明細書においては、選択された行内のメモリセル
の１つ又はそれ以上のセルが読取又は書込のアクセスの
ために選択されるアレイ方向のことを示している。従来
のメモリにおいては、これは、通常、ビットラインのう
ちの１つをセンスアンプ／書込回路、又は内部データバ
スへ結合させることによって達成される。尚、このよう
な行及び列の用語の使用態様は当該技術分野において一
般的に理解されているものと一貫性がある。アドレス端
子Ａ0 乃至Ａn は、アクセスすべきメモリセルを指定す
るアドレス信号を受取る。従来の態様においては、アド
レス端子Ａ0 乃至Ａn はアドレスバッファ２８へ接続さ
れており、該バッファは受取ったアドレス信号をバッフ
ァし且つそのアドレス信号のうちの一部をバスＲＯＷを
介して行デコーダ２４ａ，２４ｂへ供給し、且つ該アド
レス信号の残部をバスＣＯＬを介して列レコーダ２６
ａ，２６ｂへ供給する。行デコーダ２４ａ，２４ｂは、
従来の態様で選択したワードラインをイネーブル即ち動
作可能状態とさせることによって１行のメモリセルを選
択し、且つ、この実施例においては、メモリアレイブロ
ック１０の片側に沿って位置されている。本実施例にお
いては、列デコーダ２６ａ，２６ｂは該アドレスの列部
分にしたがってセンスアンプ１３によって検知されるべ
き選択された行内の８個のメモリセルを選択する。
【００１３】メモリ１においては、メモリセルは１６個
の主要アレイブロック１０0 乃至１０15にグループ化さ
れている。勿論、アレイブロック１０の数は、個々の具
体的に応じて異なるものとすることが可能である。この
メモリを１６個の主要アレイブロック１０へ区画化する
ことは、例えばポータブルコンピュータにおいて使用さ
れるような低電力メモリにおいて特に有益的である。何
故ならば、選択されたメモリセルが位置しているブロッ
ク１０のみをサイクル期間中にイネーブル即ち動作可能
状態とさせることが必要であるに過ぎないからである。
この実施例においては、各主要アレイブロック１０は６
４個の列を有している。ブロックの選択は、行アドレス
ビットのうちの１つ（上側半分か又は下側半分かを表わ
す）及び列アドレスビットのうちの４つ（選択されるべ
き１６個の主要アレイブロック１０のうちの１つを表わ
す）に基づいて実施することが可能である。
【００１４】一方、主要アレイブロック１０のうちの１
つにおいて１つの行を選択することは、それが動作可能
な主要アレイブロック１０を横断して延在する行デコー
ダ２４ａ，２４ｂによって発生されるグローバルワード
ラインによって行なうことが可能である。主要アレイブ
ロック１０の各々におけるメモリセルをそれらのビット
ラインへ接続させるパスゲートは、この別の配列におい
ては、ローカルワードラインによって制御され、該ロー
カルワードラインはその中の各行部分に対して各主要ア
レイブロック１０内においてのみ延在している。この配
列においては、各グローバルワードラインとローカルワ
ードラインとの間に接続しているパストランジスタは、
列アドレスのブロック部分にしたがってイネーブル即ち
動作可能状態とされ、従って列アドレスによって選択さ
れる主要アレイブロック１０と関連するローカルワード
ラインのみがイネーブルされ、従って各メモリサイクル
の積極的な電力散逸を減少させている。このような配列
の一例は、サクライ等の「ダイナミック２０ワードライ
ンを有する低電極４６ｎｓ２５６キロビットＣＭＯＳス
タティックＲＡＭ（Ａ Ｌｏｗ Ｐｏｗｅｒ ４６ ｎ
ｓ ２５６ ｋｂｉｔ ＣＭＯＳ Ｓｔａｔｉｃ ＲＡ
Ｍ ｗｉｔｈ Ｄｙｎａｍｉｃ Ｄｏｕｂｌｅ Ｗｏｒ
ｄ Ｌｉｎｅ）」、ＩＥＥＥ・ジャーナル・オブ・ソリ
ッド・ステート・サーキッツ、Ｖｏｌ．ＳＣ−１９、Ｎ
ｏ．５（ＩＥＥＥ、１９８４年１０月）、５７８−５８
５頁に記載されている。
【００１５】殆どの最近のＳＲＡＭ及びＤＲＡＭの場合
における如く、メモリ１は、メモリサイクルにおける特
定の点において、例えばあるノード（例えば、ビットラ
イン）のプレチャージ及び平衡化等のある量のダイナミ
ック動作を包含している。メモリ１におけるサイクルの
開始は、アドレス遷移検知（ＡＴＤ）回路２５によって
行なわれるアドレス遷移検知によって発生する。ＡＴＤ
回路２５は、好適にはアドレスバッファ２８の前におい
て（図示した如く）、アドレス入力Ａ0 乃至Ａn の各々
へ接続しており、且つアドレス入力Ａ0 乃至Ａn のいず
れか１つ又はそれ以上においての遷移の検知に応答して
ラインＡＴＤ上にパルスを発生し、そのようなパルスは
従来の態様でメモリ１の内部動作を制御する場合に有用
である。その他の内部動作機能は、タイミング・制御回
路２９によって制御され、タイミング・制御回路２９は
ＡＴＤ回路２５からラインＡＴＤを介して信号を受取
り、且つ例えば端子ＣＥにおいてチップイネーブル信号
及び端子Ｒ／Ｗにおいて読取／書込選択信号等の幾つか
の外部制御信号を受取る。タイミング・制御回路２９
は、従来の態様で、メモリ１内の種々の機能を制御する
ために、これらの入力に基づいて種々の制御信号を発生
する。図１に示した如く、制御バスＣＢＵＳはセンスア
ンプ１３及びデータドライバ１５へ接続しており、その
他の機能は、同様に、従来の態様でタイミング・制御回
路２９によって制御され、それらの接続状態は図面の簡
単化のために図１においては示していない。
【００１６】本実施例におけるメモリ１はバイト幅型で
あり、そうであるから、読取動作期間中に出力データが
供給され、且つ書込動作期間中に、入力データが受取ら
れる８個の入力／出力端子ＤＱ0 乃至ＤＱ7 を有してい
る。入力／出力回路２０は、データバス２２と端子ＤＱ
との間に接続されており、且つそれに接続された従来の
入力及び出力バッファを有している。
【００１７】主要アレイブロック１０0 乃至１０15の各
々は、図１に示した如く、対応するグループのセンスア
ンプ１３0 乃至１３15と関連している。本実施例におい
ては、８個の個別的なセンスアンプ１３が各グループの
センスアンプ１３0 乃至１３15内に設けられており、主
要アレイブロック１０0 乃至１０15の選択された１つか
ら内部データバス２２を介して送給されるべき８個のビ
ットの各々に対して１個のセンスアンプ１３が設けられ
ている。データドライバ１５0 乃至１５15のグループの
各々は、それからデータ信号を受取り且つそれによって
内部データバス２２を駆動するために対応するグループ
のセンスアンプ１３0 乃至１３15と関連しており、個別
的なデータドライバ１５は各グループ内の個別的なセン
スアンプ１３と関連しており、１個のデータドライバ１
５がデータバス２２内の各ラインを駆動する。
【００１８】本メモリアレイは、更に半分に分割されて
おり、アレイの一方の半分においては主要アレイブロッ
ク１０0 乃至１０7 が設けられており且つ他の半分にお
いては主要アレイブロック１０8 乃至１０15が設けられ
ている。内部データバス２２がアレイ半分の間の長さに
わたって走行しており、図１に示した如く、それらの間
に位置されている。この実施例においては、データバス
２２は８個のデータ導体を有しており、その各々は入力
／出力端子ＤＱ0 乃至ＤＱ7 と関連しており且つ入力／
出力回路２０を介してそれへ結合されている。各個別的
データ導体は、１６個の主要アレイブロック１０0 乃至
１０15の１６個のデータドライバグループ１５0 乃至１
５15の各々において対応するデータドライバ１５へ接続
している。例えばメモリ１等の読取／書込メモリの場
合、従来の態様で、書込むべき入力データを選択したメ
モリセルへ送給するために別個の入力データバスを使用
することが可能である。一方、あるメモリ構成の場合に
従来行なわれている如く、入力データをデータバス２２
に沿って送給することも可能である。
【００１９】本実施例においては、データバス２２は、
更に、好適には、８個のダミーデータ導体を有してお
り、その各々は電荷分配によってデータバス２２をプレ
チャージする目的のために、１６個の主要アレイブロッ
ク１０0 乃至１０15の１６個のデータドライバグループ
１５0 乃至１５15の各々における対応するデータドライ
バ１５へ接続している。これらのダミーデータ導体の各
々は、好適には、真データ導体のうちの１つに物理的に
類似しており、好適には、実質的に同一の長さ及び断面
積を有しており且つ同一の物質から形成されており、且
つ常に、その真データ導体に対して相補的（補元）状態
に維持される。
【００２０】図２は複数個のメモリセルのうちの１つに
対しての、デコード回路、ローカルワードライン、補元
ビットライン、真ビットラインを示したメモリ１の回路
の一部を示した概略図である。主要ワードライン４０、
ブロックデコードライン４２、補元（相補的）ブロック
デコードライン４４は従来の態様でローカルデコーダ４
６に対して入力を与える。ローカルデコーダ４６は、通
常の動作においては、高又は低論理レベル信号をローカ
ルワードライン４８へ印加し、１つの行におけるメモリ
セルに対するアクセスを与えるためのゲート動作用トラ
ンジスタをターンオン及びオフさせる。ローカルデコー
ダ４６は、ＣＭＯＳインバータ５０を有しており、ＣＭ
ＯＳインバータ５０に対して主要ワードライン上の信号
が制御乃至はゲート動作用信号として印加され、且つＣ
ＭＯＳインバータ５０はブロックデコードライン４２と
フラッシュクリア乃至は電荷分配ライン５６との間に接
続されている。補元（相補的）ブロック信号ＢＬＫC に
よって制御されるプルダウントランジスタ５２がローカ
ルワードライン４８と電荷分配ライン５６との間に接続
されている。ブロックＢＬＫ、補元（相補的）ブロック
ＢＬＫC 、主要ワードライン信号は、図１に関して上述
した回路によって供給される。
【００２１】通常の動作においては、電荷分配ライン５
６がトライステート状態とすることの可能なドライバ５
４によってＶSS（典型的には接地）近くに保持される。
高ブロック活性化信号ＢＬＫが存在しない場合には、Ｂ
ＬＫC がトランジスタ５２を導通状態に駆動しローカル
ワードライン４８を低論理レベルに維持する。ローカル
ワードライン４８によってアドレスされた行内に接続さ
れているメモリセルは、それらの夫々のビットラインか
ら分離された状態を維持する。
【００２２】説明の便宜上、本発明を、単一のメモリセ
ル５８に関して説明するが、当業者にとって明らかな如
く、メモリセル５８は同一の複数個のメモリセルからな
る行及び列で構成されるアレイの一部であるに過ぎな
い。メモリセル５８は従来のスタティックランダムアク
セスメモリセルであり、それはＶCCと接地との間に接続
されており且つ単一のビットのデータを格納するための
ラッチとして動作する。メモリセル５８はゲート動作用
トランジスタ６０によって、補元（相補的）ビットライ
ン６０に接続され、且つゲート動作用トランジスタ６４
によって真ビットライン６６へ接続される。補元ビット
ライン６２及び真ビットライン６６は通常動作期間中に
静的な負荷を有している。真ビットラインの場合、静的
負荷は、Ｐチャンネルトラジスタ６８によって表わさ
れ、該トランジスタのゲートは接地、即ちＶSSへ接続し
ている。トランジスタ６８は真ビットライン６６とＶCC
の供給源との間に接続している。同様に、トランジスタ
７０は補元ビットライン６２に対して静的負荷を与え
る。トランジスタ７０はＰチャンネル装置であって、そ
れはＶCCと補元（相補的）ビットライン６２との間に接
続している。然しながら、トランジスタ６８と異なり、
トランジスタ７０のゲートは制御信号Ｐと接続され、該
信号Ｐは、通常動作においては、接地即ちＶSSに保持さ
れるが、高状態へ駆動させることが可能である。更に、
本明細書においてはＮチャンネル装置である第二トラン
ジスタ７２が補元（相補的）ビットライン６２と接地と
の間に接続されており、且つゲート動作用制御信号Ｎに
よって制御される。後に更に詳細に説明する如く、トラ
ンジスタ７０及び７２は、フラッシュクリア動作によっ
て必要とされる如く、ＶCC又はＶSSの補元（相補的）ビ
ットライン６２上の信号ＢＬＣの電圧レベルを確立する
ために使用することが可能である。ＢＬＣは、Ｎチャン
ネルトランジスタ７４によってライン５６をフラッシュ
クリアさせるためにゲート動作させることが可能であ
る。一方、ゲート７４は、Ｎチャンネル装置の代わりに
完全なるＣＭＯＳ伝達ゲートとすることが可能である。
Ｎチャンネルトランジスタ７４は論理信号ＥＮC によっ
て制御される。電荷分配ライン５６はＰチャンネルトラ
ンジスタ７６によってローカルワードライン４８へ接続
されている。Ｐチャンネルトランジスタ７６は論理信号
ＦＰＣC によって制御される。
【００２３】制御論理７８は種々の制御信号ＦＰＣC ，
ＥＮC ，Ｎ，Ｐ及び２つの付加的な制御信号ＥＮ及びＦ
ＬＡＳＨを与え、制御信号ＥＮ及びＦＬＡＳＨは、ＥＮ
C と共にトライステート状態とすることの可能なドライ
バ５４を制御するために使用される。トライステート状
態とすることの可能なドライバ５４の出力は論理信号Ｆ
Ｃである。ドライバ５４の出力は直接電荷分配ライン５
６へ供給され且つトランジスタ５２のソース及びＣＭＯ
Ｓインバータ５０の接地端子へ供給される。
【００２４】キャッシュシステムにおいては、典型的
に、フラッシュクリアはタグアレイにおいて使用されタ
グの間での全てのエントリの有効ビットをクリアする。
然しながら、本発明は、ＩＣメモリ内の全てのビット及
びワードラインへ拡張することが可能である。
【００２５】１つのビットライン対６２及び６６のみが
示されているが、１個のブロック（又はアレイ全体）に
おける全てのビットラインはそれらの夫々のゲート７４
を介して電荷分配ライン５６へ接続される。然しなが
ら、各ブロックは、過渡的電流を更に減少させるために
フラッシュクリア動作を互い違いとさせることを可能と
するために、それ自身のフラッシュクリアライン５６を
有することが可能である。
【００２６】図２の回路の動作を、図３のタイミングチ
ャートを参照して説明する。フラッシュクリア動作は時
間０における通常動作の終了と共に開始し、５つの期間
を有するものと考えることが可能である。これらの期間
はフラッシュクリア準備期間、フラッシュクリア開始期
間、フラッシュクリア、フラッシュクリア終了開始、フ
ラッシュクリア終了完了である。中３つの期間は本動作
における基本的なステップである。最初と最後の期間は
通常動作からの及び通常動作への遷移段階である。時間
ｔ0 におけるフラッシュクリア準備期間において、制御
論理７８が論理１におけるＦＬＡＳＨ制御信号を供給
し、論理０におけるＰ制御信号を供給し、論理０におけ
るＮ制御信号を供給し、論理０におけるＥＮC 制御信号
を供給し、論理１におけるＥＮ制御信号を供給し、且つ
論理１におけるＦＣＢC 制御信号を供給する。ＢＬＫ信
号、ＢＬＫC 信号及び主要ワードライン信号はこの場合
に興味のあるものではない。
【００２７】上述した論理信号の状態の結果として、電
荷分配ライン５６上に表われる信号ＦＣは論理０（例え
ば、ＶSS）状態にある。ＦＬＡＳＨ（フラッシュ）、Ｅ
Ｎ及びＥＮC の値は、トライステート状態とすることの
可能なドライバを低出力インピーダンスに設定し且つ電
荷分配ライン５６は約ＶSSへ放電する。ローカルワード
ライン４８上の信号は中間的なものであるが論理０とし
て示してある。補元ビットライン６２上の信号ＢＬＣの
値は論理１である。何故ならば、信号Ｐ及びＮの状態の
結果として、トランジスタ７０は導通状態にあり且つト
ランジスタ７２はカットオフ状態にあるからである。
【００２８】本実施例においては、ビットライン負荷６
８及び７０は静的負荷として作用するが、異なるタイプ
の負荷を使用することも可能である。ローカルデコーダ
は擬似的ＮＯＲゲートデコーダとして作用する。時間Ｔ
1 において、即ちフラッシュクリアの開始時において、
制御論理７８は制御信号Ｐを論理１へ駆動し且つ制御信
号ＥＮ及びＥＮC の状態を夫々０及び１へ逆転させる。
制御信号Ｎは不変のままであり且つフラッシュの値は不
変のままに留まることが可能である。トライステート状
態とすることの可能なドライバは、電荷分配ライン５６
に対して高出力インピーダンスを提示する。更に、制御
信号ＦＰＣC は論理１から論理０へ変化されている。Ｅ
ＮC 及びＦＰＣC における論理レベル変換の結果とし
て、ゲート７４及び７６は導通状態に駆動され、補元ビ
ットライン６２を分配ライン５６を介してローカルワー
ドライン４８へ短絡状態とさせる。１つのブロック、且
つ可能な場合には１つのアレイにおける補元ビットライ
ン６２及びローカルワードラインの全てをこのステップ
によって共に短絡状態とさせることが可能である。一
方、補元ビットライン６２をＶCCへ接続するトランジス
タ７０はカットオフ状態に駆動され、その結果、補元ビ
ットライン上の電荷はローカルワードライン４８へ分配
される。補元ビットライン６２とローカルワードライン
４８との間での電荷の分配は、信号ＦＣによって表わさ
れ、ローカルワードライン及びＢＬＣは半分の値をと
る。補元ビットライン上の電荷の供給源は前述した容量
効果である。時間期間Ｔ2 において、制御論理７８は、
再度、出力制御信号ＥＮ及びＥＮCの論理レベルを逆転
させ且つ、制御信号Ｎを論理１へ駆動する。その結果、
トランジスタ７４はカットオフ状態に駆動され、補元ビ
ットライン６２を電荷分配ライン５６から分離させる。
然しながら、トランジスタ７６は導通状態に留まる。更
に、制御論理７８からトライステート状態とすることの
可能なドライバ５４へのフラッシュ制御信号は、論理レ
ベル１へ駆動され、その結果制御信号ＦＣは論理１へ駆
動され、トライステート状態とすることの可能なドライ
バ５４は、今や低出力インピーダンスを有している。制
御信号Ｎが高であると、補元ビットライン６２は接地へ
接続され且つ論理０の値をとる。ローカルワードライン
は論理１へ駆動され、メモリセルゲート６０及び６４を
導通状態へ駆動し且つメモリセル５８を論理０の状態に
ある補元ビットライン６２へ接続する。
【００２９】時間Ｔ3 において、フラッシュクリアサイ
クルの終了が開始する。論理信号ＥＮは低状態へ移行し
且つ論理信号ＥＮC は高状態へ移行する。論理信号Ｎは
高状態から低状態へ移行し且つその他の信号は、フラッ
シュの場合における如く（破線によって示してある）、
「ｄｏｎ’ｔ ｃａｒｅ」レベルにあるか又は不変のま
ま留まる。再度、ゲート７６及び７４が両方とも導通状
態となり且つ補元ビットライン６２はローカルワードラ
イン４８へ短絡状態とされる。この場合に、電荷はロー
カルワードライン４８から補元ビットライン６２へ分配
される。制御信号Ｎが低状態であり且つＰが高状態であ
るので、補元ビットライン６２は接地及びＶCCの両方か
ら分離されている。その結果、ローカルワードライン４
８及び補元ビットライン６２は、電荷分配ライン５６と
共に、電荷分配に関連する中間的な論理レベルをとるも
のとして表わされている。
【００３０】時間Ｔ4 において、フラッシュクリア動作
の終了が完了する。制御論理７８はＦＣＰC を論理１へ
復帰させ、ＥＮを論理１へ復帰させ、ＥＮC を論理０へ
復帰させ、Ｐを論理０へ復帰させ且つＦＬＡＳＨ（フラ
ッシュ）を論理１へ復帰させる。電荷分配ライン５６
は、再度、低出力インピーダンスを提供し、且つ信号Ｆ
Ｃは論理０状態となる。このことは、ローカルワードラ
イン４８の制御をローカルデコーダ４６へ復帰させる。
ゲート７４及び７６はカットオフ状態にある。トランジ
スタ７０はオン状態であり、ＢＬＣをオン状態へ駆動
し、補元ビットライン６２を論理１へ駆動する。ローカ
ルワードライン上の信号の値は、該ブロック及び主要ワ
ードラインレベルによって決定される。時間Ｔ5 におい
て、通常動作を再開することが可能である。
【００３１】フラッシュクリア動作の開始及び終了の両
方がほぼ同一の時間において潜在的に密接にマッチさせ
た容量を充電し且つ放電することが関与することを認識
することによって、本発明は、エネルギを浪費すること
を回避している。ビットライン及びワードラインは最早
独立的にＶCC及びＶSSへ夫々充電及び放電されるもので
はなく、それらの間において電荷分配を行なう。ビット
ライン及びワードラインの間の容量がバランスされてい
る場合には、これによってピーク電流及び平均電流を半
分に減少させる。
【００３２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 スタティックランダムアクセスメモリを示し
た概略ブロック図。
【図２】 ＳＲＡＭの回路の一部を示した概略図。
【図３】 図２の回路の動作を説明するのに有用なタイ
ミング線図。
【符号の説明】
１ ＩＣメモリ １０ ブロック １３ センスアンプ １５ データドライバ ２０ 入力／出力回路 ２２ データバス ２４ 行デコーダ ２５ ＡＴＤ回路 ２６ 列デコーダ ２８ アドレスバッファ ２９ タイミング・制御回路 ４０ 主要ワードライン ４２ ブロックデコードライン ４４ 補元（相補的）ブロックデコードライン ４６ ローカルデコーダ ４８ ローカルワードライン ５０ ＣＭＯＳインバータ ５２ プルダウントランジスタ ５６ 電荷分配ライン ５８ メモリセル ６０ ゲート動作用トランジスタ ６２ 補元（相補的）ビットライン ６４ ゲート動作用トランジスタ ６６ 真ビットライン

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 ランダムアクセスメモリにおいて、 行及び列の形態にアレイ状とした複数個のメモリセル、 メモリセルの各行をアドレスするためのワードライン、 列内の各メモリセルに対してデータを出入れするための
    一対のビットライン、 一対のビットラインからの少なくとも第一のビットライ
    ンとワードラインとの間で電荷を担持するための電荷分
    配ライン、 前記電荷分配ラインを前記第一のビットラインへ選択的
    に接続するための第一スイッチ、 前記電荷分配ラインを前記ワードラインへ選択的に接続
    するための第二スイッチ、 前記第一ビットラインを論理１を表わす電圧源へ選択的
    に接続するための第三スイッチ、 前記第一ビットラインを論理０を表わす電圧源へ選択的
    に接続するための第四スイッチ、を有することを特徴と
    するランダムアクセスメモリ。
  2. 【請求項２】 請求項１において、トライステート状態
    とすることの可能なドライバが前記電荷分配ラインへ接
    続しており、前記電荷分配ライン上の電圧を制御しかつ
    前記電荷分配ラインに対して提示される出力インピーダ
    ンスを制御することを特徴とするランダムアクセスメモ
    リ。
  3. 【請求項３】 請求項２において、前記第一、第二、第
    三、第四スイッチ及び前記トライステート状態とするこ
    との可能なドライバを駆動するための制御信号を発生す
    る制御論理が設けられていることを特徴とするランダム
    アクセスメモリ。
  4. 【請求項４】 請求項３において、前記第一、第二、第
    三、第四スイッチがトランジスタであることを特徴とす
    るランダムアクセスメモリ。
  5. 【請求項５】 請求項４において、前記ランダムアクセ
    スメモリがスタティックランダムアクセスメモリである
    ことを特徴とするランダムアクセスメモリ。
  6. 【請求項６】 請求項２において、メモリセルからなる
    複数個のブロックが設けられており、前記ワードライン
    と前記電荷分配ラインとの間に接続されたトランジスタ
    ゲートを有しておりブロック選択信号レベルに応答する
    ブロックデコーダが設けられていることを特徴とするラ
    ンダムアクセスメモリ。
  7. 【請求項７】 請求項６において、主ワードラインが設
    けられており、ブロック選択レベルをワードラインへ印
    加するために選択信号に応答する主ワードラインデコー
    ダが設けられており、前記主ワードラインデコーダは、
    第二ブロック選択レベルの供給源と前記電荷分配ライン
    との間に接続されたインバータを有していることを特徴
    とするランダムアクセスメモリ。
  8. 【請求項８】 複数個のメモリセルが設けられており、
    各メモリセルはワードラインに沿ってアドレスされ且つ
    ビットライン上でアドレスされた後にアクセスされるス
    タティックランダムアクセスメモリにおいてメモリセル
    をクリアする方法において、 第一期間中に、各メモリセルに対するビットラインを第
    一電圧レベルへ駆動し、 第二期間中に、ビットラインをワードラインへ相互接続
    させてビットラインとワードラインとの間で電荷分配を
    行ない、 第三期間中に、ビットラインをワードラインから切断
    し、ビットラインを第二電圧レベルへ駆動すると共にワ
    ードラインを第一電圧レベルへ駆動する、上記各ステッ
    プを有することを特徴とする方法。
  9. 【請求項９】 請求項８において、更に、 第四期間中に、ビットラインを再度ワードラインへ接続
    させて電荷を分配させ、 第五期間中に、ビットラインをワードラインから切断し
    且つビットラインを第一電圧レベルへ駆動する、上記各
    ステップを有することを特徴とする方法。
  10. 【請求項１０】 請求項９において、前記第一電圧レベ
    ルがＶCCであり且つ論理１に対応しており、且つ前記第
    二電圧レベルがＶSSであり且つ論理０に対応しているこ
    とを特徴とする方法。
  11. 【請求項１１】 請求項８において、前記第一期間がフ
    ラッシュクリアを開始する前に発生し、前記第二期間が
    フラッシュクリアの開始に対応しており、且つ前記第三
    期間が前記メモリセルのフラッシュクリア動作に対応し
    ていることを特徴とする方法。
  12. 【請求項１２】 請求項９において、前記第一期間がフ
    ラッシュクリアの開始前に発生し、前記第二期間がフラ
    ッシュクリアの開始に対応しており、前記第三期間が前
    記メモリセルのフラッシュクリア動作に対応しており前
    記第四期間が前記メモリセルのフラッシュクリア動作の
    直後に発生し、且つ前記第五期間がフラッシュクリアサ
    イクルを終了させ且つ通常動作への復帰直前であること
    を特徴とする方法。
  13. 【請求項１３】 スタティックランダムアクセスメモリ
    において、 複数個のメモリセル、 前記複数個のメモリセルをアドレスするための複数個の
    ワードライン、 アドレスした後にメモリセルに対してデータを出入れす
    るビットライン、 各メモリセルに対するビットラインを第一電圧レベルへ
    駆動する手段、 ビットラインとワードラインとの間で電荷分配を行なう
    ためにビットラインをワードラインへ接続する手段、 ビットラインをワードラインから切断し且つビットライ
    ンを第二電圧レベルへ駆動すると共にローカルワードラ
    インを第一電圧レベルへ駆動する手段、を有することを
    特徴とするスタティックランダムアクセスメモリ。
  14. 【請求項１４】 請求項１３において、更に、 ビットラインが第二電圧レベルへ駆動され且つワードラ
    インが第一電圧レベルへ駆動された後に電荷を分配させ
    るためにビットラインとローカルワードラインとを再接
    続させる手段、 再接続を完了した後にビットラインをワードラインから
    切断し且つビットラインを第一電圧レベルへ駆動する手
    段、を有することを特徴とするスタティックランダムア
    クセスメモリ。
  15. 【請求項１５】 請求項１４において、前記第一電圧レ
    ベルがＶCCであり且つ論理１に対応しており、且つ前記
    第二電圧レベルがＶSSであり且つ論理０に対応している
    ことを特徴とするスタティックランダムアクセスメモ
    リ。
  16. 【請求項１６】 請求項１５において、前記ローカルワ
    ードラインを第一電圧レベルへ駆動する手段がトライス
    テート状態とすることの可能なドライバを有しているこ
    とを特徴とするスタティックランダムアクセスメモリ。
  17. 【請求項１７】 請求項１６において、前記ビットライ
    ンを第二電圧レベルへ駆動する手段が、ビットラインを
    第二電圧レベルへ接続するためのトランジスタスイッチ
    を有していることを特徴とするスタティックランダムア
    クセスメモリ。
  18. 【請求項１８】 請求項１５において、ビットライン上
    にトラジスタ負荷を与えるためにビットラインと電圧源
    との間に接続してトランジスタが設けられており、前記
    ビットラインに対するトランジスタ負荷は、ワードライ
    ンを前記第一電圧レベルの一定の割合へ接続させるため
    に使用されることを特徴とするスタティックランダムア
    クセスメモリ。
  19. 【請求項１９】 請求項１３において、前記ビットライ
    ンとワードラインとの間で電荷分配を行なうためにビッ
    トラインをワードラインへ接続させる手段が、電荷転送
    ラインと、ビットラインと前記電荷転送ラインとの間の
    伝達ゲートと前記電荷転送ラインとワードラインとの間
    の伝達ゲートとを有することを特徴とするスタティック
    ランダムアクセスメモリ。
  20. 【請求項２０】 請求項１９において、前記ワードライ
    ンを第一電圧レベルへ駆動する手段が、前記電荷転送ラ
    インへ接続されたトライステート状態とさせることの可
    能なドライバを有していることを特徴とするスタティッ
    クランダムアクセスメモリ。
  21. 【請求項２１】 請求項２０において、ビットラインと
    前記電荷転送ラインとの間の前記伝達ゲートが、相補的
    なＰ及びＮチャンネルトランジスタを有していることを
    特徴とするスタティックランダムアクセスメモリ。
  22. 【請求項２２】 請求項２１において、前記ビットライ
    ンが一対のビットラインからの相補的ビットラインであ
    ることを特徴とするスタティックランダムアクセスメモ
    リ。
JP6179915A 1993-07-30 1994-08-01 メモリアレイ用の電荷分配フラッシュクリア Pending JPH07147088A (ja)

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