JPH07141313A - 神経回路素子 - Google Patents

神経回路素子

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JPH07141313A
JPH07141313A JP5289130A JP28913093A JPH07141313A JP H07141313 A JPH07141313 A JP H07141313A JP 5289130 A JP5289130 A JP 5289130A JP 28913093 A JP28913093 A JP 28913093A JP H07141313 A JPH07141313 A JP H07141313A
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signal
circuit
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threshold
threshold value
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JP5289130A
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Inventor
Kotaro Oka
浩太郎 岡
Hiroto Ogawa
宏人 小川
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 神経回路素子の改善に関し、入力信号の受信
頻度や受信強度に応じて重みや閾値を変化させ、シナプ
ス部の興奮性及び抑制性をより生体系に近づけることに
より、その学習に対応させる時系列変化を導入する。た
学習を行う。 【構成】 入力信号Xi,〔i=1〜n〕に重み付けす
るシナプス結合を模擬した重み付け回路11を有する神
経回路素子において、重み付け回路11は、入力信号X
iの受信頻度が大きくなる場合には重みを増加し、入力
信号Xiの受信頻度が小さくなる場合には重みを減少す
る。また、被比較信号Yと閾値信号Ythとを比較する神
経細胞を模擬した閾値処理回路12を有する神経回路素
子において、閾値処理回路12は、被比較信号Yの受信
強度が大きくなる場合には、閾値θを増加し、被比較信
号Yの受信強度が小さくなる場合には、閾値θを減少す
る。

Description

【発明の詳細な説明】
【0001】〔目 次〕 産業上の利用分野 従来の技術(図6) 発明が解決しようとする課題 課題を解決するための手段(図1) 作用 実施例 (1)第1の実施例の説明(図2〜4) (2)第2の実施例の説明(図5) 発明の効果
【0002】
【産業上の利用分野】本発明は、神経回路素子に関する
ものであり、更に詳しく言えば、生体系の学習に時系列
変化を導入したニューロンモデルに関するものである。
近年,生体系神経科学の分野では、神経細胞での信号伝
達が単に電気信号によるものだけでなく、シナプス部の
分子状ガス(NO,CO)の生成や細胞内カルシウムの
動態が信号伝達を寄与していることが解明されてきてい
る。
【0003】また、従来型の人工ニューラルネットによ
れば、神経回路素子が多入力多出力型の非線型しきい素
子により構成され、入力信号の重みが閾値処理回路の出
力信号と教師信号との誤差に応じて修正される。しか
し、学習結果が局所的な近似解に収束したり、また、シ
ナプス結合の重み又はシナプス後細胞の閾値に対して時
系列を考慮した信号処理を行うことができず、学習の収
束は遅い。
【0004】そこで、時系列変化を導入することによ
り、シナプス部の興奮性及び抑制性をより生体系に近づ
け、生体の学習に対応させることができるニューロンモ
デルが望まれている。
【0005】
【従来の技術】図6は、従来例に係る神経回路素子の説
明図である。図6(A)は、その構成図であり、図6
(B)は、その問題点を説明する誤差対ニューロン結合
度の関係特性図をそれぞれ示している。例えば、生体系
の脳細胞を模擬した学習を実行する神経回路素子は、図
6(A)において、シナプス結合を模擬した重み付け回
路1及びシナプス後細胞を模擬した閾値処理回路2から
成る。重み付け回路1はn個の乗算器から成り、閾値処
理回路2は総和演算回路2A,コンパレータ2B,閾値
設定回路2C及び出力抵抗Rから成る。
【0006】当該回路素子の機能は、各入力信号Xiに
対して重み付け回路1の乗算器により重みWiがそれぞ
れ乗算されると、その総和ΣWiXiが閾値処理回路2
の総和演算回路2Aにより演算される。この演算結果信
号Yは被比較信号としてコンパレータ2Bに出力され
る。一方、閾値設定回路2Cからコンパレータ2Bに閾
値信号Ythが出力される。これにより、コンパレータ2
Bから出力信号Z0=1/〔1+e-Y+Yth〕が出力され
る。ニューロンモデルでは、抵抗Rの両端に出力電圧が
現れる。
【0007】また、従来例の生体系の脳細胞を模擬した
学習,例えば、誤差逆伝搬学習では、出力信号Z0と教
師信号との誤差を重み付け回路1の乗算器にフィードバ
ックし、入力信号Xiの重みWiを修正する方式により
実行している。このような学習方式はロボット学習,株
価の予測等に利用されている。
【0008】
【発明が解決しようとする課題】ところで、従来例によ
れば、神経回路素子が多入力多出力型の非線型しきい素
子により構成され、重み付け回路1の重みWiが出力信
号Z0と教師信号との誤差に応じて修正される。このた
め、図6(B)に示すように、当該神経回路素子の学習
の結果が局所的な近似解に収束する可能性がある。な
お、図6(B)において、縦軸が誤差εであり、横軸が
ニューロン結合度wkである。このような現象は、入力
信号Xiの受信頻度や受信強度に無関係に出力信号Z0
と教師信号との誤差に応じて一律に重みWiや閾値θを
修正する場合に多く見られる。
【0009】これにより、従来例の神経回路素子では、
シナプス結合の重み又はシナプス後細胞の閾値に対して
時系列を考慮した信号処理を元来行うことができず、学
習の収束が遅くなるという問題がある。なお、生体系神
経科学の分野では、神経細胞での信号伝達が単に電気信
号によるものだけでなく、シナプス部の分子状ガス(N
O,CO)の生成や細胞内カルシウムの動態が信号伝達
を寄与していることが解明されている。
【0010】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、入力信号の受信頻度や受信強度に
応じて重みや閾値を変化させ、シナプス部の興奮性及び
抑制性をより生体系に近づけることにより、その学習に
時系列変化を導入することが可能となる神経回路素子の
提供を目的とする。
【0011】
【課題を解決するための手段】図1は、本発明に係る神
経回路素子の原理図を示している。本発明に係る第1の
神経回路素子は、入力信号Xi,〔i=1〜n〕に重み
付けするシナプス結合を模擬した重み付け回路11を有
する神経回路素子において、前記重み付け回路11が入
力信号Xiの受信頻度に応じて重みWiを変更すること
を特徴とする。
【0012】なお、本発明の第1の神経回路素子におい
て、前記重み付け回路11は、入力信号Xiの受信頻度
が大きくなる場合には重みWiを増加し、前記入力信号
Xiの受信頻度が小さくなる場合には重みWiを減少す
ることを特徴とする。本発明の第2の神経回路素子は、
被比較信号Yと閾値信号Ythとを比較する神経細胞を模
擬した閾値処理回路12を有する神経回路素子におい
て、前記閾値処理回路12が被比較信号Yの受信強度に
応じて閾値θを変更することを特徴とする。
【0013】また、本発明の第2の神経回路素子におい
て、前記閾値処理回路12は、被比較信号Yの受信強度
が大きくなる場合には、閾値θを増加し、前記被比較信
号Yの受信強度が小さくなる場合には、閾値θを減少す
ることを特徴とし、上記目的を達成する。
【0014】
【作 用】本発明に係る第1の神経回路素子の動作を説
明する。例えば、離散時間系の形式ニューロンモデルに
おいて、入力信号Xiの受信頻度が大きくなる場合には
重み付け回路11により重みWiが増加され、反対に入
力信号Xiの受信頻度が小さくなる場合には重み付け回
路11により重みWiが減少される。
【0015】このため、重み付け回路11により、入力
信号Xiの受信頻度に応じて重みWiを自動変更するこ
とができ、従来例の神経回路素子に比べて細胞内カルシ
ウムの動態を模擬した非線形しきい値処理を行うことが
可能となる。これにより、シナプス結合の重みWiに対
して時系列を考慮した信号処理を行うことが可能とな
る。このような学習方法はパターン認識,自己組織化を
行うような神経回路を利用して、学習の収束を早めるこ
とが可能となる。
【0016】次に、本発明に係る第2の神経回路素子の
動作を説明する。例えば、同様なモデルにおいて、被比
較信号Yの受信強度が大きくなる場合には、閾値処理回
路12により閾値θが増加され、被比較信号Yの受信強
度が小さくなる場合には、閾値処理回路12により閾値
θが減少される。このため、閾値処理回路12により、
被比較信号Yの受信強度に応じて閾値θを自動変更する
ことができ、従来例の神経回路素子に比べてシナプス部
の興奮性及び抑制性をより生体系に近づけることが可能
となる。
【0017】これにより、シナプス後細胞の閾値に対し
て時系列を考慮した信号処理を行うことが可能となる。
また、第1の神経回路素子と同様に学習の収束を早める
ことが可能となる。
【0018】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図2〜5は、本発明の各実施例に係る
神経回路素子の説明図である。 (1)第1の実施例の説明 図2は、本発明の第1の実施例に係る神経回路素子の構
成図であり、図3(A),(B)は、その遅延回路の構
成図であり、図3(C)は、そのコンパレータCの出力
特性図である。また、図4(A)は、加算器の出力波形
図であり、図4(B)はδ関数による重み切り出しの説
明図をそれぞれ示している。
【0019】例えば、信号到着時間の履歴に応じてシナ
プス結合重みを変化させる離散時間系の形式ニューロン
モデルは、図2に示すように、n個の遅延回路D1〜D
nと、n個の加算器A1〜Anと、重み付け回路11
と、閾値処理回路12から成る。すなわち、遅延回路D
1はm個のディレイ素子d1〜dmから成り、各ディレ
イ素子d1〜dmが入力信号S1をΔtづづ遅延させ、
その遅延出力信号を加算器A1に出力する。ここで、Δ
tは離散時間系の刻み幅である。同様に、遅延回路D2
〜Dnはm個のディレイ素子d1〜dmから成り、各デ
ィレイ素子d1〜dmが入力信号S2〜SnをΔtづづ
遅延させ、その遅延出力信号を加算器A2〜Anにそれ
ぞれ出力する。
【0020】なお、各ディレイ素子d1〜dmは、例え
ば、図3(A)に示すような抵抗R11とキャパシタC11
から構成する。この素子d1〜dmを図3(B)に示す
ようなオペアンプOPとキャパシタC12により構成して
も良い。加算器A1は、遅延回路D1から出力されたm
個の遅延出力信号をそれぞれ加算し、シナプス前の入力
信号X1として、それを重み付け回路11の重み可変制
御回路B1に出力する。これにより、図4(A)に示す
ようなα関数により表現可能な一過性のメモリ効果のあ
る入力電流が得られる。この入力電流は生体系のシナプ
ス前細胞から出力される電気パルスに模擬される。
【0021】同様に、加算器A2〜Anは、各遅延回路
D2〜Dmから出力されたm個の遅延出力信号をそれぞ
れ加算し、シナプス前の入力信号X2〜Xiを重み付け
回路11の各重み可変制御回路B2〜Bnにそれぞれ出
力する。重み付け回路11はn個の重み可変制御回路B
1〜Bnから成り、シナプス結合を模擬する回路であ
る。重み可変制御回路B1は入力信号X1に重みW1を
乗算する従来例の機能に加え、入力信号X1の受信頻度
に応じて重みW1を変更する。
【0022】例えば、重み可変制御回路B1は、電圧電
流変換回路11A,アナログ記憶素子11B,増幅器11C及
び乗算器11Dから成る。電圧電流変換回路11Aは入力信
号X1を電圧から電流に変換する。アナログ記憶素子11
Bは入力電流を記憶保持する。増幅器11Cは保持電流を
増幅する。乗算器11Dは増幅電流に応じた重みW1を入
力信号Xに乗算する。これにより、入力信号X1の受信
頻度が大きくなる場合には重みW1を増加し、当該信号
X1の受信頻度が小さくなる場合には重みW1を減少す
ることができる。
【0023】同様に、重み可変制御回路B1〜B2は入
力信号X2〜Xiに重みW2〜Wnをそれぞれ乗算する
機能に加え、入力信号X2〜Xiの受信頻度に応じて重
みW2〜Wnをそれぞれ変更する。なお、各回路B2〜
Bnの変更機能は重み可変制御回路B1と同様である。
このシナプス結合の重みWiの変化は時間に対して一過
的な応答をする。
【0024】閾値処理回路12は加算器A0,コンパレ
ータC1,閾値設定回路VR及び出力抵抗R0から成
り、被比較信号Yと閾値信号Ythとを比較する神経細胞
を模擬した回路である。ここで、加算器A0は重み付け
回路11から出力された信号X1W1,X2W2…Xi
Wnの総和ΣXiWiを演算し、その結果信号として被
比較信号YをコンパレータC1に出力する。
【0025】コンパレータC1は閾値設定回路VRから
出力される閾値信号Ythと加算器A0から出力される被
比較信号Yとを比較する。その非線形しきい処理した出
力電圧Vout を次のシナプス部に出力する。ここで、出
力電圧Vout は出力抵抗R0に流れる出力電流Iout に
より生ずる電圧降下により得られる。また、図3(C)
にコンパレータC1の出力特性図であり、図3(C)に
おいて、横軸は入力電圧V1,V2の差であり、縦軸は
出力電圧Vout 又は出力電流Iout をそれぞれ示してい
る。
【0026】次に、本実施例に係る神経回路素子の動作
を説明する。例えば、生体系のシナプス前細胞からシナ
プス前に刺激が到達する状態として、図4に示すような
離散時間系の形式ニューロンモデルにおいて、入力信号
S1〜Snが遅延回路D1〜Dnに到達すると、それが
遅延回路D1〜Dnのディレイ素子d1〜dmによりΔ
tづづ遅延され、その遅延出力信号が加算器A1〜An
にそれぞれ出力される。
【0027】各遅延回路D1〜Dnから出力されたm個
の遅延出力信号は加算器A1〜Anによりそれぞれ加算
され、この各加算信号はシナプス結合状態として重み付
け回路11の重み可変制御回路B1〜Bnにそれぞれ出
力される。生体系では、この部位で学習が成立すると、
信号伝搬効率が上昇又は降下し、学習の素過程となる。
【0028】すなわち、n個の重み可変制御回路B1〜
Bnでは、抑制性シナプス又は興奮性シナプスが模擬さ
れる。例えば、加算器A1から出力された遅延出力電圧
が重み可変制御回路B1の電圧電流変換回路11Aにより
電流に変換され、それがアナログ記憶素子11Bに記憶保
持される。また、その保持電流は増幅器11Cにより増幅
され、この増幅電流に応じた重みW1が乗算器11Dによ
り自動変更される。
【0029】これにより、入力信号X1の受信頻度が大
きくなる場合には重みW1を増加し、当該信号X1の受
信頻度が小さくなる場合には重みW1を減少することが
できる。他の制御回路B2〜Bnでも、同様に、抑制性
シナプス又は興奮性シナプスが模擬され、入力信号Xi
の受信頻度が大きくなる場合には重みWiが増加され、
反対に、入力信号Xiの受信頻度が小さくなる場合には
重みWiが減少される。
【0030】この重み付けされた各信号X1W1,X2
W2…XiWnが、加算器A0に出力されると、シナプ
ス後部に刺激が伝搬された状態となる。加算器A0で
は、信号の総和ΣXiWiが演算され、その結果信号と
して被比較信号YがコンパレータC1に出力される。コ
ンパレータC1では、被比較信号Yと閾値信号Ythとが
比較され、神経細胞を模擬した非線形しきい処理が行わ
れる。
【0031】具体的には、閾値設定回路VRから出力さ
れた閾値電圧Vと加算器A0から出力された被比較電圧
V1とが比較され、その非線形しきい処理された出力電
圧Vout が次のシナプス部に出力される。このようにし
て、本発明の第1の実施例に係る神経回路素子によれ
ば、図2に示すように、重み付け回路11に重み可変制
御回路B1〜Bnが設けられる。
【0032】このため、重み可変制御回路B1〜Bnに
より、入力信号Xiの受信頻度に応じて重みWiを自動
変更することができ、従来例の神経回路素子に比べて細
胞内カルシウムの動態を模擬した非線形しきい値処理を
行うことが可能となる。これは、シナプス後部で細胞内
のカルシウム濃度が増大し、単位時間内に到着した入力
信号をより良く神経細胞に伝搬する状態を模擬してい
る。
【0033】これにより、シナプス結合の重みWiに対
して時系列を考慮した信号処理を行うことが可能とな
る。より具体的には、(1)式のように表現される。
【0034】
【数1】
【0035】但し、W(t+1)は時刻t+1での重み
であり、W(t)は時刻tでの重みであり、Δtは離散
時間の刻み幅であり、Tは観測時間である。(1)式に
おいて、texp(−t/Tp)はアルファ関数とよば
れるものであり、一過的に増大し、0まで減少するよう
な関数であれば、どの様なものも用いることができる。
【0036】このモデルの中で、Tpはシナプス結合の
重み上昇の時間の長短を決める定数である。通常の生体
の神経系では膜電位の減衰時間20msに対して、1.
5ms程度に取るのが普通である。しかし、当該神経回
路素子を用いる系に応じて、スケーリングする必要があ
る。また、定数Aは重みWを決める因子であり、通常1
以下の適当な値を用いる。なお、この定数Aが正であれ
ば、シナプス増強を示し、それが負であれば、シナプス
抑制を示す。(1)式の中で、B(nΔt)はシナプス
部位に刺激が到着したか否かを判定する関数であり、
(nΔt)時間で入力信号Xiが到着した場合には、1
を与え、入力刺激が到着しない場合には、0となる。δ
(t−nΔt)はディラックのデルタ関数である。この
関数の機能を図4(B)に具体的に示している。図4
(B)において、縦軸は入力信号Xiであり、横軸は時
間tである。デルタ関数はnΔt時間での重みWiを取
り出す場合に相当し、本発明の実施例では、アナログ記
憶素子11Bから増幅器11Cに出力された保持電流に基づ
いて重みW1を乗算器11Dにより制御することで実現し
ている。
【0037】このような機能をもつ人工神経回路素子を
用いることにより、シナプス部位に到着する信号の到着
時間に応じて神経細胞のシナプス結合の重みWiを変化
させることが可能となる。なお、このようなモデルでは
入力信号Xiがなければ、シナプス結合の重みWiは徐
々に減衰し、その極限では変化しない状態となる。この
ことで、高頻度で使用するシナプスは増強されるという
ヘビアンルールを回路素子レベルで実現することが可能
となる。また、パターン認識,自己組織化を行うような
神経回路で、学習の収束を早めることが可能となる。
【0038】(2)第2の実施例の説明 図5は、本発明の第2の実施例に係る神経回路素子の構
成図を示している。第2の実施例では第1の実施例と異
なり、コンパレータC2に閾値可変設定回路15が設け
られるものである。すなわち、第2の実施例に係る神経
回路素子は、図5において、n個の遅延回路D1〜Dn
と、n個の加算器A1〜Anと、n個の重み可変制御回
路B1〜Bnと、閾値処理回路22から成る。
【0039】閾値処理回路22は原理図の閾値処理回路
12の他の一例であり、被比較信号Yと閾値信号Ythと
を比較する従来例の機能に加え、被比較信号Yの受信強
度に応じて閾値θを変更する回路である。例えば、閾値
処理回路22は、加算器A0,コンパレータC2,閾値
可変設定回路15及び出力抵抗R0から成る。閾値可変
設定回路15は、電圧電流変換回路51,アナログ記憶
素子52,増幅器53及び乗算器54から成る。電圧電
流変換回路51は被比較信号Yを電圧から電流に変換す
る。アナログ記憶素子52は入力電流を記憶保持する。
増幅器53は保持電流を増幅する。乗算器54は増幅電
流に応じた閾値θを閾値信号Ythに乗算する。これによ
り、被比較信号Yの受信強度が大きくなる場合には、閾
値θを増加し、当該信号Yの受信強度が小さくなる場合
には、閾値θを減少することができる。
【0040】コンパレータC2は閾値可変設定回路15
から出力される閾値信号Ythと加算器A0から出力され
る被比較信号Yとを比較する。その非線形しきい処理し
た出力電圧Vout を後部シナプスに出力する。なお、遅
延回路D1〜Dn,加算器A1〜An,重み可変制御回
路B1〜Bn,加算器A0及び出力抵抗R0の機能につ
いては、第1の実施例と同様であるため、その説明を省
略する。
【0041】次に、本実施例に係る神経回路素子の動作
を説明する。例えば、離散時間系のニューロンモデルに
おいて、被比較信号Yの受信強度が大きくなる場合に
は、閾値可変設定回路15により閾値θが増加され、被
比較信号Yの受信強度が小さくなる場合には、反対に閾
値θが減少される。すなわち、閾値可変設定回路15で
は、加算器A0から出力された被比較信号Yが電圧電流
変換回路51により電流に変換され、それがアナログ記
憶素子52に記憶保持される。また、その保持電流は増
幅器53により増幅され、この増幅電流に応じた閾値θ
が乗算器54により自動変更される。この閾値θは一過
的に変化をする。
【0042】これにより、第1の実施例のようなシナプ
ス結合の重みではなく、神経細胞の学習を大局的に行う
ことが可能となる。このようにして、本発明の第2の実
施例に係る神経回路素子によれば、図5に示すように、
閾値処理回路22に閾値可変設定回路15が設けられ
る。このため、閾値可変設定回路15により、被比較信
号Yの受信強度に応じて閾値θを自動変更することがで
き、従来例の神経回路素子に比べてシナプス部の興奮性
及び抑制性をより生体系に近づけることが可能となる。
この設定回路15は、あたかも、生体系のシナプス部に
おいて、分子状ガス(NO,CO)の生成を模擬したよ
うな状態を演ずる。
【0043】これにより、シナプス後細胞の閾値に対し
て時系列を考慮した信号処理を行うことが可能となる。
つまり、定性的に述べると、シナプス後神経細胞の閾値
θを被比較信号Yに応じて減少又は増加させる方法であ
る。より具体的には、(2)式のように表現される。
【0044】
【数2】
【0045】但し、θ(t+1)は時刻t+1での閾値
であり、θ(t)は時刻tでの閾値であり、θoは閾値
の初期値であり、Δtは離散時間の刻み幅であり、Tは
観測時間である。この(2)式により神経細胞の興奮性
を増大させることが可能となる。この場合の興奮性の増
大は先の第1の実施例とは異なり、単一シナプスでのみ
起こるわけではなく、この神経細胞に結合した全てのシ
ナプス結合の重みWiを上昇させることに対応する。こ
れは、あたかも、生体系の樹状突起上において異種情報
の連合学習を実行することに等しい。
【0046】なお、本発明の第2の実施例では、シナプ
ス結合に情報を埋め込んでいるようなニューロンネット
においても、埋め込んだ情報を損なうことなく、閾値θ
を変化するような学習を実行することが可能となる。
【0047】
【発明の効果】以上説明したように、本発明の神経回路
素子によれば、入力信号の受信頻度に応じて重みを変更
する重み付け回路が設けられる。このため、入力信号の
受信頻度の大小に応じて重みが増減されることにより、
従来例に比べて細胞内カルシウムの動態を模擬した非線
形しきい値処理を行うことが可能となる。
【0048】また、本発明の他の神経回路素子によれ
ば、被比較信号の受信強度に応じて閾値を変更する閾値
処理回路が設けられる。このため、被比較信号の受信強
度の大小に応じて閾値が増減されることにより、従来例
に比べてシナプス部の興奮性及び抑制性をより生体系に
近づけることが可能となる。このような入力信号の到着
時間の履歴に応じてシナプス結合の重み又はシナプス後
部細胞の閾値を変化させる時系列変化を導入することに
より、高頻度で使用するシナプスを増強することが可能
となる。
【0049】これにより、パターン認識,自己組織化を
行うような神経回路に時系列処理機能を付与することが
でき、また、これを用いた学習を早期に収束させるニュ
ーロコンピュータの提供に寄与するところが大きい。
【図面の簡単な説明】
【図1】本発明に係る神経回路素子の原理図である。
【図2】本発明の第1の実施例に係る神経回路素子の構
成図である。
【図3】本発明の各実施例に係る遅延回路の構成図及び
コンパレータの出力特性図である。
【図4】本発明の各実施例に係る加算器の出力波形図及
びδ関数による重み切り出しの説明図である。
【図5】本発明の第2の実施例に係る神経回路素子の構
成図である。
【図6】従来例に係る神経回路素子の説明図である。
【符号の説明】
11…重み付け回路、 12…閾値処理回路、 Wi…重み、 θ…閾値、 X1〜Xi…入力信号、 Y…被比較信号、 Yth…閾値信号。

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 入力信号(Xi,〔i=1〜n〕)に重
    み付けするシナプス結合を模擬した重み付け回路(1
    1)を有する神経回路素子において、前記重み付け回路
    (11)が入力信号(Xi)の受信頻度に応じて重み
    (Wi)を変更することを特徴とする神経回路素子。
  2. 【請求項2】 前記重み付け回路(11)は、入力信号
    (Xi)の受信頻度が大きくなる場合には重み(Wi)
    を増加し、前記入力信号(Xi)の受信頻度が小さくな
    る場合には重み(Wi)を減少することを特徴とする請
    求項1記載の神経回路素子。
  3. 【請求項3】 被比較信号(Y)と閾値信号(Yth)と
    を比較する神経細胞を模擬した閾値処理回路(12)を
    有する神経回路素子において、前記閾値処理回路(1
    2)が被比較信号(Y)の受信強度に応じて閾値(θ)
    を変更することを特徴とする神経回路素子。
  4. 【請求項4】 前記閾値処理回路(12)は、被比較信
    号(Y)の受信強度が大きくなる場合には、閾値(θ)
    を増加し、前記被比較信号(Y)の受信強度が小さくな
    る場合には、閾値(θ)を減少することを特徴とする請
    求項3記載の神経回路素子。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007220032A (ja) * 2006-02-20 2007-08-30 Kyushu Institute Of Technology 時系列データ認識方法、時系列データ認識装置及びプログラム
WO2008023437A1 (fr) * 2006-08-25 2008-02-28 Hitachi, Ltd. Dispositif semi-conducteur
WO2009044751A1 (ja) * 2007-10-01 2009-04-09 Riken ニューロン装置、神経回路網装置、フィードバック制御装置、ならびに、情報記録媒体
JP2017138760A (ja) * 2016-02-03 2017-08-10 富士通株式会社 ボルツマンマシン、ボルツマンマシンの制御方法及びボルツマンマシンを有する情報処理装置
EP3340289A4 (en) * 2015-09-02 2018-08-22 Pezy Computing K.K. Semiconductor device
WO2020009201A1 (ja) * 2018-07-06 2020-01-09 ソニー株式会社 積和演算装置、積和演算回路及び積和演算方法
WO2020013069A1 (ja) * 2018-07-13 2020-01-16 ソニー株式会社 積和演算装置、積和演算回路、積和演算システム、及び積和演算方法
WO2020013103A1 (ja) * 2018-07-12 2020-01-16 ソニー株式会社 積和演算装置及び積和演算方法
CN111323654A (zh) * 2020-02-28 2020-06-23 北京大学 一种阻变器件的突触模拟方法及系统

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007220032A (ja) * 2006-02-20 2007-08-30 Kyushu Institute Of Technology 時系列データ認識方法、時系列データ認識装置及びプログラム
JP4710014B2 (ja) * 2006-02-20 2011-06-29 国立大学法人九州工業大学 時系列データ認識方法、時系列データ認識装置及びプログラム
WO2008023437A1 (fr) * 2006-08-25 2008-02-28 Hitachi, Ltd. Dispositif semi-conducteur
JPWO2008023437A1 (ja) * 2006-08-25 2010-01-07 株式会社日立製作所 半導体装置
WO2009044751A1 (ja) * 2007-10-01 2009-04-09 Riken ニューロン装置、神経回路網装置、フィードバック制御装置、ならびに、情報記録媒体
JP2009087114A (ja) * 2007-10-01 2009-04-23 Institute Of Physical & Chemical Research ニューロン装置、神経回路網装置、非負整数符号化装置、整数クラスタ装置、フィードバック制御装置、ならびに、プログラム
CN101809598A (zh) * 2007-10-01 2010-08-18 独立行政法人理化学研究所 神经元装置、神经网络装置、反馈控制装置及信息存储介质
US20100217733A1 (en) * 2007-10-01 2010-08-26 Riken Neuron device, neural network device, feedback control device, and information recording medium
US8620844B2 (en) 2007-10-01 2013-12-31 Riken Neuron device for simulating a nerve cell and neural network device, integer cluster device, feedback control device, and computer program product thereof
EP3340289A4 (en) * 2015-09-02 2018-08-22 Pezy Computing K.K. Semiconductor device
US10396856B2 (en) 2015-09-02 2019-08-27 Pezy Computing K.K. Semiconductor device
JP2017138760A (ja) * 2016-02-03 2017-08-10 富士通株式会社 ボルツマンマシン、ボルツマンマシンの制御方法及びボルツマンマシンを有する情報処理装置
WO2020009201A1 (ja) * 2018-07-06 2020-01-09 ソニー株式会社 積和演算装置、積和演算回路及び積和演算方法
US11947929B2 (en) 2018-07-06 2024-04-02 Sony Corporation Product-sum arithmetic device, product-sum arithmetic circuit, and product-sum arithmetic method
WO2020013103A1 (ja) * 2018-07-12 2020-01-16 ソニー株式会社 積和演算装置及び積和演算方法
CN112513864A (zh) * 2018-07-12 2021-03-16 索尼公司 乘法累加装置和乘法累加方法
US11900184B2 (en) 2018-07-12 2024-02-13 Sony Group Corporation Multiply-accumulate device and multiply-accumulate method
WO2020013069A1 (ja) * 2018-07-13 2020-01-16 ソニー株式会社 積和演算装置、積和演算回路、積和演算システム、及び積和演算方法
CN112384927A (zh) * 2018-07-13 2021-02-19 索尼公司 乘积累加运算装置、乘积累加运算电路、乘积累加运算系统和乘积累加运算方法
JPWO2020013069A1 (ja) * 2018-07-13 2021-08-02 ソニーグループ株式会社 積和演算装置、積和演算回路、積和演算システム、及び積和演算方法
TWI799588B (zh) * 2018-07-13 2023-04-21 日商索尼股份有限公司 積和運算裝置、積和運算電路、積和運算系統及積和運算方法
US12008338B2 (en) 2018-07-13 2024-06-11 Sony Group Corporation Multiply-accumulate operation device, multiply-accumulate operation circuit, multiply-accumulate operation system, and multiply-accumulate operation method
CN111323654A (zh) * 2020-02-28 2020-06-23 北京大学 一种阻变器件的突触模拟方法及系统
CN111323654B (zh) * 2020-02-28 2021-08-06 北京大学 一种阻变器件的突触模拟方法及系统

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