JPH07140955A - Image synchronization controller - Google Patents
Image synchronization controllerInfo
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- JPH07140955A JPH07140955A JP5286804A JP28680493A JPH07140955A JP H07140955 A JPH07140955 A JP H07140955A JP 5286804 A JP5286804 A JP 5286804A JP 28680493 A JP28680493 A JP 28680493A JP H07140955 A JPH07140955 A JP H07140955A
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- display
- image
- counter
- display control
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- Controls And Circuits For Display Device (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、画像表示制御装置に用
いられる画像同期制御装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image synchronization control device used in an image display control device.
【0002】[0002]
【従来の技術】図4は従来の典型的な画像表示制御装置
の構成を示す図である。図4において、システムバス40
を介して転送された画像データは、描画処理装置41によ
って画像メモリ42に格納される。一方、画像メモリ42の
シリアルポートからは画像データが常にCRT(chothod
e ray tube)表示制御装置43に転送されており、CRT
表示制御装置43は、描画処理装置41がクロック生成装置
45から入力したクロックに位相を合わせて出力するCR
T表示用同期信号に従いCRTモニタ44を制御し、CR
Tモニタ44の表示画面に画像データが表示されることに
なる。2. Description of the Related Art FIG. 4 is a diagram showing the configuration of a typical conventional image display control device. In FIG. 4, the system bus 40
The image data transferred via the drawing processing device 41 is stored in the image memory 42. On the other hand, the image data from the serial port of the image memory 42 is always CRT (chothod
e ray tube) Transferred to the display control device 43, CRT
In the display control device 43, the drawing processing device 41 is a clock generation device.
CR that outputs in phase with the clock input from 45
The CRT monitor 44 is controlled according to the T display synchronizing signal, and the CR
The image data will be displayed on the display screen of the T monitor 44.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、上記の
ように、従来の画像表示制御装置では、描画処理装置内
部にCRT表示用の同期信号生成回路があらかじめ内蔵
されており、その出力信号をCRT表示制御装置へ送る
ことによりCRTモニタへの画像表示を実現している。
このように、同期制御回路の動作がCRT専用に固定さ
れているため、液晶などの同期信号のタイミングや、解
像度の異なる表示装置には対応できないという問題点を
有していた。本発明は、上記従来の画像表示制御装置の
欠点を除去し、汎用描画処理装置に若干の付加回路を追
加することにより、液晶などCRTとは異なる制御を有
する表示装置の画面に表示することが可能な画像表示制
御装置を提供することを目的とするものである。However, as described above, in the conventional image display control device, the synchronizing signal generating circuit for CRT display is built in the drawing processing device in advance, and the output signal thereof is CRT display. The image is displayed on the CRT monitor by sending it to the control device.
As described above, since the operation of the synchronization control circuit is fixed only for the CRT, there is a problem that it cannot be applied to display devices having different timings of synchronization signals such as liquid crystal and different resolutions. The present invention eliminates the above-mentioned drawbacks of the conventional image display control device and adds a few additional circuits to the general-purpose drawing processing device to display on the screen of a display device such as a liquid crystal display having a control different from that of the CRT. An object is to provide a possible image display control device.
【0004】[0004]
【課題を解決するための手段】上記目的を達成するた
め、本発明の画像表示制御装置は、描画処理装置から入
力する表示制御信号を基に表示画面の原点が出力される
タイミングを検出する原点検出回路と、前記原点検出回
路に初期化されて表示画面の水平画素数をカウントする
水平同期カウンタと、前記原点検出回路に初期化され前
記水平同期カウンタの桁上がりを用いて表示画面の垂直
画素数をカウントする垂直同期カウンタと、前記水平同
期カウンタと前記垂直同期カウンタのそれぞれのカウン
ト数に応じて画像表示制御信号を生成する表示制御信号
生成回路とを具備した画像同期制御装置を有するもので
ある。In order to achieve the above object, an image display control device of the present invention is an origin for detecting the timing at which the origin of a display screen is output based on a display control signal input from a drawing processing device. A detection circuit, a horizontal synchronization counter which is initialized by the origin detection circuit and counts the number of horizontal pixels of the display screen, and a vertical pixel of the display screen which is initialized by the origin detection circuit and uses carry of the horizontal synchronization counter. An image synchronization control device including a vertical synchronization counter that counts a number, and a display control signal generation circuit that generates an image display control signal according to the respective count numbers of the horizontal synchronization counter and the vertical synchronization counter. is there.
【0005】[0005]
【作用】本発明は上記の構成により、描画処理装置が出
力する表示制御信号を基にして画像表示位置をあらため
てカウントし、そのカウント数を用いて新たに画像同期
制御信号を生成するため、同期制御の異なる種々の表示
装置に対応することのできる画像表示制御装置が実現さ
れる。According to the present invention, with the above configuration, the image display position is newly counted based on the display control signal output from the drawing processing device, and a new image synchronization control signal is generated using the count number. An image display control device capable of coping with various display devices having different controls is realized.
【0006】[0006]
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図1は本発明の第1の実施例である画
像同期制御装置を用いた画像表示制御装置の構成図であ
る。図1の画像表示制御装置では、原点検出回路160,
水平同期カウンタ161,垂直同期カウンタ162,表示制御
信号生成回路163からなる画像同期制御装置16が、描画
処理装置11とディスプレイ表示制御装置13との間に接続
されている。上記のように構成された画像表示制御装置
において、原点検出回路160には描画処理装置11より、
通常SYNCと呼ばれるCRT用の制御信号が入力す
る。図2は典型的なSYNC信号と関連信号の波形を示
したものである。画像表示区間にHighとなっているこ
のSYNC信号は、水平表示ラインが切り替わる水平ブ
ランク期間中に数表示クロック期間Lowとなる。そして
最終水平ラインの表示が終了し、第1水平ラインの表示
開始までの垂直ブランク期間中に数水平ライン期間程度
Lowになる。したがって、原点検出回路160はSYNC
信号が水平ブランク期間中の数表示クロックよりLow期
間が長い箇所を検出し、初期化信号を水平同期カウンタ
161と垂直同期カウンタ162へ出力する。水平同期カウン
タ161,垂直同期カウンタ162は、原点検出回路160に初
期化された時点から、接続する表示装置14の水平/垂直
解像度や、水平/垂直ブランク期間に合わせてそれぞれ
カウントを続け、そのカウント値を表示制御信号生成回
路163へ出力する。表示制御信号生成回路163は、それぞ
れのカウント値からディスプレイ表示制御装置13が所望
する制御信号を生成し出力することにより、表示装置14
への画像表示が実現される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of an image display control device using an image synchronization control device according to a first embodiment of the present invention. In the image display control device of FIG. 1, the origin detection circuit 160,
An image synchronization control device 16 including a horizontal synchronization counter 161, a vertical synchronization counter 162, and a display control signal generation circuit 163 is connected between the drawing processing device 11 and the display display control device 13. In the image display control device configured as described above, the origin detection circuit 160 includes the drawing processing device 11,
Normally, a control signal for CRT called SYNC is input. FIG. 2 shows the waveforms of a typical SYNC signal and related signals. This SYNC signal, which is High during the image display section, becomes several display clock periods Low during the horizontal blank period during which the horizontal display lines are switched. Then, the display of the final horizontal line is completed, and during the vertical blank period until the display of the first horizontal line is started, it becomes Low for several horizontal line periods. Therefore, the origin detection circuit 160 is
The signal where the Low period is longer than the number of display clocks during the horizontal blank period is detected, and the initialization signal is used as the horizontal synchronization counter.
161 and the vertical synchronization counter 162. The horizontal sync counter 161 and the vertical sync counter 162 continue counting from the time they are initialized by the origin detection circuit 160 in accordance with the horizontal / vertical resolution and the horizontal / vertical blank period of the connected display device 14, respectively. The value is output to the display control signal generation circuit 163. The display control signal generation circuit 163 generates a control signal desired by the display display control device 13 from each count value and outputs the control signal, whereby the display device 14
The image display on the screen is realized.
【0007】上記の画像表示制御装置では、描画処理装
置11と画像同期制御装置16とがクロック生成装置15から
出力される同一のクロックで動作しているため、画像メ
モリ12からディスプレイ表示制御装置13へ転送されるシ
リアル画像データと、画像同期制御装置16が生成する表
示制御信号とは、自動的に位相が一致する構成になって
いる。しかしながら、描画処理装置11における描画性能
がクロック生成装置15からのクロック周波数に依存して
いる一方、ディスプレイ表示制御装置13の要求する表示
クロック周波数が極端に遅い場合、上記構成の画像表示
制御装置では描画性能の大幅な劣化を招くことになりか
ねない。この対処として、図3に第2の実施例の構成を
示す。本実施例では、描画処理装置、画像メモリの描画
性能に影響する部分と画像同期制御装置、画像表示制御
装置の表示装置に影響する部分とはそれぞれ独立したク
ロック生成装置によって動作する。さらに画像メモリが
描画処理装置に指定されたタイミングで出力するシリア
ル画像データを表示装置が規定する出力タイミングに合
わせるために、フィールドメモリを用いた制御を行な
う。図3において、原点検出回路360は描画処理装置31
から入力する信号に基づいて各カウンタを非同期信号に
初期化するとともに、フィールドメモリ38へのシリアル
画像データ入力を制御する。一方、表示制御信号生成回
路363は各カウンタの値に応じてディスプレイ表示制御
装置33とともにフィールドメモリ38からのシリアル画像
データ出力のタイミングを制御する。このように本実施
例の画像表示制御装置では、カウンタへの初期化信号を
非同期とし、シリアル画像データのタイミング変換をフ
ィールドメモリで制御することにより、描画処理装置に
おける描画性能に影響を与えることなく表示装置への画
像表示を実現することができる。In the above-described image display control device, the drawing processing device 11 and the image synchronization control device 16 operate on the same clock output from the clock generation device 15, so that the image memory 12 to the display display control device 13 are operated. The serial image data transferred to and the display control signal generated by the image synchronization control device 16 are automatically matched in phase. However, while the drawing performance in the drawing processing device 11 depends on the clock frequency from the clock generation device 15, when the display clock frequency required by the display display control device 13 is extremely slow, the image display control device with the above configuration The drawing performance may be significantly deteriorated. As a measure against this, FIG. 3 shows the configuration of the second embodiment. In this embodiment, the drawing processing device, the part that affects the drawing performance of the image memory, and the part that affects the image synchronization control device and the display device of the image display control device operate by independent clock generators. Further, in order to match the serial image data output by the image memory at the timing designated by the drawing processing device with the output timing specified by the display device, control using the field memory is performed. In FIG. 3, the origin detection circuit 360 is a drawing processing device 31.
Each counter is initialized to an asynchronous signal on the basis of a signal input from, and serial image data input to the field memory 38 is controlled. On the other hand, the display control signal generation circuit 363 controls the timing of serial image data output from the field memory 38 together with the display display control device 33 according to the value of each counter. As described above, in the image display control device of this embodiment, the initialization signal to the counter is made asynchronous and the timing conversion of the serial image data is controlled by the field memory, so that the drawing performance in the drawing processing device is not affected. Image display on the display device can be realized.
【0008】[0008]
【発明の効果】以上の説明から明らかなように、本発明
によれば、従来固定されている描画処理装置の表示同期
制御を付加回路を用いて可変にしたことにより、様々な
同期制御の表示装置に対応することができ、CRT表示
専用に開発された描画処理装置を用いた液晶表示制御な
どを簡単に実現することが可能となる効果を有する。As is apparent from the above description, according to the present invention, the display synchronization control of the conventionally fixed drawing processing device is made variable by using the additional circuit, so that various synchronization control displays are displayed. It has an effect that it can be applied to a device and can easily realize liquid crystal display control using a drawing processing device developed exclusively for CRT display.
【図1】本発明の第1の実施例における画像表示制御装
置の構成図である。FIG. 1 is a configuration diagram of an image display control device according to a first embodiment of the present invention.
【図2】本発明の第1の実施例における主な信号波形を
示す図である。FIG. 2 is a diagram showing main signal waveforms in the first example of the present invention.
【図3】本発明の第2の実施例における画像表示制御装
置の構成図である。FIG. 3 is a configuration diagram of an image display control device according to a second embodiment of the present invention.
【図4】従来の画像表示制御装置の構成図である。FIG. 4 is a configuration diagram of a conventional image display control device.
10,30,40…システムバス、 11,31,41…描画処理装
置、 12,32,42…画像メモリ、 13,33…ディスプレ
イ表示制御装置、 14,34…表示装置、 15,45…クロ
ック生成装置、 16,36…画像同期制御装置、 35…描
画クロック生成装置、 37…表示クロック生成装置、
38…フィールドメモリ、 43…CRT表示制御装置、
44…CRTモニタ、 160,360…原点検出回路、 16
1,361…水平同期カウンタ、 162,362…垂直同期カウ
ンタ、 163,363…表示制御信号生成回路。10, 30, 40 ... System bus, 11, 31, 41 ... Drawing processing device, 12, 32, 42 ... Image memory, 13, 33 ... Display display control device, 14, 34 ... Display device, 15, 45 ... Clock generation Device, 16, 36 ... Image synchronization control device, 35 ... Drawing clock generation device, 37 ... Display clock generation device,
38 ... Field memory, 43 ... CRT display controller,
44 ... CRT monitor, 160, 360 ... Origin detection circuit, 16
1, 361 ... Horizontal sync counter, 162, 362 ... Vertical sync counter, 163, 363 ... Display control signal generation circuit.
Claims (2)
を基に表示画面のある一意の点が出力されるタイミング
を検出する原点検出回路と、前記原点検出回路に初期化
されて表示画面の水平画素数をカウントする水平同期カ
ウンタと、前記原点検出回路に初期化され前記水平同期
カウンタの桁上がりを用いて表示画面の垂直画素数をカ
ウントする垂直同期カウンタと、前記水平同期カウンタ
と前記垂直同期カウンタのそれぞれのカウント数に応じ
て画像表示制御信号を生成する表示制御信号生成回路を
具備したことを特徴とする画像同期制御装置。1. An origin detection circuit for detecting a timing at which a unique point on the display screen is output based on a display control signal input from a drawing processing device, and a horizontal display screen initialized by the origin detection circuit. A horizontal sync counter for counting the number of pixels, a vertical sync counter which is initialized by the origin detection circuit and counts the number of vertical pixels of the display screen by using the carry of the horizontal sync counter, the horizontal sync counter and the vertical sync. An image synchronization control device comprising a display control signal generation circuit for generating an image display control signal according to each count number of a counter.
点出力タイミングを検出し、水平同期カウンタ,垂直同
期カウンタの初期化とともにシリアル画像データのフィ
ールドメモリへの入力を制御し、表示制御信号生成回路
は前記フィールドメモリからの画像データ出力を制御す
るよう構成したことを特徴とする請求項1記載の画像同
期制御装置。2. The origin detection circuit detects origin output timing asynchronous with the display device, initializes the horizontal synchronization counter and the vertical synchronization counter, and controls the input of serial image data to the field memory to generate a display control signal. The image synchronization control apparatus according to claim 1, wherein the circuit is configured to control the image data output from the field memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5286804A JPH07140955A (en) | 1993-11-16 | 1993-11-16 | Image synchronization controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5286804A JPH07140955A (en) | 1993-11-16 | 1993-11-16 | Image synchronization controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07140955A true JPH07140955A (en) | 1995-06-02 |
Family
ID=17709268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5286804A Pending JPH07140955A (en) | 1993-11-16 | 1993-11-16 | Image synchronization controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07140955A (en) |
-
1993
- 1993-11-16 JP JP5286804A patent/JPH07140955A/en active Pending
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