JPH0713982A

JPH0713982A - Ｙ／ｚ変換回路

Info

Publication number: JPH0713982A
Application number: JP17471393A
Authority: JP
Inventors: Kokuriyou Kotobuki; 国梁寿; Sunao Takatori; 直高取; Makoto Yamamoto; 山本　　誠; Chikashi Oosawa; 庶大澤; Akira Urushibata; 晶漆畑
Original assignee: TAKAYAMA KK
Current assignee: TAKAYAMA KK
Priority date: 1993-06-22
Filing date: 1993-06-22
Publication date: 1995-01-17

Abstract

(57)【要約】【目的】２進数表記信号を基数変換することでニュー
ラルネットワークの信号線数を削減する。【構成】２進数８ビットデータの内、入力電圧Ｖa0，
Ｖa1はコンデンサＣx0,Ｃx1( 静電容量Ｃp1＝２×Ｃx
0）を介してバッファＶＰ0 の入力端子に接続する。入
力電圧Ｖa2，Ｖa3はコンデンサＣx2, Ｃx3( 静電容量Ｃ
p3＝２×Ｃx2）を介してバッファＶＰ1 の入力端子に接
続する。入力電圧Ｖa4，Ｖa5はコンデンサＣx4, Ｃx5(
静電容量Ｃp5＝２×Ｃx4）を介してバッファＶＰ2 の入
力端子に接続する。入力電圧Ｖa6，Ｖa7はコンデンサＣ
x6, Ｃx7( 静電容量Ｃp7＝２×Ｃx6）を介してバッファ
ＶＰ3 の入力端子に接続する。バッファＶＰ0 〜ＶＰ3
の出力端子より４進数４ビットの信号Ｖb0〜Ｖb3を得
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、学習・自己組織化能力
を持ち、並列分散処理を高速に行うことができるニュー
ラルコンピュータ内の信号線数を削減するＹ／Ｚ変換回
路（Ｙ進数／Ｚ進数変換回路）に関する。

【０００２】

【従来の技術】現在広く一般に使用されているコンピュ
ータは、ノイマン型コンピュータと呼ばれ、一定のプロ
グラムに従って逐次処理を行うコンピュータである。し
かし、この様なノイマン型コンピュータでは１つのＣＰ
Ｕが一つ一つのコマンドをデコードして処理を行うた
め、その処理速度には自ずと限界がある。そこで、複数
の処理を同時平行処理できると共に、自己学習能力を持
つ並列処理能力に優れた脳の機能を模倣したニューラル
コンピュータに大きな期待が寄せられている。

【０００３】

【発明が解決しようとする課題】また、従来のノイマン
型コンピュータでは基数ｒ＝２の２進数データで処理が
行われるためデータ線数が相対的に多い。例えば、１０
進数で表された数値１５に着目すると、１０進数では０
から９のディジット中“１”と“５”の二つのディジッ
トを用いれば表記することができ、仮に多値信号を取り
扱える信号線があるなら、２ビットですむ（なお、情報
量の基本単位はビットであり、１０進数の“１５”は２
ビットである）。しかし、２進数では“１１１１”で、
少なくとも４ビット必要になる。この様に従来のデジタ
ルコンピュータでは、１つのデータを処理するのに必要
なビット数が２進数であるが故多くなる。此の結果、各
演算処理を行うためのデバイス間を接続する信号線が多
くなると共に、演算処理に必要な回路部品がビット数に
応じて増大することになる。

【０００４】したがって、ニューラルコンピュータを従
来のコンピュータと同じ２進数で構成すると信号線が多
く、非常に複雑なものとなり、アートワークその他の工
数が増大するとともに、回路規模が巨大になり、低消費
電力、コンパクト化が困難になる。

【０００５】本発明は、以上の点に鑑み、より少ない信
号線でデータ授受を行うことができるように、処理対象
データのビット数を削減するための基数変換を行うと共
に、消費電力が極めて少なく且つ大規模集積化が可能な
Ｙ／Ｚ変換回路（Ｙ進数／Ｚ進数変換回路）を提供する
ものである。

【０００６】

【課題を解決するための手段】本発明に係るＹ／Ｚ変換
回路は、２進数ｎビット（ｎは自然数）で構成される入
力信号の最下位から上位へ第（Ｌ×ｋ＋ｉ）番目〔ｍ，
ｋ，ｉは自然数；０＜ｍ＜ｎ、Ｌはｎ／ｍを四捨五入す
る；ｉ＝０，１，・・・Ｌで、各ｋ値に対してｉ＝０，
１，・・・Ｌと変化する〕の入力信号が第（Ｌ×ｋ＋
ｉ）番目の容量結合素子を介して第ｍ番目のＭＯＳトラ
ンジスタで構成されているリニアアンプの入力端子に接
続されると共に、前記第（Ｌ×ｋ＋ｉ）番目の容量結合
素子の静電容量値が前記第（Ｌ×ｋ＋ｉ＋１）番目の容
量結合素子の静電容量値の半分であり、前記２進数ｎビ
ットの入力信号を（２のＬ乗）進数ｍビットの信号に変
換することを特徴とする。

【０００７】

【作用】第（Ｌ×ｋ＋ｉ）番目の容量結合素子（即ちコ
ンデンサ）の静電容量値が第（Ｌ×ｋ＋ｉ＋１）番目の
容量結合素子の静電容量値の半分であるので、各第（Ｌ
×ｋ＋ｉ）番目の入力信号の電圧値は、この静電容量値
が異なるコンデンサによってリニアアンプの入力端子に
コンデンサの値に比例した電圧値となって印加される。
この結果、リニアアンプの出力端子より多値電圧値を持
った信号が出力されるので、２進数ｎビットデータを
（２のＬ乗）進数ｍビットの信号に変換することができ
る。

【０００８】

【実施例】図１に本発明に係るＹ／Ｚ変換回路の一実施
例を示す。この図において、２進数８ビットの入力Ｖa0
〜Ｖa7は、２ビット毎にグループ分けされ、コンデンサ
Ｃx0〜Ｃx7を介してバッファＶＰ0 〜ＶＰ3 の各入力に
接続される。例えば、入力Ｖa0、Ｖa1はコンデンサＣx
0、Ｃx1を介してバッファＶＰ0 の入力端子に接続され
ている。入力Ｖa2〜Ｖa7も同じようにコンデンサＣx2〜
Ｃx7を介して各バッファＶＰ1 〜Ｖa3のそれぞれの入力
端子に接続されている。なお、コンデンサＣx0、Ｃx2、
Ｃx4、Ｃx6の静電容量値は全て同じであり、コンデンサ
Ｃx1、Ｃx3、Ｃx5、Ｃx7はコンデンサＣx0、Ｃx2、Ｃx
4、Ｃx6の静電容量の約２倍となっている。

【０００９】そして、各バッファＶＰ0 〜Ｖa3から４進
数の３ビットデータに基数変換された信号Ｖb0〜Ｖb3が
出力される。次に、本発明にかかる第２実施例を図２に
示す。この図２に示すＹ／Ｚ変換回路は、２進数９ビッ
トのデータを８進数３ビットのデータに基数変換する回
路である。この図において、２進数９ビットの各入Ｖa0
〜Ｖa8は３つのグループに分けられ、各グループそれぞ
れの入力ＶanがコンデンサＣynを介して各バッファＶＰ
m に入力される。

【００１０】即ち、入力Ｖa0〜Ｖa2はコンデンサＣy0〜
Ｃy2を介してバッファＶＰ0 の入力端子に接続され、入
力Ｖa3〜Ｖa5はコンデンサＣy3〜Ｃy5を介してバッファ
ＶＰ1 の入力端子に接続され、入力Ｖa6〜Ｖa8はコンデ
ンサＣy6〜Ｃy8を介してバッファＶＰ2 の入力端子に接
続されている。そして各バッファＶＰ0 〜ＶＰ2 から８
進数３ビットのデータが信号Ｖj0〜Ｖj2として出力され
る。なお、コンデンサＣy0、Ｃy3、Ｃy6の静電容量値は
全て同じであり、しかもコンデンサＣy1、Ｃy4、Ｃy7は
コンデンサＣy0、Ｃy3、Ｃy6の静電容量値の２倍であ
り、コンデンサＣy2、Ｃy5、Ｃy8はコンデンサＣy0、Ｃ
y3、Ｃy6の静電容量値の4 倍となっている。

【００１１】次に、図１、２におけるバッファＶＰ0 〜
ＶＰ3 の具体例を図３、４に示す。図３は一般的なＣＭ
ＯＳソースフォロワ回路であり、入力電圧Ｖinはディプ
レッション型ｎＭＯＳトランジスタＴ１及びディプレッ
ション型ｐＭＯＳトランジスタＴ２のゲート端子に入力
される。ディプレッション型ｎＭＯＳトランジスタＴ１
のドレイン端子は電源Ｖddに接続されており、ディプレ
ッション型ｐＭＯＳトランジスタＴ２のドレイン端子は
グランドレベル等の電源Ｖss（電源Ｖdd＞電源Ｖss）に
接続されている。

【００１２】ディプレッション型ｎＭＯＳトランジスタ
Ｔ１のソース端子とディプレッション型ｐＭＯＳトラン
ジスタＴ２のソース端子が接続されており、この接続中
点より電圧Ｖout が出力される。なお、このソースフォ
ロア回路の電圧増幅度Ａv は１である。

【００１３】また、図４にはＣＭＯＳインバータを３段
直列に接続して構成されるインバータ１１０、１１２を
用いて入力Ｖinの微小レベルを検出するチャージ・アン
プ回路を示す。この図４において入力Ｖinはコンデンサ
Ｃ10を介してインバータ１１０の入力端子に接続されて
おり、このインバータ１１０の出力端子はコンデンサＣ
12に接続されていると共に、コンデンサＣ11を介してイ
ンバータ１１０の入力端子にフィードバック接続されて
いる。コンデンサＣ12の他端はインバータ１１２の入力
端子に接続されており、インバータ１１２の出力端子は
コンデンサＣ13を介してインバータ112 の入力端子にフ
ィードバック接続されている。インバータ１１２の出力
端子から電圧Ｖout が出力される。

【００１４】これら図３又は図４に示すバッファが図
１、２のバッファＶＰ0 〜ＶＰ3 に用いられる。

【００１５】以上の構成において、各回路の動作を簡単
に説明する。図１の第１実施例において、バッファＶＰ
0 の入力電圧Ｖc0と各入力Ｖa0、Ｖa1との関係は、（Ｃx0×Ｖa0＋Ｃx1×Ｖa1）÷（Ｃx0＋Ｃx1）＝Ｖc0 ・・・（１）で与えられる。またコンデンサＣx1の静電容量はＣx1＝
２×Ｃx0であるので、上記（１）式は、（Ｖa0＋２×Ｖa1）÷３＝Ｖc0 ・・・（２）となる。従って、入力（Ｖa0、Ｖa1）の論理組み合わせ
が（０, ０）であると、バッファＶＰ0 の入力電圧Ｖc0
は“０”になる。なおここでの“０”はローレベル電圧
を意味する。逆に“１”ならハイレベル電圧を意味する
ものとする。

【００１６】同じように入力（Ｖa0、Ｖa1）＝（１,
０）であると、電圧Ｖc0＝１÷３になり、入力（Ｖa0、
Ｖa1）＝（０, １）であると、電圧Ｖc0＝２÷３にな
り、入力（Ｖa0、Ｖa1）＝（１, １）であると、電圧Ｖ
c0＝１になる。このように、入力Ｖa0、Ｖa1の論理組み
合わせにより、バッファＶＰ0 の入力電圧Ｖc0が４レベ
ルの電圧値を取ることになる。同じ関係が、入力Ｖa2、
Ｖa3の論理組み合わせに対する電圧Ｖc1に、入力Ｖa4、
Ｖa5の論理組み合わせに対する電圧Ｖc2に、入力Ｖa6、
Ｖa7の論理組み合わせに対する電圧Ｖc3に成り立つ。

【００１７】また、図１のバッファＶＰ0 〜ＶＰ3 であ
る図３のＣＭＯＳソースフォロア回路は、電圧増幅度Ａ
v が１であり、入力Ｖinの電圧と略等しい電圧Ｖout が
出力される。また、ソースフォロア回路は出力抵抗が低
いので、この図３のソースフォロア回路の後に繋ぐ回路
に供給する電流をより多くすることができる。したがっ
て、各入力電圧Ｖc0〜Ｖc3はそのままの電圧で信号Ｖb0
〜Ｖb3として出力される。これにより、２進数８ビット
のデータが４進数４ビットに基数変換される。

【００１８】また、図４のチャージ・アンプ回路におい
ては、電圧Ｖout ＝入力Ｖin×（Ｃ10／Ｃ11) ×（Ｃ12
／Ｃ13) で与えられるので、コンデンサＣ10＝Ｃ11及び
コンデンサＣ12、Ｃ13とすれば、電圧増幅度Ａv ＝１に
することができると共に、入力Ｖinの微小レベルを検出
することができる。よって、図１のバッファＶＰ0 〜Ｖ
Ｐ3 に図４のチャージ・アンプ回路を用いても同様に、
２進数８ビットのデータを４進数４ビットに基数変換可
能である。

【００１９】図２の第２実施例の場合、コンデンサＣy
0：Ｃy1：Ｃy2＝Ｃy3：Ｃy4：Ｃy5＝Ｃy6：Ｃy7：Ｃy8
＝１：２：４になっており、図２のバッファＶＰ0 の入
力電圧Ｖe0＝（Ｖa0＋２×Ｖa1＋４×Ｖa2）÷７とな
る。したがって入力Ｖa0、Ｖa1、Ｖa2の論理組み合わせ
により、８段階のレベルを持った出力信号Ｖj0を得るこ
とができ、この結果２進数９ビットのデータが８進数３
ビットのデータに基数変換することができる。

【００２０】また、図２において、コンデンサを介して
バッファＶＰm に繋ぐ入力本数をさらに１本増加させれ
ば、例えば２進数８ビットのデータを１６進数２ビット
のデータに変換することもできる。加えて、本発明で
は、変換対象のデータビット数を図１、２の８又は９ビ
ットに限定するものではなく、それより少ないビット数
でも、それより多いビット数でもよい。また、バッファ
ＶＰm の電圧増幅度Ａvを１以上にしてもよく、特に電
圧増幅度Ａv を本発明は“１”に限定するものではない
し、バッファＶＰm の構成を図３、４に限定するもので
はない。

【００２１】以上説明してきたように、本発明の各実施
例によれば、２進数のデータを４以上の偶数の基数デー
タに変換することが容易にできる。つまり、２値レベル
信号を多値レベル信号に簡単な回路構成で変換すること
ができる。また、コンデンサを集積回路内に設けること
は、二酸化シリコンを金属配線とエミッタ拡散層でサン
ドイッチすることで容易に形成することができ、しかも
本実施例の回路構成ではＭＯＳトランジスタを用いるの
で、大規模なニューラルネットワークを構成する場合、
より高い集積化を図ることができると共に、コンデンサ
を介してＭＯＳトランジスタのゲート端子に入力を印加
するので、入力抵抗を極めて高くすることができので、
ニューラルネットワークの消費電力をより低く抑えるこ
とができ、しかも高速処理が可能である。

【００２２】

【発明の効果】以上のように本発明のＹ／Ｚ変換回路に
よれば、信号線数をより削減できるので、ニューラルネ
ットワークの回路規模のより小型化と、演算処理の高速
化と、低消費電力化と、大規模集積化とが可能である。

【図面の簡単な説明】

【図１】本発明の第１実施例回路図である。

【図２】本発明の第２実施例回路図である。

【図３】図１、２の回路におけるバッファＶＰm の具体
例である。

【図４】図１、２の回路におけるバッファＶＰm の具体
例である。

【符号の説明】

Ｔ１ディプレッション型ｎＭＯＳトランジスタＴ２ディプレッション型ｐＭＯＳトランジスタＶＰ0 、ＶＰ1 、ＶＰ2 、ＶＰ3 バッファ

フロントページの続き (72)発明者大澤庶東京都世田谷区北沢３−５−18 鷹山ビル株式会社鷹山内 (72)発明者漆畑晶東京都世田谷区北沢３−５−18 鷹山ビル株式会社鷹山内

Claims

【特許請求の範囲】

【請求項１】２進数ｎビット（ｎは自然数）で構成さ
れる入力信号の最下位から上位へ第（Ｌ×ｋ＋ｉ）番目
〔ｍ，ｋ，ｉは自然数；０＜ｍ＜ｎ、Ｌはｎ／ｍを四捨
五入する；ｉ＝０，１，・・・Ｌで、各ｋ値に対してｉ
＝０，１，・・・Ｌと変化する〕の入力信号が第（Ｌ×
ｋ＋ｉ）番目の容量結合素子を介して第ｍ番目のリニア
アンプの入力端子に接続されると共に、前記第（Ｌ×ｋ
＋ｉ）番目の容量結合素子の静電容量値が前記第（Ｌ×
ｋ＋ｉ＋１）番目の容量結合素子の静電容量値の半分で
あり、前記２進数ｎビットの入力信号を（２のＬ乗）進
数ｍビットの信号に変換することを特徴とするＹ／Ｚ変
換回路。
【請求項２】前記リニアアンプがＭＯＳトランジスタ
で構成されていることを特徴とする請求項１記載のＹ／
Ｚ変換回路。