JPH0713924A - バスドライバレシーバ集積回路 - Google Patents

Abstract

(57)【要約】 【構成】 内部に共通バスのクロックとプロセッサのク
ロックとを同期させる機構を設け、また転送データを蓄
積しておくレジスタまたはレジスタファイルを設け、デ
ータの送受信用の入出力バッフアを制御する信号を内部
で生成し、共通バスのバイト幅や信号線種の状況に対応
できるバイトスライス構成とする。 【効果】 アドレス情報および命令情報およびデータの
送受を一つの素子で行うことができ、共通バスの動作ク
ロックとプロセッサとの動作クロックとが同期していな
い場合でもそれらを同期させることができ、共通バスの
動作クロックが高速なためにプロセッサの動作がそれに
追付けない場合でもデータを蓄積しておくことができ、
共通バスの高速処理に対処することが可能になる。ま
た、パリティチェック回路を設けることにより、データ
の正当性の確保を検証することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、共通バスとプロセッサ
との間に位置し、共通バスの共通信号群の送受信に使用
するためのバスドライバレシーバ集積回路に関する。

【０００２】

【従来の技術】共通バスとプロセッサとの間に位置し、
共通バスの共通信号群の送受信に使用するための従来の
バスドライバレシーバ回路は、市販の汎用の素子を使用
して構成している。

【０００３】

【発明が解決しようとする課題】上述したように、従来
のバスドライバレシーバ回路は、市販の汎用の素子を使
用して構成しているため、アドレス情報の送受用と、命
令情報の送受用と、データの送受用とに対して異った素
子を使用しなければならいという問題点を有している。
更に、共通バスの動作クロックとプロセッサとの動作ク
ロックとが同期していない場合は、それらを同期させる
ための回路を追加する必要があり、また、共通バスの動
作クロックが高速なためにプロセッサの動作がそれに追
付けない場合は、データを蓄積しておく回路を追加する
必要があり、また、データの正当性の確保を検証する必
要がある場合は、チェック回路を追加する必要がある等
の問題点も有している。更にまた、共通バスに対して送
出するデータの出力制御信号をバスドライバ以外の素子
によって出力しているため、共通バスのクロックサイク
ルの高速化に対する限界値が低く、高速化を実現するた
めの妨げとなっているという問題点も有している。

【０００４】

【課題を解決するための手段】本発明の第一のバスドラ
イバレシーバ集積回路は、共通バスと接続する第一およ
び第四の入出力バッファと、プロセッサと接続する第二
および第三の入出力バッファと、前記共通バスに対して
送出するアドレス情報または命令情報を格納する第一の
レジスタと、前記共通バスからのアドレス情報または命
令情報を受信して格納する第二のレジスタと、前記第一
の入出力バッファに対して送出するデータを格納する第
三のレジスタと、前記共通バスに対して送出する書込み
データを格納する第一のレジスタファイルと、前記共通
バスからの読出しデータを受信して格納する第二のレジ
スタファイルと、前記第一のレジスタファイルの書込み
番地を指定する第一のカウンタと、前記第一のレジスタ
ファイルの読出し番地を指定する第二のカウンタと、前
記第二のレジスタファイルの書込み番地を指定する第三
のカウンタと、前記第二のレジスタファイルの読出し番
地を指定する第四のカウンタと、前記第一の入出力バッ
ファの出力の制御を行う第一のフリップフロップと、前
記第二の入出力バッファの出力の制御を行う第二のフリ
ップフロップと、前記第四の入出力バッファの出力の制
御を行う第三のフリップフロップと、前記共通バスに対
して送出するエラー情報を格納する第四のフリップフロ
ップと、前記共通バスからのエラー情報を受信して格納
する第五のフリップフロップと、前記第一のレジスタに
格納されているデータまたは前記第一のレジスタファイ
ルに格納されているデータの選択を指示する第六のフリ
ップフロップと、前記第五のフリップフロップの指示に
よって前記第一のレジスタに格納されているデータまた
は前記第一のレジスタファイルに格納されているデータ
のうちの何れか一方を選択する第一の切換回路と、前記
第一の切換回路からのデータまたは前記第二の入出力バ
ッファからのデータのうちの何れか一方を選択する第二
の切換回路と、前記第二のフリップフロップからのデー
タまたは入力バッファからのデータのうちの何れか一方
を選択する第三の切換回路とを備えたものであり、更
に、前記第三のレジスタの出力データのパリティチェッ
クを行ってその結果を出力する第一のパリティチェック
回路と、前記第二のレジスタの出力データのパリティチ
ェックを行ってその結果を出力する第二のパリティチェ
ック回路とを備えたものである。

【０００５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００６】図１は本発明の一実施例を示すブロック図
である。図１において、参照符号１〜４は入出力バッフ
ァであり、入出力バッファ１およびは入出力バッファ４
は、共通バスであるシステムバスと接続し、入出力バッ
ファ２および入出力バッファ３は、プロセッサと接続す
る。

【０００７】参照符号１０〜１２はレジスタであり、レ
ジスタ（ＡＳＮ）１０は、システムバスに対して送出す
るアドレス情報または命令情報を格納し、レジスタ（Ｓ
ＡＳＮ）１１は、システムバスからのアドレス情報また
は命令情報を受信して格納し、レジスタ（ＳＤＴ）１２
は、入出力バッファ１に対して送出するデータを格納す
る。

【０００８】参照符号２０および２１はレジスタファイ
ルであり、レジスタファイル（ＷＢＦ）２０は、システ
ムバスに対して送出する書込みデータを格納し、レジス
タファイル（ＲＢＦ）２１は、システムバスからの読出
しデータを受信して格納する。

【０００９】参照符号３０〜３３はカウンタ（＋１カウ
ンタ）であり、カウンタ（ＷＷＡ）３０は、レジスタフ
ァイル（ＷＢＦ）２０の書込み番地を指定し、カウンタ
（ＷＲＡ）３１は、レジスタファイル（ＷＢＦ）２０の
読出し番地を指定し、カウンタ（ＲＷＡ）３Ｄは、レジ
スタファイル（ＲＢＦ）２１の書込み番地を指定し、カ
ウンタ（ＲＲＡ）３３は、レジスタファイル（ＲＢＦ）
２１の読出し番地を指定する。

【００１０】参照符号４０〜４５はフリップフロップで
あり、フリップフロップ（ＥＣ）４０は、入出力バッフ
ァ１の出力の制御を行い、フリップフロップ（ＥＢ）４
１は、入出力バッファ２の出力の制御を行い、フリップ
フロップ（ＥＥ）４２は、入出力バッファ４の出力の制
御を行い、フリップフロップ（ＥＯ）４３は、システム
バスに対して送出するエラー情報を格納し、フリップフ
ロップ（ＥＩ）４４は、システムバスからのエラー情報
を受信して格納し、フリップフロップ（ＳＡ）４５は、
レジスタ（ＡＳＮ）１０に格納されているデータまたは
レジスタファイル（ＷＢＦ）２０に格納されているデー
タの選択を指示する。

【００１１】参照符号５０〜５２は切換回路であり、切
換回路（ＡＤＳ）５０は、フリップフロップ（ＳＡ）４
５の指示によってレジスタ（ＡＳＮ）１０に格納されて
いるデータまたはレジスタファイル（ＷＢＦ）２０に格
納されているデータのうちの何れか一方を選択し、切換
回路（ＳＤＳ）５１は、切換回路（ＡＤＳ）５０からの
データまたは入出力バッファ２からのデータのうちの何
れか一方を選択し、切換回路（ＥＢＳ）５２は、フリッ
プフロップ（ＥＢ）４１からのデータまたは入力バッフ
ァ７８からのデータのうちの何れか一方を選択する。

【００１２】参照符号６０および６１はパリティチェッ
ク回路であり、パリティチェック回路６０は、レジスタ
（ＳＤＴ）１２の出力データのパリティチェックを行っ
てその結果を出力し、パリティチェック回路６１は、レ
ジスタ（ＳＡＳＮ）１１の出力データのパリティチェッ
クを行ってその結果を出力する。

【００１３】参照符号７０〜８６は入力バッファであ
り、これらはすべてプロセッサと接続する。入力バッフ
ァ７０は、フリップフロップ（ＳＡ）４５に対して切換
回路（ＡＤＳ）５０の選択動作を制御するためのデータ
を供給する。論理値“０”のときはレジスタファイル
（ＷＢＦ）２０に格納されているデータを選択し、論理
値“１”のときはレジスタ（ＡＳＮ）１０に格納されて
いるデータを選択するように制御する。入力バッファ７
１は、レジスタファイル（ＷＢＦ）２０に対するデータ
の格納の指示と、カウンタ（ＷＷＡ）３０に対する＋１
のカウントの指示とを行う。入力バッファ７２は、カウ
ンタ（ＷＲＡ）３１に対する＋１のカウントの指示を行
う。入力バッファ７３は、レジスタファイル（ＲＢＦ）
２１に対するデータの格納の指示と、カウンタ（ＲＷ
Ａ）３２に対する＋１のカウントの指示とを行う。入力
バッファ７４は、カウンタ（ＲＲＡ）３３に対する＋１
のカウントの指示を行う。入力バッファ７５は、入出力
バッファ３に対して出力の指示を行う。入力バッファ７
６は、入出力バッファ２に対して出力の指示を行う。入
力バッファ７７は、フリップフロップ（ＥＢ）４１に対
してデータを供給して入出力バッファ２に対して出力の
指示を行う。入力バッファ７８は、切換回路（ＥＢＳ）
５２の選択動作を制御する。論理値“０”のときはフリ
ップフロップ（ＥＢ）４１に格納されているデータを選
択し、論理値“１”のときは入力バッファ７６からのデ
ータを選択するように制御する。入力バッファ７９は、
切換回路（ＳＤＳ）５１の選択動作を制御する。論理値
“０”のときは切換回路（ＡＤＳ）５０に格納されてい
るデータを選択し、論理値“１”のときは入力バッファ
７９からのデータを選択するように制御する。

【００１４】入力バッファ８０は、レジスタ（ＡＳＮ）
１０およびレジスタ（ＳＡＳＮ）１１およびレジスタフ
ァイル（ＲＢＦ）２１およびカウンタ（ＷＲＡ）３１お
よびカウンタ（ＲＷＡ）３２およびフリップフロップ
（ＥＣ）４０およびフリップフロップ（ＥＥ）４２およ
びフリップフロップ（ＥＯ）４３およびフリップフロッ
プ（ＥＩ）４４およびフリップフロップ（ＳＡ）４５に
対してシステムバスクロックを供給する。入力バッファ
８１は、レジスタファイル（ＷＢＦ）２０およびカウン
タ（ＷＷＡ）３０およびカウンタ（ＲＲＡ）３３および
フリップフロップ（ＥＢ）４１に対してプロセッサクロ
ックを供給する。システムバスクロックとプロセッサク
ロックとは、同期クロックでも非同期クロックでも同相
クロックでもよい。入力バッファ８２は、本バスドライ
バレシーバ集積回路（バスドライバレシーバＬＳＩ）を
初期化するための信号を供給する。

【００１５】入力バッファ８３は、フリップフロップ
（ＥＥ）４２に対してデータを供給して入出力バッファ
４に対して出力の指示を行う。入力バッファ８４は、フ
リップフロップ（ＥＯ）４３に対してデータを供給す
る。入力バッファ８５は、レジスタ（ＡＳＮ）１０に対
して入出力バッファ３からのデータを格納する指示を行
う。入力バッファ８６は、システムバスが使用可能であ
ることを示す信号を入力してフリップフロップ（ＥＣ）
４０に送出する。

【００１６】参照符号９０〜９２は出力バッファであ
り、これらもまたプロセッサと接続する。出力バッファ
９０は、フリップフロップ（ＥＩ）４４の出力データを
入力し、システムバスに対して送出するエラー信号をプ
ロセッサに対して送出する。出力バッファ９１は、パリ
ティチェック回路６０の出力信号を入力し、レジスタ
（ＳＤＴ）１２に格納したデータのパリティチェックを
行った結果をプロセッサに報告する。出力バッファ９１
は、パリティチェック回路６１の出力信号を入力し、レ
ジスタ（ＳＡＳＮ）１１に格納したデータのパリティチ
ェックを行った結果をプロセッサに報告する。

【００１７】図２は図１の実施例と共通バスおよびプロ
セッサとの接続状態を示すブロック図である。

【００１８】図２において、参照符号１００〜１０４は
システムバス線群であり、システムバス線群（ＡＤＷ
Ｄ）１００は、アドレス情報と書込みデータとの送受ラ
インである。システムバス線群（ＣＤＷＤ）１０１は、
バス命令情報と書込みデータとの送受ラインである。シ
ステムバス線群（ＷＭＳＫ）１０２は、書込み位置を指
示するラインである。システムバス線群（ＲＤＴＵ）１
０３は、読出しデータの上位データを出力するラインで
ある。システムバス線群（ＲＤＴＬ）１０４は、読出し
データの下位データを出力するラインである。

【００１９】参照符号３００ａ〜３００ｅは、それぞれ
図１のバスドライバレシーバＬＳＩであり、参照符号２
００は、プロセッサ（ＲＰＣ）である。

【００２０】参照符号１１０〜１１４は、バスドライバ
レシーバＬＳＩ３００ａ〜３００ｅとプロセッサ（ＲＰ
Ｃ）２００との接続線であり、接続線（ライン）１１０
はアドレス情報の送受ライン、接続線（ライン）１１１
はバス命令情報の送受ライン、接続線（ライン）１１２
は書込み位置指示データの送出ライン、接続線（ライ
ン）１１３は読出しデータの受信ライン、接続線（ライ
ン）１１４は書込みデータの送出ラインである。

【００２１】図３は図１の実施例に対する共通バスから
の命令のうち、メモリ書込み命令およびメモリ読出し命
令を示すタイミングチャートで、（ａ）は、メモリ書込
み命令において、１ワードの書込みデータを送出する場
合のタイミングチャート、（ｂ）は、メモリ書込み命令
において、４ワードの書込みデータを送出する場合のタ
イミングチャート、（ｃ）は、メモリ読出し命令におい
て、１ワードの読出しデータが送られてくる場合のタイ
ミングチャート、（ｄ）は、メモリ読出し命令におい
て、４ワードの読出しデータが送られてくる場合のタイ
ミングチャートである。

【００２２】図４は図１の実施例における共通バスの使
用要求から使用許可・エラー報告までの動作を示すタイ
ミングチャートである。

【００２３】図４において、信号５００〜５０３は、バ
ス調停部と各プロセッサとが個別に接続されたときの信
号を示し、信号（ＲＥＱ）５００はシステムバス使用要
求信号、信号（ＡＣＰ）５０１はシステムバス使用許可
信号、信号（ＢＯＰ）５０２は、システムバスの使用許
可を受けたプロセッサがアドレス情報とバス命令情報と
を送出する共通信号、信号（ＥＲＲ）５０３は、システ
ムバスを使用した結果、アドレス情報またはバス命令情
報にパリティチェックエラーを検出したときの共通信号
である。

【００２４】次に、上述のように構成したバスドライバ
レシーバＬＳＩの動作について説明する。

【００２５】バスドライバレシーバＬＳＩは、制御の対
象とする信号によって異った動作をする。また、システ
ムバスに対するデータの送出と、システムバスからのデ
ータの受信とでも異った動作をする。

【００２６】まず、アドレス情報またはバス命令情報を
送出するときの動作について説明する。アドレス情報ま
たはバス命令情報は、図４に示すタイミングＴ０におい
てシステムバスに送出される。

【００２７】システムバスとの接続は、図１の入出力バ
ッファ１を使用する。プロセッサがシステムバスが使用
可能であることを認識できるのは、図４のタイミングＴ
Ａの信号（ＡＣＰ）５０１によるのみであり、この信号
を図１の入力バッファ８６に入力することにより、図４
のタイミングＴ０においてフリップフロップ（ＥＣ）４
０が有効となり、入出力バッファ１からレジスタ（ＳＤ
Ｔ）１２の内容を送出することが可能となる。このこと
は、レジスタ（ＳＤＴ）１２におけるアドレス情報また
はバス命令情報の格納をタイミングＴ０までに行ってお
く必要があることを意味し、従ってタイミングＴＡまで
にアドレス情報またはバス命令情報をレジスタ（ＡＳ
Ｎ）１０に格納しておかなければならない。

【００２８】システムバスの使用を要求するプロセッサ
は、図４のタイミングＴＲで入出力バッファ３にアドレ
ス情報またはバス命令情報を供給し、入力バッファ８５
によってレジスタ（ＡＳＮ）１０に対して入出力バッフ
ァ３からのデータの格納の指示を行うことにより、タイ
ミングＴＡにおいてレジスタ（ＡＳＮ）１０に必要なデ
ータを格納することができる。

【００２９】レジスタ（ＡＳＮ）１０に格納したデータ
は、切換回路（ＡＤＳ）５０および切換回路（ＥＢＳ）
５２を介してレジスタ（ＳＤＴ）１２に供給される。こ
のため、フリップフロップ（ＳＡ）４５は、タイミング
ＴＡまでに論理値“１”を保持している必要があり、入
力バッファ７０には、図４の信号（ＲＥＱ）５００と同
じタイミングで切換回路（ＡＤＳ）５０を切換えるため
の信号を供給する。切換回路（ＥＢＳ）５２を切換え
は、入力バッファ７９に常に論理値“０”の信号を供給
することによって行う。

【００３０】レジスタ（ＳＤＴ）１２からシステムバス
に送出するアドレス情報またはバス命令情報は、パリテ
ィチェック回路６０におけるパリティチェックの結果を
出力バッファ９１を介して観測することにより、送出情
報の正当性のチェックを行う。

【００３１】システムバスサイクルが高速化を求められ
ていない場合は、切換回路（ＡＤＳ）５０の出力を直接
入出力バッファ１に接続し、入力バッファ８６によって
直接入出力バッファ１の出力の制御を行い、また、入力
バッファ７０によって直接切換回路（ＡＤＳ）５０の切
換え動作の制御を行うように構成してもよい。

【００３２】レジスタ（ＳＤＴ）１２を設ける場合は、
フリップフロップ（ＳＡ）４５を介さずに入力バッファ
７０によって直接に切換回路（ＡＤＳ）５０の切換え動
作の制御を行う方が、プロセッサからの制御がし易い。
この場合は、図４の信号（ＡＣＰ）５０１を入力バッフ
ァ７０に供給する。

【００３３】次に、アドレス情報またはバス命令情報を
システムバスから取込むときの動作について説明する。

【００３４】システムバスにおける動作を常時監視して
プロセッサ内のキャッシュメモリのデータの保証を確保
するため、アドレス情報およびバス命令情報をプロセッ
サに取込む必要があるが、このため、システムバス上の
アドレス情報またはバス命令情報は、入出力バッファ１
を介してレジスタ（ＳＡＳＮ）１１に格納し、レジスタ
（ＳＡＳＮ）１１から入出力バッファ３を介してプロセ
ッサに供給する。

【００３５】システムバス上のアドレス情報またはバス
命令情報が図４のタイミングＴ０で動作しているとき、
レジスタ（ＳＡＳＮ）１１は、タイミングＴ１でそのデ
ータを格納する。レジスタ（ＳＡＳＮ）１１は、常にシ
ステムバス上のデータを１周期遅れで格納するため、プ
ロセッサは、これに合わせて有効な時点で引取りを行う
必要がある。図４の信号（ＢＯＰ）５０２は、このため
の信号である。信号（ＢＯＰ）５０２は、タイミングＴ
０で出現するため、プロセッサ内において１周期遅らせ
たタイミングＴ１で使用する。

【００３６】この信号（ＢＯＰ）５０２を入力バッファ
７５に接続することにより、入出力バッファ３は、タイ
ミングＴ１においてレジスタ（ＳＡＳＮ）１１のデータ
をプロセッサに供給することができる。

【００３７】入力バッファ７５に対して、入力バッファ
８５に対して供給する信号をインバートして供給しても
よい。この場合、レジスタ（ＡＳＮ）１０へのデータの
格納タイミングが異なる以外は、全てレジスタ（ＳＡＳ
Ｎ）１１のデータが入出力バッファ３を介してプロセッ
サに供給される。

【００３８】また、信号（ＢＯＰ）５０２を入出力バッ
ファ４に接続し、フリップフロップ（ＥＩ）４４を介し
て出力バッファ９０から信号を得ることにより、１周期
遅れたタイミングの信号を得ることも可能である。この
場合、入力バッファ８３には、論理値“０”の信号を供
給することによって、入出力バッファ４の出力の制御を
行うことを禁止しておく必要がある。

【００３９】次に、書込みデータおよび書込み位置情報
の送出動作について説明する。

【００４０】書込みデータおよび書込み位置情報は、そ
れぞれ異なるバスドライバレシーバＬＳＩを使用する
が、図３（ａ）および（ｂ）に示すように、それらの送
出タイミングは同じである。このため、バスドライバレ
シーバＬＳＩは同じ動作をする。書込みデータの送出
は、ＤＭＡ転送の場合は複数のワードを連続的に転送す
る必要があり、また、アドレス情報またはバス命令情報
を送る信号線群と同じ信号線群を使用することが多い。
システムバスサイクルとプロセッササイクルとが同期・
同相のクロックであれば、送出タイミングに合わせて順
次にプロセッサから書込みデータを送出すればよいが、
非同期の場合は、一時的に書込みデータを蓄積しておく
必要があり、このため、プロセッサ内にバッファレジス
タを設けることもあるが、この場合は、バスドライバレ
シーバＬＳＩの制御が複雑になり、また、プロセッサの
ハードウエアが増加するため、バッファレジスタをバス
ドライバレシーバＬＳＩに内蔵させることが多い。

【００４１】書込みデータは、入出力バッファ２からレ
ジスタファイル（ＷＢＦ）２０に送られ、カウンタ（Ｗ
ＷＡ）３０によって指定される番地に、入力バッファ７
１で指定されたタイミングで格納される。カウンタ（Ｗ
ＷＡ）３０は、入力バッファ７１からレジスタファイル
（ＷＢＦ）２０に送られる信号で＋１のカウントアップ
を行うため、書込みデータがレジスタファイル（ＷＢ
Ｆ）２０に格納された時点で、次の番地を示している。
カウンタ（ＷＷＡ）３０およびカウンタ（ＷＲＡ）３１
は、初期値としてレジスタファイル（ＷＢＦ）２０の同
じ番地を保持するように設定されている。

【００４２】レジスタファイル（ＷＢＦ）２０からのデ
ータの読出しは、カウンタ（ＷＲＡ）３１によって指定
された番地のデータを、切換回路（ＡＤＳ）５０および
切換回路（ＳＤＳ）５１を介してレジスタ（ＳＤＴ）１
２に格納し、これを入出力バッファ１を介してシステム
バスに送出することによって行う。

【００４３】システムバスサイクルとプロセッササイク
ルとが同期・同相のクロックである場合は、レジスタフ
ァイル（ＷＢＦ）２０は、通常のレジスタでもよい。こ
の場合、カウンタ（ＷＷＡ）３０およびカウンタ（ＷＲ
Ａ）３１は不用である。

【００４４】レジスタファイル（ＷＢＦ）２０およびカ
ウンタ（ＷＷＡ）３０の動作クロックとしては、入力バ
ッファ８１に入力する第二のクロック信号を使用し、こ
の第二のクロック信号としては、プロセッサの動作クロ
ックを供給する。システムバスのクロックとプロセッサ
のクロックとが同じであるときは、入力バッファ８０に
供給する第一のクロック信号を入力バッファ８１にも供
給すればよい。

【００４５】また、レジスタファイル（ＷＢＦ）２０を
使用せず、入出力バッファ２から切換回路（ＳＤＳ）５
１を介して直接レジスタ（ＳＤＴ）１２に書込みデータ
を格納すらようにしてもよい。

【００４６】書込みデータの正当性のチェックは、パリ
ティチェック回路６０におけるパリティチェックの結果
を出力バッファ９１を介して観測することによって行
う。

【００４７】次に、読出しデータの取込み動作について
説明する。

【００４８】主記憶装置からの読出しデータは、入出力
バッファ１からレジスタファイル（ＲＢＦ）２１に送ら
れ、カウンタ（ＲＷＡ）３２によって指定される番地
に、入力バッファ７３からの書込み指示信号によって格
納される。

【００４９】レジスタファイル（ＲＢＦ）２１への書込
み動作が終了すると、カウンタ（ＲＷＡ）３２は、入力
バッファ７３からレジスタファイル（ＲＢＦ）２１に送
られる信号で＋１のカウントアップを行うため、読出し
データがレジスタファイル（ＲＢＦ）２１に格納された
時点で、次の番地を示している。

【００５０】レジスタファイル（ＲＢＦ）２１からのデ
ータの読出しは、カウンタ（ＲＲＡ）３３によって指定
された番地のデータを、入出力バッファ２を介してプロ
セッサに送出することによって行う。カウンタ（ＲＷ
Ａ）３２およびカウンタ（ＲＲＡ）３３は、初期値とし
てレジスタファイル（ＲＢＦ）２１の同じ番地を保持す
るように設定されている。

【００５１】入出力バッファ２の出力の制御は、入力バ
ッファ７６または入力バッファ７７の何れかからの信号
によって行われる。入力バッファ７６または入力バッフ
ァ７７の選択は、切換回路（ＥＢＳ）５２において行わ
れ、切換回路（ＥＢＳ）５２に対する指示は、入力バッ
ファ７８からの信号によって行われる。

【００５２】入力バッファ７７からの信号は、入力バッ
ファ８１から供給される第二ののクロック信号によって
動作するフリップフロップ（ＥＢ）４１に格納され、切
換回路（ＥＢＳ）５２を介して入出力バッファ２に送ら
れる。

【００５３】カウンタ（ＲＲＡ）３３およびフリップフ
ロップ（ＥＢ）４１は、入力バッファ８１から供給され
る第二ののクロック信号によって動作する。入力バッフ
ァ８１には、プロセッサの動作クロックを供給するが、
システムバスのクロックとプロセッサのクロックとが同
じであるときは、入力バッファ８０に供給する第一のク
ロック信号を入力バッファ８１にも供給する。

【００５４】システムバスクロックとプロセッサクロッ
クとが同じクロックである場合は、レジスタファイル
（ＲＢＦ）２１は、通常のレジスタでもよい。この場
合、カウンタ（ＲＷＡ）３２およびカウンタ（ＲＲＡ）
３３は不用である。

【００５５】レジスタ（ＳＡＳＮ）１１は、常時システ
ムバス上のデータを取込んでいるため、レジスタ（ＳＡ
ＳＮ）１１から入出力バッファ３を介して読出しデータ
をプロセッサに供給するという制御も可能である。

【００５６】読出しデータの正当性のチェックは、レジ
スタ（ＳＡＳＮ）１１に格納したデータのパリティチェ
ックによって行う。すなわち、レジスタ（ＳＡＳＮ）１
１に格納したデータをパリティチェック回路６１におい
てパリティェックし、その結果を出力バッファ９２を介
してプロセッサに送出する。

【００５７】入出力バッファ２に対する出力の制御は、
プロセッサから送出する書込みデータの接続線と、プロ
セッサに取込む読出しデータの接続線とが異なる接続線
である場合は、入出力バッファ２を常に出力状態とする
制御としてもよい。この場合、入力バッファ７６および
入力バッファ７８の信号を、論理値“１”に固定してお
く。

【００５８】次に、エラー情報の送受信動作について説
明する。

【００５９】プロセッサからシステムバスに対するエラ
ーの報告は、入力バッファ８４からフリップフロップ
（ＥＯ）４３に対してエラー情報を送って格納し、フリ
ップフロップ（ＥＯ）４３に格納したエラー情報を入出
力バッファ４を介してシステムバスに送出することによ
って行う。

【００６０】入出力バッファ４の出力の制御は、入力バ
ッファ８４からフリップフロップ（ＥＥ）４２に対して
指示信号を送って格納し、フリップフロップ（ＥＥ）４
２に格納した指示信号を入出力バッファ４に送ることに
よって行う。

【００６１】システムバス上に報告されたエラー情報の
取込みは、システムバス上のエラー情報を入出力バッフ
ァ４を介してフリップフロップ（ＥＩ）４４に格納し、
フリップフロップ（ＥＩ）４４に格納したエラー情報を
出力バッファ９０を介してプロセッサに取込むことによ
って行う。

【００６２】上述のように、本バスドライバレシーバＬ
ＳＩは、バイトスライス構成となっているため、システ
ムバス（共通バス）のバイト幅や信号線種の状況に応じ
て本バスドライバレシーバＬＳＩの数を増減することに
より、以下なる構成の共通バスに対しても対応すること
ができる。

【００６３】

【発明の効果】以上説明したように、本発明のバスドラ
イバレシーバＬＳＩは、内部に共通バスのクロックとプ
ロセッサのクロックとを同期させる機構を設け、また転
送データを蓄積しておくレジスタまたはレジスタファイ
ルを設け、データの送受信用の入出力バッフアを制御す
る信号を内部で生成し、共通バスのバイト幅や信号線種
の状況に対応できるバイトスライス構成とすることによ
り、アドレス情報および命令情報およびデータの送受を
一つの素子で行うことができ、共通バスの動作クロック
とプロセッサとの動作クロックとが同期していない場合
でもそれらを同期させることができ、共通バスの動作ク
ロックが高速なためにプロセッサの動作がそれに追付け
ない場合でもデータを蓄積しておくことができ、共通バ
スの高速処理に対処することが可能になるという効果が
ある。また、パリティチェック回路を設けることによ
り、データの正当性の確保を検証することが可能となる
という効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１の実施例と共通バスおよびプロセッサとの
接続状態を示すブロック図である。

【図３】図１の実施例に対する共通バスからの命令のう
ち、メモリ書込み命令およびメモリ読出し命令を示すタ
イミングチャートである。

【図４】図１の実施例における共通バスの使用要求から
使用許可・エラー報告までの動作を示すタイミングチャ
ートである。

【符号の説明】

１〜４ 入出力バッファ １０〜１２ レジスタ ２０・２１ レジスタファイル ３０〜３３ カウンタ ４０〜４５ フリップフロップ ５０〜５２ 切換回路 ６０・６１ パリティチェック回路 ７０〜８６ 入力バッファ ９０〜９２ 出力バッファ １００〜１０４ システムバス線群 １１０〜１１４ 接続線 ２００ プロセッサ ３０１ バスドライバレシーバＬＳＩ ５００ 信号（ＲＥＱ） ５０１ 信号（ＡＣＰ） ５０２ 信号（ＢＯＰ） ５０３ 信号（ＥＲＲ）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 共通バスと接続する第一および第四の入
   出力バッファと、プロセッサと接続する第二および第三
   の入出力バッファと、 前記共通バスに対して送出するアドレス情報または命令
   情報を格納する第一のレジスタと、前記共通バスからの
   アドレス情報または命令情報を受信して格納する第二の
   レジスタと、前記第一の入出力バッファに対して送出す
   るデータを格納する第三のレジスタと、 前記共通バスに対して送出する書込みデータを格納する
   第一のレジスタファイルと、前記共通バスからの読出し
   データを受信して格納する第二のレジスタファイルと、 前記第一のレジスタファイルの書込み番地を指定する第
   一のカウンタと、前記第一のレジスタファイルの読出し
   番地を指定する第二のカウンタと、前記第二のレジスタ
   ファイルの書込み番地を指定する第三のカウンタと、前
   記第二のレジスタファイルの読出し番地を指定する第四
   のカウンタと、 前記第一の入出力バッファの出力の制御を行う第一のフ
   リップフロップと、前記第二の入出力バッファの出力の
   制御を行う第二のフリップフロップと、前記第四の入出
   力バッファの出力の制御を行う第三のフリップフロップ
   と、前記共通バスに対して送出するエラー情報を格納す
   る第四のフリップフロップと、前記共通バスからのエラ
   ー情報を受信して格納する第五のフリップフロップと、
   前記第一のレジスタに格納されているデータまたは前記
   第一のレジスタファイルに格納されているデータの選択
   を指示する第六のフリップフロップと、 前記第五のフリップフロップの指示によって前記第一の
   レジスタに格納されているデータまたは前記第一のレジ
   スタファイルに格納されているデータのうちの何れか一
   方を選択する第一の切換回路と、前記第一の切換回路か
   らのデータまたは前記第二の入出力バッファからのデー
   タのうちの何れか一方を選択する第二の切換回路と、前
   記第二のフリップフロップからのデータまたは入力バッ
   ファからのデータのうちの何れか一方を選択する第三の
   切換回路と、 を備えることを特徴とするバスドライバレシーバ集積回
   路。
2. 【請求項２】 第三のレジスタの出力データのパリティ
   チェックを行ってその結果を出力する第一のパリティチ
   ェック回路と、第二のレジスタの出力データのパリティ
   チェックを行ってその結果を出力する第二のパリティチ
   ェック回路とを備えることを特徴とする請求項１記載の
   バスドライバレシーバ集積回路。