JPH0713533A - Lsi signal line allocating system - Google Patents
Lsi signal line allocating systemInfo
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- JPH0713533A JPH0713533A JP5153271A JP15327193A JPH0713533A JP H0713533 A JPH0713533 A JP H0713533A JP 5153271 A JP5153271 A JP 5153271A JP 15327193 A JP15327193 A JP 15327193A JP H0713533 A JPH0713533 A JP H0713533A
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- Japan
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- signal line
- display
- lsi
- vram
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- Controls And Circuits For Display Device (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】パーソナルコンピュータなどの情
報処理機器の、表示制御装置に関する。TECHNICAL FIELD The present invention relates to a display control device for information processing equipment such as a personal computer.
【０００２】[0002]
【従来の技術】パーソナルコンピュータなどの情報処理
機器（以下、パソコン）は次第に小型化してきており、
これに対応するために構成部品の高集積化が進められて
いる。このために、パソコンを構成する制御回路をＬＳ
Ｉ化し、部品点数を削減することが広く行われている。2. Description of the Related Art Information processing devices such as personal computers (hereinafter referred to as personal computers) are becoming smaller and smaller.
In order to deal with this, high integration of components is being advanced. For this reason, the control circuit that constitutes the personal computer is LS
It is widely practiced to reduce the number of parts by converting to I.
【０００３】通常、ＬＳＩに搭載できる回路の規模には
制限があり、また、ＬＳＩに設けることのできる端子の
数にも制限がある。このため、従来では、例えば特願平
３−２４３１１１号公報のように、複数のＬＳＩに制御
回路を分割して構成する方法が採られていた。しかしパ
ソコンの小型化への要求は留まるところを知らず、従来
２つ以上のＬＳＩに分割していた制御回路を、さらに高
集積化して１つのＬＳＩにまとめることも行われるよう
になってきている。Usually, there is a limit to the scale of the circuit that can be mounted on the LSI, and also the number of terminals that can be provided on the LSI. Therefore, conventionally, for example, as in Japanese Patent Application No. 3-243111, a method has been adopted in which the control circuit is divided into a plurality of LSIs. However, there is an ever-increasing demand for miniaturization of personal computers, and control circuits, which were conventionally divided into two or more LSIs, are now highly integrated and integrated into one LSI.
【０００４】また、パソコンの表示制御では、近年では
高精細化と多色化の要求が強く、このためには大量の表
示データを短時間にビデオＲＡＭ（以下、ＶＲＡＭ）か
ら読み出す必要がある。このためには、ＶＲＡＭと表示
制御回路とを接続する信号線数を多く確保することが必
須となる。In the display control of personal computers, there is a strong demand for high definition and multicolor in recent years, and for this reason, it is necessary to read a large amount of display data from a video RAM (hereinafter, VRAM) in a short time. For this purpose, it is essential to secure a large number of signal lines that connect the VRAM and the display control circuit.
【０００５】[0005]
【発明が解決しようとする課題】このように、パソコン
の表示制御装置に対しては、高集積化，高機能化の要求
がある。しかし、集積度を高める結果、ＬＳＩの個数の
削減によって端子数の制限、即ち信号線数の制限はより
厳しくなる方向にある。また、高機能化を進めるために
は、ＶＲＡＭに接続する信号線数をより多く必要とす
る。特に表示文字パターンをＣＧに保持している表示制
御装置の場合、ＶＲＡＭの端子に加えてＣＧの制御用端
子を必要とするため、さらに多くの信号線数を必要とす
る。As described above, there is a demand for high integration and high functionality of the display control device of the personal computer. However, as a result of increasing the degree of integration, the number of terminals is reduced due to the reduction in the number of LSIs, that is, the number of signal lines is becoming more severe. Further, in order to improve the function, it is necessary to increase the number of signal lines connected to the VRAM. Particularly, in the case of a display control device in which a display character pattern is held in CG, a control terminal for CG is required in addition to a terminal for VRAM, so that a larger number of signal lines is required.
【０００６】このように背反する要因が存在するため、
例えば集積度を高める代わりに性能が制限されたり、反
対に高性能を実現するために高集積化できないといった
問題が起きることがあった。Since there are such contradictory factors,
For example, there has been a problem that performance is limited instead of increasing the degree of integration, or conversely, high integration cannot be achieved to achieve high performance.
【０００７】本発明は、以上のような現状に鑑みて行わ
れたもので、表示制御装置の高集積化を行うと同時に、
高精細・多色化を実現することを目的とする。The present invention has been made in view of the above circumstances, and at the same time that the display controller is highly integrated,
The purpose is to realize high definition and multicolor.
【０００８】[0008]
【課題を解決するための手段】上記目的は、表示用リフ
レッシュメモリと、文字のフォントパターンを格納する
フォントメモリと、前記フォントメモリから読み出した
フォントパターンを画面に表示する表示装置とを備え、
前記リフレッシュメモリと前記フォントメモリに対する
読み書きアクセス制御手段、及び前記表示装置に対する
表示制御手段とがＬＳＩ上に構成されており、前記リフ
レッシュメモリは第１リフレッシュメモリと第２リフレ
ッシュメモリとに分割して制御を行う表示制御装置にお
いて、前記第２リフレッシュメモリと前記ＬＳＩとを接
続する信号線と、前記フォントメモリと前記ＬＳＩとを
接続する信号線とは、物理的に同一の信号線を時間的に
分割して割り当て、共有使用することによって解決され
る。The above object comprises a display refresh memory, a font memory for storing a font pattern of characters, and a display device for displaying a font pattern read from the font memory on a screen.
A read / write access control unit for the refresh memory and the font memory, and a display control unit for the display device are configured on an LSI, and the refresh memory is divided into a first refresh memory and a second refresh memory for control. In the display control device for performing the above, a signal line connecting the second refresh memory and the LSI and a signal line connecting the font memory and the LSI are physically the same signal line in time division. Solved by allocating and sharing.
【０００９】[0009]
【作用】高精細・多色表示が必要とされるビットマップ
表示を行うときには、リフレッシュメモリに接続する信
号線にＬＳＩの端子を多く割り当て、また、高精細・多
色表示を必要としないテキスト表示を行うときには、リ
フレッシュメモリに接続する信号線の割り当てを減ら
し、代わりにフォントメモリの信号線にＬＳＩの端子を
多く割り当てることによって、高精細・多色表示を可能
としながらも、より少ない信号線数の表示制御ＬＳＩを
実現することができる。[Function] When performing bitmap display that requires high-definition / multicolor display, many terminals of the LSI are assigned to signal lines connected to the refresh memory, and text display that does not require high-definition / multicolor display In this case, the number of signal lines connected to the refresh memory is reduced, and instead, a large number of LSI terminals are assigned to the signal lines of the font memory to enable high-definition / multicolor display, but to reduce the number of signal lines. The display control LSI can be realized.
【００１０】[0010]
【実施例】以下、本発明の一実施例を図面を用いて説明
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１１】図２は、従来技術を用いた従来例の構成図
である。従来技術による表示制御装置は、例えば、表示
制御ＬＳＩ１と、表示用リフレッシュメモリであるＶＲ
ＡＭ２と、文字パターンを格納するフォントメモリであ
るＣＧ３とからなっており、表示装置であるＣＲＴ４に
対して画面表示制御を行う。FIG. 2 is a block diagram of a conventional example using the conventional technique. The display control device according to the related art includes, for example, a display control LSI 1 and a display refresh memory VR.
It is composed of AM2 and CG3 which is a font memory for storing a character pattern, and performs screen display control on CRT4 which is a display device.
【００１２】テキスト表示モードでは、ＶＲＡＭに格納
されている文字コード情報と文字属性情報とを表示制御
ＬＳＩが読みだし、これらの情報を元にＣＧに格納され
ている文字フォントパターン情報を読み出して、この情
報を表示データとして表示を行う。また、ビットマップ
表示モードでは、ＶＲＡＭに格納されているビットマッ
プ表示データを表示制御ＬＳＩが読み出して、このデー
タをそのまま表示データとして用いる。この方式では、
テキスト表示モード時に、表示データを生成するためＶ
ＲＡＭとＣＧの両方をアクセスする必要があるため、双
方にそれぞれ独立にアドレス信号線，データ信号線，制
御信号線を設けなければならない。このため表示制御Ｌ
ＳＩに、多くの信号線を用意する必要がある。In the text display mode, the display control LSI reads out the character code information and the character attribute information stored in the VRAM, reads out the character font pattern information stored in the CG based on these information, This information is displayed as display data. In the bitmap display mode, the display control LSI reads the bitmap display data stored in the VRAM and uses this data as it is as the display data. With this method,
V to generate display data in text display mode
Since it is necessary to access both the RAM and the CG, it is necessary to independently provide an address signal line, a data signal line, and a control signal line for both. Therefore, display control L
It is necessary to prepare many signal lines for SI.
【００１３】次に図１は、本発明の一実施例の構成図で
ある。図１においては、１は表示制御ＬＳＩ、２１は従
来例のＶＲＡＭ２と同じだけの容量を持つ標準ＶＲＡ
Ｍ、２２はＶＲＡＭの容量を従来例より拡大するための
拡張ＶＲＡＭ、３はＣＧ、４はＣＲＴである。Next, FIG. 1 is a block diagram of an embodiment of the present invention. In FIG. 1, 1 is a display control LSI and 21 is a standard VRA having the same capacity as the conventional VRAM 2.
M and 22 are expanded VRAMs for expanding the capacity of the VRAM as compared with the conventional example, 3 is a CG, and 4 is a CRT.
【００１４】本実施例では、テキスト表示モードでは従
来例と同様に、標準ＶＲＡＭに格納されている文字コー
ド情報と文字属性情報とを表示制御ＬＳＩが読みだし、
これらの情報を元にＣＧに格納されている文字フォント
パターン情報を読み出して表示を行う。このモードで
は、拡張ＶＲＡＭは端子をハイインピーダンス状態にし
て動作を停止しており、ＣＧの動作に影響を与えないよ
うにしている。In this embodiment, in the text display mode, the display control LSI reads out the character code information and the character attribute information stored in the standard VRAM as in the conventional example.
Based on these information, the character font pattern information stored in the CG is read and displayed. In this mode, the extended VRAM has its terminals placed in a high-impedance state and stopped its operation so as not to affect the operation of the CG.
【００１５】また、ビットマップ表示モードでは、標準
ＶＲＡＭと拡張ＶＲＡＭとに格納されているビットマッ
プ表示データを用いて表示を行う。このモードでは、Ｃ
Ｇは端子をハイインピーダンス状態にして動作を停止
し、拡張ＶＲＡＭのアクセスには影響を与えないように
なっている。In the bit map display mode, display is performed using the bit map display data stored in the standard VRAM and the extended VRAM. In this mode, C
G has a terminal in a high impedance state and stops its operation so that it does not affect the access to the extended VRAM.
【００１６】このように、テキスト表示モードでは、少
ない容量のＶＲＡＭとＣＧに接続を行い、ビットマップ
表示モードでは、ＣＧを切り離すことによってより大き
な容量のＶＲＡＭに接続を行う。As described above, in the text display mode, the VRAM and the CG having a small capacity are connected, and in the bitmap display mode, the CG is disconnected to connect to the VRAM having a larger capacity.
【００１７】次に、本実施例での信号線の割り付け方に
ついて説明する。Next, a method of allocating signal lines in this embodiment will be described.
【００１８】図３は、従来例での信号線の割り付け図で
ある。図３において、表示制御ＬＳＩ１とＶＲＡＭ２と
は、８ビットのＶＲＡＭアドレス信号線１０１、１６ビ
ットのＶＲＡＭデータ信号線１０２、ＶＲＡＭの出力イ
ネーブル信号であるＯＥ信号線１０３、によって接続さ
れている。また、表示制御ＬＳＩ１と、ＣＧ３とは、１
８ビットのＣＧアドレス信号線１１１、８ビットのＣＧ
データ信号線１１２、ＣＧのチップセレクト信号である
ＣＳ信号線１１３、によって接続されている。FIG. 3 is an allocation diagram of signal lines in the conventional example. In FIG. 3, the display control LSI 1 and the VRAM 2 are connected by an 8-bit VRAM address signal line 101, a 16-bit VRAM data signal line 102, and an OE signal line 103 which is an output enable signal of the VRAM. Further, the display control LSI 1 and the CG 3 are
8-bit CG address signal line 111, 8-bit CG
The data signal line 112 and the CS signal line 113 which is a CG chip select signal are connected.
【００１９】前記したように、ＶＲＡＭ，ＣＧに対して
独立にアドレス信号線，データ信号線を設ける必要があ
る。このため、本従来例では図に示すように、アドレス
信号線を計２６本、データ信号線を計２４本、合わせて
５０本設けている。As described above, it is necessary to provide address signal lines and data signal lines independently for VRAM and CG. For this reason, in this conventional example, as shown in the figure, a total of 26 address signal lines and a total of 24 data signal lines are provided, for a total of 50.
【００２０】次に図４は、第２の従来例の信号線割り付
け図である。本従来例は、第１の従来例と比べて拡張Ｖ
ＲＡＭを装備することによってＶＲＡＭの容量を増し、
また表示制御ＬＳＩとＶＲＡＭとを接続するデータ信号
線を増やした例である。図４において、表示制御ＬＳＩ
１と標準ＶＲＡＭ２１とは、９ビットの標準ＶＲＡＭア
ドレス信号線１０１、１６ビットの標準ＶＲＡＭデータ
信号線１０２、標準ＶＲＡＭの出力イネーブル信号であ
るＯＥ信号線１０３、によって接続されている。また、
表示制御ＬＳＩ１と拡張ＶＲＡＭ２２とは、９ビットの
拡張ＶＲＡＭアドレス信号線１０４、１６ビットの拡張
ＶＲＡＭデータ信号線１０５、拡張ＶＲＡＭの出力イネ
ーブル信号であるＯＥ信号線１０７、によって接続され
ている。また、表示制御ＬＳＩ１と、ＣＧ３とは、１８
ビットのＣＧアドレス信号線１１１、８ビットのＣＧデ
ータ信号線１１２、ＣＧのチップセレクト信号であるＣ
Ｓ信号線１１３、によって接続されている。Next, FIG. 4 is a signal line allocation diagram of the second conventional example. This conventional example has an expanded V as compared with the first conventional example.
Increase the capacity of VRAM by installing RAM,
Further, this is an example in which the number of data signal lines connecting the display control LSI and the VRAM is increased. In FIG. 4, the display control LSI
1 and the standard VRAM 21 are connected by a 9-bit standard VRAM address signal line 101, a 16-bit standard VRAM data signal line 102, and an OE signal line 103 which is an output enable signal of the standard VRAM. Also,
The display control LSI 1 and the extended VRAM 22 are connected by a 9-bit extended VRAM address signal line 104, a 16-bit extended VRAM data signal line 105, and an OE signal line 107 which is an output enable signal of the extended VRAM. Further, the display control LSI 1 and the CG 3 are
Bit CG address signal line 111, 8-bit CG data signal line 112, C which is a CG chip select signal
They are connected by the S signal line 113.
【００２１】本従来例では、アドレス信号線，データ信
号線を全て独立に接続しているため、ＶＲＡＭとＣＧと
を合わせて、３６本のアドレス信号線と４０本のデータ
信号線、合わせて７６本の信号線が必要となる。実際の
表示制御ＬＳＩでは、ＶＲＡＭとＣＧの接続のためにこ
れだけの信号線を確保することは困難であることが多
い。In this conventional example, since the address signal lines and the data signal lines are all independently connected, the VRAM and the CG are combined, 36 address signal lines and 40 data signal lines, 76 in total. Book signal lines are required. In an actual display control LSI, it is often difficult to secure such a signal line for connecting VRAM and CG.
【００２２】次に図５は、本発明の一実施例の信号線の
割り付け図である。Next, FIG. 5 is an allocation diagram of signal lines according to an embodiment of the present invention.
【００２３】本実施例は、前記の第２の従来例と同じ容
量のＶＲＡＭを装備し、また拡張ＶＲＡＭに接続する信
号線と、ＣＧに接続する信号線とを共有する構成とした
例である。図５において、表示制御ＬＳＩ１と標準ＶＲ
ＡＭ２１とは、９ビットの標準ＶＲＡＭアドレス信号線
１０１、１６ビットの標準ＶＲＡＭデータ信号線１０
２、標準ＶＲＡＭの出力イネーブル信号であるＯＥ信号
線１０３、によって接続されている。また、表示制御Ｌ
ＳＩ１と拡張ＶＲＡＭ２２とは、９ビットの拡張ＶＲＡ
Ｍアドレス信号線１０４、８ビットの拡張ＶＲＡＭデー
タ信号線１０５と１０６、拡張ＶＲＡＭの出力イネーブ
ル信号であるＯＥ信号線１０７、によって接続されてい
る。また、表示制御ＬＳＩ１と、ＣＧ３とは、１８ビッ
トのＣＧアドレス信号線１１１、８ビットのＣＧデータ
信号線１１２、ＣＧのチップセレクト信号であるＣＳ信
号線１１３、によって接続されている。このうち、ＣＧ
アドレス信号線１１１は、拡張ＶＲＡＭアドレス信号線
１０４と同データ信号線１０５と共有使用し、マルチプ
レクス信号１２１および１２２として表示制御ＬＳＩに
接続する。また、ＣＧデータ信号線１１２は、拡張ＶＲ
ＡＭデータ信号線１０６と共有使用し、マルチプレクス
信号１２３として表示制御ＬＳＩに接続する。The present embodiment is an example in which a VRAM having the same capacity as that of the second conventional example is provided and the signal line connected to the extended VRAM and the signal line connected to the CG are shared. . In FIG. 5, the display control LSI 1 and the standard VR
AM 21 is a 9-bit standard VRAM address signal line 101 and a 16-bit standard VRAM data signal line 10
2. Connected by the OE signal line 103 which is the output enable signal of the standard VRAM. Also, the display control L
SI1 and extended VRAM 22 are 9-bit extended VRA
They are connected by an M address signal line 104, 8-bit extended VRAM data signal lines 105 and 106, and an OE signal line 107 which is an output enable signal of the extended VRAM. The display control LSI 1 and the CG 3 are connected by an 18-bit CG address signal line 111, an 8-bit CG data signal line 112, and a CS signal line 113 which is a CG chip select signal. Of these, CG
The address signal line 111 is shared with the extended VRAM address signal line 104 and the same data signal line 105, and is connected to the display control LSI as the multiplex signals 121 and 122. In addition, the CG data signal line 112 is an expanded VR.
It is shared with the AM data signal line 106 and is connected to the display control LSI as a multiplex signal 123.
【００２４】このような構成とすることによって、表示
制御ＬＳＩがＶＲＡＭとＣＧを接続するために必要とな
る信号線は、アドレス信号線とデータ信号線とを合わせ
て５１本とすることができる。この結果、表示制御ＬＳ
Ｉに制御回路を搭載することが容易になる。With such a structure, the number of signal lines required for the display control LSI to connect the VRAM and the CG can be 51 in total including the address signal lines and the data signal lines. As a result, the display control LS
It becomes easy to mount a control circuit on I.
【００２５】次に本実施例の動作について説明する。Next, the operation of this embodiment will be described.
【００２６】テキスト表示モード時は、表示制御ＬＳＩ
は標準ＶＲＡＭとＣＧの制御を行う。このためには、マ
ルチプレクスされているアドレス信号線，データ信号線
をＣＧに割り当てる必要がある。そこで、拡張ＶＲＡＭ
に接続されているＯＥ信号をディセーブル状態に固定
し、拡張ＶＲＡＭを電気的に切り離すことによって、Ｃ
Ｇの制御を可能にする。この状態で、標準ＶＲＡＭから
文字コード情報と文字属性情報とを取りだし、さらにＣ
Ｇから文字フォントパターン情報を取り出して、画面表
示を行う。In the text display mode, the display control LSI
Controls the standard VRAM and CG. For this purpose, it is necessary to assign the multiplexed address signal lines and data signal lines to the CG. Therefore, extended VRAM
By fixing the OE signal connected to C to the disable state and electrically disconnecting the extended VRAM,
Allows control of G. In this state, the character code information and the character attribute information are retrieved from the standard VRAM, and C
The character font pattern information is extracted from G and displayed on the screen.
【００２７】次にビットマップ表示モード時は、表示制
御ＬＳＩは標準ＶＲＡＭと拡張ＶＲＡＭの制御を行う。
このためには、マルチプレクスされているアドレス信号
線，データ信号線を拡張ＶＲＡＭに割り当てる必要があ
る。そこで、ＣＧに接続されているＣＳ信号をディセー
ブル状態に固定し、ＣＧを電気的に切り離すことによっ
て、拡張ＶＲＡＭの制御を可能にする。この状態で、標
準ＶＲＡＭと拡張ＶＲＡＭとからビットマップ表示デー
タを取りだし、これをもとに画面表示を行う。Next, in the bitmap display mode, the display control LSI controls the standard VRAM and the extended VRAM.
For this purpose, it is necessary to assign the multiplexed address signal lines and data signal lines to the extended VRAM. Therefore, the CS signal connected to the CG is fixed in the disabled state, and the CG is electrically disconnected to enable control of the extended VRAM. In this state, the bitmap display data is taken out from the standard VRAM and the extended VRAM, and the screen display is performed based on this.
【００２８】次に図６は、本発明の別の一実施例の構成
図である。Next, FIG. 6 is a block diagram of another embodiment of the present invention.
【００２９】図６において、１は表示制御ＬＳＩ、２１
は標準ＶＲＡＭ、２２は拡張ＶＲＡＭ、４はＣＲＴ、５
は液晶ディスプレイパネル（以下、ＬＣＤ）である。In FIG. 6, 1 is a display control LSI and 21
Is standard VRAM, 22 is expanded VRAM, 4 is CRT, 5
Is a liquid crystal display panel (hereinafter, LCD).
【００３０】本実施例は、第１の実施例において構成要
素であったＣＧの代わりに、ＬＣＤを設けた例である。
ＬＣＤに対する表示制御は、ＣＲＴに対する表示制御よ
りも多くの信号線を必要とすることが多い。また、ＬＣ
Ｄはその物理的な特性上、ＣＲＴに比べて高精細表示や
多色表示を行うのが困難である。The present embodiment is an example in which an LCD is provided instead of the CG which is a constituent element in the first embodiment.
The display control for the LCD often requires more signal lines than the display control for the CRT. Also, LC
Due to the physical characteristics of D, it is more difficult to perform high-definition display or multicolor display than CRT.
【００３１】そこで本実施例では、拡張ＶＲＡＭの制御
に用いる信号線と、ＬＣＤの制御に用いる信号線とを共
有化している。ＬＣＤに対して表示を行う際には、解像
度，色数ともに、標準ＶＲＡＭで処理可能なデータ量し
か必要としない。このため、拡張ＶＲＡＭは端子をハイ
インピーダンス状態にして動作を停止し、信号線をＬＣ
Ｄの制御に使用できるようにする。また、ＬＣＤへの表
示を停止し、代わりにＣＲＴへの表示に切り換える場合
は、ＬＣＤの制御信号は当然使用する必要がない。そこ
で、これらの信号線を拡張ＶＲＡＭの制御用に割り当
て、高解像度・多色表示を行うのに必要なＶＲＡＭの容
量と、ＶＲＡＭデータ信号線数を確保する。Therefore, in this embodiment, the signal line used for controlling the extended VRAM and the signal line used for controlling the LCD are shared. When displaying on the LCD, both the resolution and the number of colors require only the amount of data that can be processed by the standard VRAM. Therefore, the extended VRAM puts its terminals in a high-impedance state to stop the operation, and
It can be used to control D. Further, when the display on the LCD is stopped and the display on the CRT is switched instead, the control signal of the LCD need not be used. Therefore, these signal lines are allocated for control of the extended VRAM, and the capacity of the VRAM and the number of VRAM data signal lines necessary for performing high resolution / multicolor display are secured.
【００３２】[0032]
【発明の効果】以上述べたように本発明によれば、高精
細・多色表示が可能で、かつテキスト文字表示機能を兼
ね備えた表示制御装置を、より少ない信号端子を持つＬ
ＳＩを用いて構成することができるという効果がある。As described above, according to the present invention, a display control device capable of high-definition / multicolor display and also having a text character display function is provided with an L terminal having fewer signal terminals.
There is an effect that it can be configured using SI.
【００３３】また本発明によれば、高精細・多色表示が
可能で、かつＬＣＤ表示機能を兼ね備えた表示制御装置
を、より少ない信号端子を持つＬＳＩを用いて構成する
ことができるという効果がある。Further, according to the present invention, it is possible to form a display control device capable of high-definition / multicolor display and also having an LCD display function by using an LSI having fewer signal terminals. is there.
【図１】本発明の一実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of the present invention.
【図２】従来例の構成図である。FIG. 2 is a configuration diagram of a conventional example.
【図３】従来例の信号線割り付け図である。FIG. 3 is a signal line allocation diagram of a conventional example.
【図４】別の従来例の信号線割り付け図である。FIG. 4 is a signal line allocation diagram of another conventional example.
【図５】本発明の一実施例の信号線割り付け図である。FIG. 5 is a signal line allocation diagram according to an embodiment of the present invention.
【図６】本発明の別の一実施例の構成図である。FIG. 6 is a configuration diagram of another embodiment of the present invention.
１…表示制御ＬＳＩ、２…ＶＲＡＭ、３…ＣＧ、４…Ｃ
ＲＴ、５…ＬＣＤ、２１…標準ＶＲＡＭ、２２…拡張Ｖ
ＲＡＭ、１０１…アドレス信号線、１０２…データ信号
線、１０３…ＯＥ信号線、１０４…アドレス信号線、１
０５…データ信号線、１０６…データ信号線、１０７…
ＯＥ信号線、１１１…アドレス信号線、１１２…データ
信号線、１１３…ＣＳ信号線、、１２１…マルチプレク
ス信号線、１２２…マルチプレクス信号線、１２３…マ
ルチプレクス信号線。1 ... Display control LSI, 2 ... VRAM, 3 ... CG, 4 ... C
RT, 5 ... LCD, 21 ... Standard VRAM, 22 ... Extended V
RAM, 101 ... Address signal line, 102 ... Data signal line, 103 ... OE signal line, 104 ... Address signal line, 1
05 ... data signal line, 106 ... data signal line, 107 ...
OE signal line, 111 ... Address signal line, 112 ... Data signal line, 113 ... CS signal line, 121 ... Multiplex signal line, 122 ... Multiplex signal line, 123 ... Multiplex signal line.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 賢一 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Kenichi Saito Kenichi Saito 810 Shimoimaizumi, Ebina, Kanagawa Prefecture Office Systems Division, Hitachi, Ltd.
Claims (5)
ントパターンを格納するフォントメモリと、前記フォン
トメモリから読み出したフォントパターンを画面に表示
する表示装置とを備え、前記リフレッシュメモリと前記
フォントメモリに対する読み書きアクセス制御手段、及
び前記表示装置に対する表示制御手段とがＬＳＩ上に構
成されており、前記リフレッシュメモリは第１リフレッ
シュメモリと第２リフレッシュメモリとに分割して制御
を行う表示制御装置において、 前記第２リフレッシュメモリと前記ＬＳＩとを接続する
信号線と、前記フォントメモリと前記ＬＳＩとを接続す
る信号線とは、物理的に同一の信号線を時間的に分割し
て割り当て、共有使用することを特徴とする、ＬＳＩの
信号線割り当て方式。1. A refresh memory for display, a font memory for storing a font pattern of characters, and a display device for displaying a font pattern read from the font memory on a screen. The refresh memory and the font memory are read and written. An access control unit and a display control unit for the display device are configured on an LSI, and the refresh memory is divided into a first refresh memory and a second refresh memory to perform control, and 2 For the signal line connecting the refresh memory and the LSI and the signal line connecting the font memory and the LSI, physically the same signal line should be divided in terms of time and allocated for shared use. Characteristic LSI signal line allocation method.
ッシュメモリから読み出した情報を少なくとも２種類の
表示装置のうち一方に選択的に表示する表示制御手段と
を備え、前記リフレッシュメモリに対する読み書きアク
セス制御手段、及び前記表示制御手段とがＬＳＩ上に構
成されており、前記リフレッシュメモリは第１リフレッ
シュメモリと第２リフレッシュメモリとに分割して制御
を行う表示制御装置において、 前記第２リフレッシュメモリと前記ＬＳＩとを接続する
信号線と、前記２種類の表示装置の一方のみの制御に用
いる信号線とは、物理的に同一の信号線を時間的に分割
して割り当て、共有使用することを特徴とする、ＬＳＩ
の信号線割り当て方式。2. A refresh memory for display, and a display control means for selectively displaying information read from the refresh memory on one of at least two types of display devices, and read / write access control means for the refresh memory, And a display control unit configured on an LSI, wherein the refresh memory is divided into a first refresh memory and a second refresh memory for control, and the second refresh memory and the LSI are provided. The signal line connecting the two and the signal line used for controlling only one of the two types of display devices are characterized in that the physically same signal line is temporally divided and allocated, and shared. LSI
Signal line allocation method.
シュメモリは、拡張メモリであることを特徴とする、Ｌ
ＳＩの信号線割り当て方式。3. The L according to claim 1, wherein the second refresh memory is an expansion memory.
SI signal line allocation method.
時間的な分割による割り当ては、表示画面モードの切り
替えによって行うことを特徴とする、ＬＳＩの信号線割
り当て方式。4. The signal line allocating method for an LSI according to claim 1, wherein the signal lines are allocated by temporal division by switching display screen modes.
の信号線割り当て方式を用いたことを特徴とする、表示
制御回路。5. The LSI according to claim 1, 2, 3 or 4.
2. A display control circuit characterized by using the signal line allocation method of.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153271A JPH0713533A (en) | 1993-06-24 | 1993-06-24 | Lsi signal line allocating system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153271A JPH0713533A (en) | 1993-06-24 | 1993-06-24 | Lsi signal line allocating system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713533A true JPH0713533A (en) | 1995-01-17 |
Family
ID=15558817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5153271A Pending JPH0713533A (en) | 1993-06-24 | 1993-06-24 | Lsi signal line allocating system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713533A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5857702A (en) * | 1996-01-31 | 1999-01-12 | Toyota Jidosha Kabushiki Kaisha | Impact energy absorbing member suitable for a vehicle door |
| US8047602B2 (en) | 2004-09-22 | 2011-11-01 | Faurecia Innenraum Systeme Gmbh | Shock absorber made of fiber material |
-
1993
- 1993-06-24 JP JP5153271A patent/JPH0713533A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5857702A (en) * | 1996-01-31 | 1999-01-12 | Toyota Jidosha Kabushiki Kaisha | Impact energy absorbing member suitable for a vehicle door |
| US8047602B2 (en) | 2004-09-22 | 2011-11-01 | Faurecia Innenraum Systeme Gmbh | Shock absorber made of fiber material |
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