JPH07135299A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH07135299A JPH07135299A JP5155252A JP15525293A JPH07135299A JP H07135299 A JPH07135299 A JP H07135299A JP 5155252 A JP5155252 A JP 5155252A JP 15525293 A JP15525293 A JP 15525293A JP H07135299 A JPH07135299 A JP H07135299A
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- transistors
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- Control Of Direct Current Motors (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、モータドライバ用など
の、コイル負荷を駆動するための半導体集積回路の誤動
作防止に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to prevention of malfunction of a semiconductor integrated circuit for driving a coil load, such as a motor driver.
【0002】[0002]
【従来の技術】モータなどの誘導性負荷を直流スイッチ
ング駆動する場合、スイッチングで負荷に流れている駆
動電流の方向が切り替わった直後、逆誘導起電力の発生
により接続端子が接地電位より低い異常電圧に至ること
が知られている。半導体集積回路にこのような異常電圧
が印加されると、半導体集積回路内で寄生トランジスタ
が発生して寄生電流が流れ、この影響で回路が誤動作を
起こしてしまう。2. Description of the Related Art When an inductive load such as a motor is driven by DC switching, an abnormal voltage whose connection terminal is lower than the ground potential due to generation of a back electromotive force immediately after the direction of the drive current flowing in the load is switched by switching. Is known to lead to. When such an abnormal voltage is applied to the semiconductor integrated circuit, a parasitic transistor is generated in the semiconductor integrated circuit and a parasitic current flows, which causes the circuit to malfunction.
【0003】そこで、例えば特開昭56−98839号
公報には、出力トランジスタを形成する大信号部と制御
回路を形成する小信号部との間にダミーアイランドを配
置して、前記異常電圧が印加された場合の回路の誤動作
を防止する技術が記載されている。図4、図5は係る対
策を施した半導体集積回路装置を示す平面図と断面図で
ある。即ち、半導体チップ(1)の表面に大信号部
(2)と小信号部(3)とを配置し、両者の間にダミー
アイランド(4)を配置したものである。大信号部
(2)には出力トランジスタが多数の単位トランジスタ
を並列接続した形で形成され、小信号部(3)には大信
号部(2)の出力トランジスタを駆動するための制御回
路が形成されている。ダミーアイランド(4)は図5に
示すようにN型エピタキシャル層(5)の表面から半導
体基板(6)に達するP+型分離領域(7)で囲まれた
エピタキシャル層(5)によって形成され、場合によっ
てはエピタキシャル層(5)表面からN+型埋め込み層
(8)に達するN+型領域(9)を形成し、ダミーアイ
ランド(4)に電源電位VCCを印加する。この構成によ
り、基板(6)をベースとする寄生トランジスタQのコ
レクタ電流の大部分をダミーアイランド(4)から供給
して(図示i1)、小信号部(3)への寄生効果の影響
を低減する。Therefore, for example, in Japanese Unexamined Patent Publication No. 56-98839, a dummy island is arranged between a large signal portion forming an output transistor and a small signal portion forming a control circuit to apply the abnormal voltage. A technique for preventing malfunction of the circuit in the case of being described is described. FIG. 4 and FIG. 5 are a plan view and a cross-sectional view showing a semiconductor integrated circuit device in which such measures are taken. That is, the large signal portion (2) and the small signal portion (3) are arranged on the surface of the semiconductor chip (1), and the dummy island (4) is arranged between them. An output transistor is formed in the large signal section (2) by connecting a number of unit transistors in parallel, and a control circuit for driving the output transistor of the large signal section (2) is formed in the small signal section (3). Has been done. The dummy island (4) is formed by the epitaxial layer (5) surrounded by the P + -type isolation region (7) reaching the semiconductor substrate (6) from the surface of the N-type epitaxial layer (5) as shown in FIG. In some cases, an N + type region (9) reaching the N + type buried layer (8) from the surface of the epitaxial layer (5) is formed, and the power supply potential V CC is applied to the dummy island (4). With this configuration, most of the collector current of the parasitic transistor Q based on the substrate (6) is supplied from the dummy island (4) (i 1 in the figure), and the influence of the parasitic effect on the small signal portion (3) is affected. Reduce.
【0004】[0004]
【発明が解決しようとする課題】ダミーアイランド
(4)を配置することによる寄生効果の改善効果は、寄
生トランジスタQのコレクタ電流のうち、どの程度を小
信号部(3)のアイランドから引き込むかで決まり(図
示i2)、電流i2の大きさは小信号部(3)のアイラン
ドをコレクタとする寄生トランジスタの逆βの大きさに
より定まる。逆βの大きさは、単純に大信号部(2)と
小信号部(3)との距離で定められ、距離の大きいほう
が基板(6)の抵抗成分により逆βが小さくなるので電
流i2の大きさも小さくなる。電流i2が小さくなれば、
小信号部(3)のコレクタ電位の変動を小さくできるの
で、小信号部(3)の回路特性悪化、誤動作も防止でき
る。The improvement effect of the parasitic effect by arranging the dummy island (4) depends on how much of the collector current of the parasitic transistor Q is drawn from the island of the small signal portion (3). determined (shown i 2), the magnitude of the current i 2 is determined by the magnitude of the reverse β of the parasitic transistor to the collector of the island of the small signal portion (3). Magnitude of the reverse β is simply defined by the distance of the large signal portion (2) and the small signal portion (3), current i 2 because more distance large reverse β is reduced due to the resistance component of the substrate (6) Also becomes smaller. If the current i 2 becomes smaller,
Since the fluctuation of the collector potential of the small signal section (3) can be reduced, it is possible to prevent the circuit characteristics of the small signal section (3) from being deteriorated and malfunction.
【0005】しかしながら、ダミーアイランド(4)を
配置し、しかも大信号部(2)と小信号部(3)との距
離を保つことは、それだけチップサイズを増大させる欠
点があった。ダミーアイランド(4)を小さくすると、
前述したように小信号部(3)への影響が大になる。ま
た、従来は出力トランジスタの極性にまで注意を払った
パターン設計が成されたものではなかった。すなわち、
前記異常電圧が印加された場合に問題になるのはコレク
タに出力端子が接続されたNPN型トランジスタであ
り、出力端子にエミッタが接続されたNPNトランジス
タではまず問題はない。前者が問題になるのは、回路的
に遮断状態で、コレクタに接地電位GNDより低い異常
電圧が印加された際にエミッタからの電流供給が成され
ないためであり、ベース電流が供給されていれば、この
トランジスタは逆方向動作によりエミッタから電流供給
されて寄生効果を発生させることはない。後者は、異常
電圧がエミッタに印加され、ベースが遮断状態になるこ
とから、寄生トランジスタの発生の可能性は極めて少な
い。However, arranging the dummy islands (4) and maintaining the distance between the large signal portion (2) and the small signal portion (3) has the drawback of increasing the chip size accordingly. If you make the dummy island (4) smaller,
As described above, the small signal portion (3) is greatly affected. Further, conventionally, the pattern design paying attention to the polarity of the output transistor has not been made. That is,
The problem when the abnormal voltage is applied is the NPN transistor whose output terminal is connected to the collector, and the NPN transistor whose output terminal is connected to the emitter has no problem. The former becomes a problem because the current is not supplied from the emitter when an abnormal voltage lower than the ground potential GND is applied to the collector in a circuit cutoff state, and if the base current is supplied. , This transistor does not generate a parasitic effect by being supplied with current from the emitter by the reverse operation. In the latter case, an abnormal voltage is applied to the emitter and the base is cut off, so that the possibility of occurrence of a parasitic transistor is extremely low.
【0006】[0006]
【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、出力トランジスタをプッシ
ュプル接続された1組のNPNトランジスタとし、一方
のトランジスタのエミッタと他方トランジスタのコレク
タとの接続点を出力端子とし、前記一方のトランジスタ
を小信号回路ブロックに隣接して配置し、前記他方のト
ランジスタを小信号回路の回路ブロックの遠方に配置す
ることにより、従来の課題を解決した半導体集積回路装
置を提供するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art. The output transistor is a set of push-pull NPN transistors, and the emitter of one transistor and the collector of the other transistor. The conventional problem is solved by arranging the connection point with and as an output terminal, arranging the one transistor adjacent to the small signal circuit block, and arranging the other transistor far from the circuit block of the small signal circuit. A semiconductor integrated circuit device is provided.
【0007】[0007]
【作用】本発明によれば、寄生トランジスタが発生した
際のコレクタ電流の大部分は一方のトランジスタ(1
0)のコレクタから供給される。小信号部(3)は一方
のトランジスタ(10)により他方のトランジスタ(1
1)から遠方に配置されているので、基板(6)の抵抗
成分が極めて大になり、寄生トランジスタの逆βが従来
より極めて小さくなる。よって、小信号部(3)のアイ
ランドから引き込まれる寄生トランジスタのコレクタ電
流は極めて小さい、または無い。According to the present invention, most of the collector current when a parasitic transistor occurs is generated by one transistor (1
0) collector. The small signal part (3) is connected to the other transistor (1) by the one transistor (10).
Since it is arranged far from 1), the resistance component of the substrate (6) becomes extremely large, and the inverse β of the parasitic transistor becomes extremely smaller than in the conventional case. Therefore, the collector current of the parasitic transistor drawn from the island of the small signal portion (3) is extremely small or absent.
【0008】[0008]
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図1は本発明の半導体集積回路装置
を示するための平面図である。例として3相ステッピン
グモ−タ駆動用集積回路を挙げる。この集積回路は出力
トランジスタを3系統有するものである。An embodiment of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a plan view showing a semiconductor integrated circuit device of the present invention. An integrated circuit for driving a three-phase stepping motor will be taken as an example. This integrated circuit has three systems of output transistors.
【0009】同図において、半導体チップ(1)の表面
には大信号部(2)と小信号部(3)とが配置される。
大信号部(2)は1組の出力トランジスタ、即ち一方の
トランジスタA(10)と他方のトランジスタB(1
1)とが形成され、出力が3系統必要であることから3
組の出力トランジスタが形成されている。出力トランジ
スタAB(10)(11)はNPN型トランジスタで構
成され、単位小トランジスタをベ−ス・コレクタ共通で
多数形成し、エミッタをアルミ電極配線で共通接続する
ことにより構成したものである。小信号部(3)にはN
PNトランジスタ、PNPトランジスタ、抵抗、コンデ
ンサなどが形成され、出力トランジスタAB(10)
(11)に負荷を駆動するための制御信号を与えてい
る。In the figure, a large signal portion (2) and a small signal portion (3) are arranged on the surface of the semiconductor chip (1).
The large signal section (2) has a pair of output transistors, that is, one transistor A (10) and the other transistor B (1).
1) and are formed, and 3 outputs are required, so 3
A set of output transistors is formed. The output transistors AB (10) and (11) are composed of NPN type transistors, in which a large number of unit small transistors are formed in common for the base and collector, and the emitters are connected in common by aluminum electrode wiring. N in the small signal section (3)
A PN transistor, a PNP transistor, a resistor, a capacitor, etc. are formed, and the output transistor AB (10) is formed.
A control signal for driving the load is given to (11).
【0010】小信号部(3)の回路ブロックは半導体チ
ップ(1)の端に配置され、境を接するように大信号部
(2)が配置される。この時、大信号部(2)の出力ト
ランジスタA(10)を小信号部(3)に隣接するよう
に配置し、出力トランジスタB(11)は出力トランジ
スタA(10)によって小信号部(3)から遠ざけるよ
うに配置する。The circuit block of the small signal portion (3) is arranged at the end of the semiconductor chip (1), and the large signal portion (2) is arranged so as to contact the boundary. At this time, the output transistor A (10) of the large signal portion (2) is arranged so as to be adjacent to the small signal portion (3), and the output transistor B (11) is connected to the small signal portion (3) by the output transistor A (10). ) Away from each other.
【0011】図2は出力トランジスタAB(10)(1
1)と負荷との接続を示す回路図である。出力トランジ
スタA(10)のエミッタと出力トランジスタB(1
1)のコレクタとの接続点が出力端子OUT1となり、
該出力端子OUT1に3相ステッピングモ−タ(12)
の一つの負荷が接続されている。出力トランジスタA
(10)のコレクタは電源電位VCCに、出力トランジス
タB(11)のエミッタは接地電位GNDに各々接続さ
れている。各トランジスタ(10)(11)のベースに
は前記小信号部(3)からの制御信号が印加される。他
の2つの負荷は、各々半導体チップ(1)表面に形成さ
れた出力トランジスタの他の出力端子OUT2、OUT
3に接続され、他端は共通接続される。FIG. 2 shows the output transistors AB (10) (1
It is a circuit diagram which shows the connection of 1) and a load. The emitter of the output transistor A (10) and the output transistor B (1
The connection point with the collector of 1) becomes the output terminal OUT1,
A three-phase stepping motor (12) is connected to the output terminal OUT1.
One load of is connected. Output transistor A
The collector of (10) is connected to the power supply potential V CC , and the emitter of the output transistor B (11) is connected to the ground potential GND. The control signal from the small signal section (3) is applied to the bases of the transistors (10) and (11). The other two loads are the other output terminals OUT2 and OUT of the output transistor formed on the surface of the semiconductor chip (1).
3 and the other end is commonly connected.
【0012】図3は図1のAA線断面図である。バイポ
−ラ型半導体装置はP型半導体基板(6)の上にN型の
エピタキシャル層(5)を形成し、このエピタキシャル
層(5)をP+型分離領域(7)で分離して多数のアイ
ランドを形成し、アイランド内に各素子を作り込むこと
で得られる。(8)はN+型の埋め込み層である。出力
トランジスタAB(10)(11)は、アイランドをコ
レクタとしその表面にP型ベース領域(13)とN+型
エミッタ領域(14)を2重に拡散してNPNトランジ
スタとしてある。さらに、アイランドの表面から埋め込
み層(8)まで達するN+型コレクタ低抵抗領域(9)
を形成し、コレクタ低抵抗領域(9)の表面からコレク
タ電極を取り出している。FIG. 3 is a sectional view taken along the line AA of FIG. In the bipolar semiconductor device, an N type epitaxial layer (5) is formed on a P type semiconductor substrate (6), and the epitaxial layer (5) is separated by a P + type separation region (7) to form a large number of layers. It is obtained by forming an island and incorporating each element in the island. (8) is an N + type buried layer. The output transistors AB (10) and (11) are NPN transistors in which the island is used as a collector and a P-type base region (13) and an N + -type emitter region (14) are doubly diffused on the surface thereof. Furthermore, the N + type collector low resistance region (9) reaching from the surface of the island to the buried layer (8)
And the collector electrode is taken out from the surface of the collector low resistance region (9).
【0013】そして、図2の回路図に従って、出力トラ
ンジスタA(10)のエミッタが出力端子OUT1に、
コレクタが電源電位VCCに、出力トランジスタB(1
1)のコレクタが出力端子OUT1に、エミッタが接地
電位GNDに各々接続されている。また、半導体基板
(6)にも接地電位が与えられている。小信号部(3)
と出力トランジスタA(10)との境界は、分離領域
(7)が半導体チップ(1)の全長にわたり延在するこ
とにより分離されている。Then, according to the circuit diagram of FIG. 2, the emitter of the output transistor A (10) is connected to the output terminal OUT1,
The collector is connected to the power supply potential V CC and the output transistor B (1
The collector of 1) is connected to the output terminal OUT1, and the emitter is connected to the ground potential GND. The ground potential is also applied to the semiconductor substrate (6). Small signal part (3)
The boundary between the output transistor A and the output transistor A (10) is separated by the separation region (7) extending over the entire length of the semiconductor chip (1).
【0014】以上のパタ−ン配置によれば、出力トラン
ジスタB(11)に隣接してコレクタに電源電位VCCが
印加された出力トランジスタA(10)が配置されてい
るので、出力トランジスタB(11)のコレクタに異常
電圧が印加された際、基板(6)をベースとする寄生ト
ランジスタ(15)のコレクタ電流の大部分は出力トラ
ンジスタA(10)のコレクタから供給される。一般に
出力トランジスタはベース領域(13)を挟むようにし
て複数のコレクタ電極がコンタクトし、該コレクタ電極
が櫛歯上に延在しており、これらから個々の逆βに従う
寄生電流が供給される。According to the above pattern arrangement, the output transistor A (10) having the collector applied with the power supply potential V CC is arranged adjacent to the output transistor B (11). When an abnormal voltage is applied to the collector of 11), most of the collector current of the parasitic transistor (15) based on the substrate (6) is supplied from the collector of the output transistor A (10). Generally, in the output transistor, a plurality of collector electrodes are in contact with each other so as to sandwich the base region (13), the collector electrodes extend on the comb teeth, and a parasitic current according to each inverse β is supplied from these collector electrodes.
【0015】また、コレクタが出力端子に接続される出
力トランジスタB(11)群と小信号部(3)との間に
出力トランジスタA(10)群が配置されるので、両者
の距離が大きくなる。特に出力トランジスタは大電力を
得るために大面積を要することから、半導体チップ
(1)内において十分離間することになる。よって、小
信号部(3)のアイランドをコレクタとする寄生トラン
ジスタの逆βは極めて小さいものとなり、小信号部
(3)から供給される電流は殆どない。よって小信号部
(3)のコレクタ電位が変動しない。Further, since the output transistor A (10) group is arranged between the output transistor B (11) group whose collector is connected to the output terminal and the small signal portion (3), the distance between them becomes large. . In particular, since the output transistor requires a large area for obtaining a large amount of power, it is sufficiently separated in the semiconductor chip (1). Therefore, the inverse β of the parasitic transistor whose collector is the island of the small signal portion (3) is extremely small, and almost no current is supplied from the small signal portion (3). Therefore, the collector potential of the small signal portion (3) does not change.
【0016】出力トランジスタA(10)においては、
前記異常電圧はエミッタに印加されるので、寄生効果は
生じない。このように、出力トランジスタA(10)を
間に配置することで小信号部(3)との寄生トランジス
タの影響を除去できるので、大信号部(2)と小信号部
(3)との間を分離領域(7)のみで分離することがで
きる。従来のダミーアイランド(4)を配置しないこと
によって、チップサイズを縮小できる。In the output transistor A (10),
Since the abnormal voltage is applied to the emitter, no parasitic effect occurs. In this way, by arranging the output transistor A (10) between them, the influence of the parasitic transistor with the small signal portion (3) can be eliminated, so that the large signal portion (2) and the small signal portion (3) are connected. Can be separated only by the separation region (7). The chip size can be reduced by not arranging the conventional dummy islands (4).
【0017】また別の実施例として、従来と同様にダミ
ーアイランド(4)を配置したとすると、寄生トランジ
スタ(15)のコレクタ電流の供給源がもう一つ存在す
ることになり且つさらに距離が離れることになるので、
大信号部(2)と小信号部(3)との分離を一層強固に
できるものである。ダミーアイランド(4)の幅を小さ
くすることも可能である。As another embodiment, if dummy islands (4) are arranged as in the conventional case, another source of collector current for the parasitic transistor (15) exists and the distance is further increased. Because it will be
The separation of the large signal portion (2) and the small signal portion (3) can be further strengthened. It is also possible to reduce the width of the dummy island (4).
【0018】[0018]
【発明の効果】以上に説明したとおり、本発明によれ
ば、小信号部(3)に隣接して大信号部(2)の出力ト
ランジスタA(10)を配置することにより、出力トラ
ンジスタB(11)と小信号部(3)とを距離的に離し
て配置することができる。離れれば、半導体基板(6)
の抵抗が大になるので小信号部(3)のアイランドをコ
レクタとする寄生トランジスタの逆βが極めて小さくな
り、アイランドから引かれる寄生電流を極めて小さくで
きる。よって、従来より回路の誤動作を防止した高信頼
性の集積回路を提供できる利点を有する。また、距離的
に離れることでダミーアイランド(4)を配置しない構
成とすれば、ダミーアイランド(4)の分だけチップサ
イズを縮小してコストダウンを図れる利点をも有するも
のである。As described above, according to the present invention, by arranging the output transistor A (10) of the large signal portion (2) adjacent to the small signal portion (3), the output transistor B ( 11) and the small signal portion (3) can be arranged apart from each other in terms of distance. If separated, semiconductor substrate (6)
, The inverse β of the parasitic transistor whose collector is the island of the small signal portion (3) is extremely small, and the parasitic current drawn from the island can be extremely small. Therefore, there is an advantage that a highly reliable integrated circuit in which malfunction of the circuit is prevented can be provided as compared with the related art. Further, if the dummy islands (4) are not arranged by being separated from each other in terms of distance, there is an advantage that the chip size can be reduced by the dummy islands (4) and the cost can be reduced.
【図1】本発明を説明するための平面図である。FIG. 1 is a plan view for explaining the present invention.
【図2】本発明を説明するための回路図である。FIG. 2 is a circuit diagram for explaining the present invention.
【図3】本発明を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining the present invention.
【図4】従来例を説明するための平面図である。FIG. 4 is a plan view for explaining a conventional example.
【図5】従来例を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining a conventional example.
Claims (3)
動するための、プッシュプル接続する少なくとも1組の
出力トランジスタを形成し、 前記1組の出力トランジスタは一方のエミッタと他方の
コレクタが接続されその接続点を出力端子とし、前記一
方のコレクタを電源電位に、前記他方のエミッタを接地
電位に接続し、 且つ前記出力トランジスタを駆動するための小信号回路
を同じチップ上に形成した半導体集積回路装置に於て、 前記1組の出力トランジスタのうち、コレクタが電源電
位に接続される一方のトランジスタを前記小信号回路の
回路ブロックに隣接して配置することを特徴とする半導
体集積回路装置。1. A semiconductor chip is formed with at least one set of push-pull output transistors for driving a coil load, the one set of output transistors having one emitter and the other collector connected to each other. A semiconductor integrated circuit in which the connection point is used as an output terminal, the one collector is connected to a power supply potential, the other emitter is connected to a ground potential, and a small signal circuit for driving the output transistor is formed on the same chip. In the device, a semiconductor integrated circuit device characterized in that, of the one set of output transistors, one transistor whose collector is connected to a power supply potential is arranged adjacent to a circuit block of the small signal circuit.
路の回路ブロックとの間にダミーアイランドを設け、前
記ダミーアイランドに電源電位を印加したことを特徴と
する請求項1記載の半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein a dummy island is provided between the one transistor and the circuit block of the small signal circuit, and a power supply potential is applied to the dummy island.
路の回路ブロックとの間を高濃度分離領域でのみ分離し
て配置したことを特徴とする請求項1記載の半導体集積
回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein the one transistor and the circuit block of the small signal circuit are separated from each other only in a high concentration separation region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5155252A JP3048790B2 (en) | 1993-06-25 | 1993-06-25 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5155252A JP3048790B2 (en) | 1993-06-25 | 1993-06-25 | Semiconductor integrated circuit device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07135299A true JPH07135299A (en) | 1995-05-23 |
JP3048790B2 JP3048790B2 (en) | 2000-06-05 |
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ID=15601865
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5155252A Expired - Lifetime JP3048790B2 (en) | 1993-06-25 | 1993-06-25 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
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