JPH0691193B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイスの構造に関し、特にコイルなど
の負荷を用いたモータの駆動用半導体装置における寄生
トランジスタ発生防止対策に関する。Description: TECHNICAL FIELD The present invention relates to a structure of a semiconductor device, and more particularly to a parasitic transistor generation prevention measure in a semiconductor device for driving a motor using a load such as a coil.
コイルなどのインダグタンス(L負荷)を用いたモータ
の駆動用半導体装置の例は(株)日立製作所発行のOA
(オフイス・オートメーション),FA(ファクトリ・オ
ートメーション)機器制御トランジスタカタログ(1985
年2月発行)に記載されており、その内容は第3図にそ
の概略を回路図で示すとおりである。An example of a semiconductor device for driving a motor using an inductance (L load) such as a coil is OA issued by Hitachi, Ltd.
(Office Automation), FA (Factory Automation) Equipment Control Transistor Catalog (1985
(Published in February, 2002), and the contents are as shown in the circuit diagram in FIG.
第3図に示されるモータ駆動用半導体装置ICは、モータ
コイルL1,L2,L3の回転位置検出用の3個のホール素子
H1,H2,H3と、この3個のホール素子H1,H2,H3からの出力
を受ける3個のホールアンプA1,A2,A3と、このホールア
ンプA1,A2,A3の6個の出力を入力とするマトリックス回
路(MATRIX CIRCUIT)Bと、このマトリックス回路Bの
出力によって動作する3つのドライバ回路C1,C2,C3と、
ドライバ回路C1,C2,C3のそれぞれの出力により駆動され
るモータコイルL1,L2,L3とを含む。マトリックス回路B
の出力は前記ホールアンプA1,A2,A3から入力される信号
の組合せによって所定に決められており、このマトリッ
クス回路Bの出力により、モータコイルL1,L2,L3への通
電電流の方向が制御される。マトリックス回路Bの出力
は同図に示される様にドライバ回路C1の制御用トランジ
スタQ1,Q2のベース電極に入力され、上記制御用トラン
ジスタQ1,Q2の出力信号はモータコイルL1を駆動する出
力段回路としてのパワートランジスタQ3,Q4のそれぞれ
のベース電極に入力されている。尚、D1,D2はトランジ
スタQ3,Q4の破壊防止用のダイオード、R1は抵抗を示
す。またドライバ回路C1とC2,C3とは同一回路構成であ
るため略してある。The semiconductor device IC for driving a motor shown in FIG. 3 has three Hall elements for detecting the rotational positions of the motor coils L 1 , L 2 and L 3.
H 1, H 2, H 3 and, this three Hall elements H 1, H 2, three Hall receiving an output from the H 3 amplifier A 1, A 2, A 3, the Hall amplifier A 1, A matrix circuit (MATRIX CIRCUIT) B having six outputs A 2 and A 3 as inputs, and three driver circuits C 1 , C 2 and C 3 operated by the outputs of the matrix circuit B,
It includes motor coils L 1 , L 2 and L 3 driven by respective outputs of driver circuits C 1 , C 2 and C 3 . Matrix circuit B
The output of the matrix circuit B is predetermined by the combination of the signals input from the Hall amplifiers A 1 , A 2 , and A 3 , and the output of the matrix circuit B energizes the motor coils L 1 , L 2 , and L 3 . The direction of current flow is controlled. The output of the matrix circuit B is input to the base electrodes of the control transistors Q 1 and Q 2 of the driver circuit C 1 as shown in the figure, and the output signals of the control transistors Q 1 and Q 2 are motor coils L 1 Are input to the respective base electrodes of the power transistors Q 3 and Q 4 as an output stage circuit for driving. In addition, D 1 and D 2 are diodes for preventing destruction of the transistors Q 3 and Q 4 , and R 1 is a resistance. Further, the driver circuits C 1 and C 2 and C 3 have the same circuit configuration and therefore are omitted.
ドライバ回路は同図に示されるようにPNPトランジスタQ
1とNPNトランジスタQ2〜Q4とから構成されており、上記
トランジスタQ3,Q4がパワートランジスタとなってい
る。The driver circuit is a PNP transistor Q as shown in the figure.
1 and NPN transistors Q 2 to Q 4, and the transistors Q 3 and Q 4 are power transistors.
モータ駆動時においてはマトリックス回路の出力U,V,W
の高低でそれぞれのドライバ回路C1,C2,C3内のパワート
ランジスタの内2つが導通する。たとえば、ある時点で
W>V>Uであるなら、ドライバ回路C1内のQ3と、ドラ
イバ回路C3内のトランジスタで上記ドライバ回路C1内の
Q4に対応するトランジスタがONし、モータコイルL1,L3
に図示の如く電流I1が流れることになる。Matrix circuit outputs U, V, W during motor drive
Two of the power transistors in the respective driver circuits C 1 , C 2 , and C 3 are turned on or off depending on the level. For example, if W>V> U at a certain point of time, Q 3 in the driver circuit C 1 and the transistor in the driver circuit C 3 are connected to each other in the driver circuit C 1 .
The transistor corresponding to Q 4 turns on, and motor coils L 1 and L 3
A current I 1 will flow as shown in FIG.
モータ駆動回路においては、モータコイルL1,L2,L3への
通電電流の方向を6通りに変化させることによってモー
タの回転制御を行なう。そのためL負荷として作用する
モータコイル(L1,L2,L3)には、通電電流方向の変化に
より逆起電力が発生する。In the motor drive circuit, the rotation of the motor is controlled by changing the directions of the currents supplied to the motor coils L 1 , L 2 and L 3 in six ways. Therefore, a back electromotive force is generated in the motor coils (L 1 , L 2 , L 3 ) acting as the L load due to the change in the direction of the energized current.
たとえば、モータコイルL1のインダクタンス成分により
逆電力が発生し、出力ピンp1が瞬間的に接地電位以下と
なる。一方、制御用トランジスタQ2のコレクタ電極は電
源電位近傍の電位となっているため、制御用トランジス
タQ2と出力トランジスタQ4とが近接して配置されると同
図に点線で示されるような寄生トランジスタQxが導通
し、誤動作が発生する。For example, reverse power is generated due to the inductance component of the motor coil L 1 , and the output pin p 1 momentarily becomes below the ground potential. On the other hand, since the collector electrode of the control transistor Q 2 has a potential near the power supply potential, when the control transistor Q 2 and the output transistor Q 4 are placed close to each other, as shown by the dotted line in the figure. The parasitic transistor Qx becomes conductive and malfunction occurs.
第4図は上記寄生トランジスタQxの発生原因をデバイス
断面図であらわしたものである。同図においては寄生ト
ランジスタQxはNPNトランジスタQ2,Q4の2つのn型コレ
クタ領域2a,2bと、p型半導体基板1とによって構成さ
れる。寄生トランジスタQxの発生は下記の様に起こる。
第3図に示し電流I1が次の時点で電流I2のように相切換
されたとすると、負荷L1に逆起電力が発生し、出力ピン
p1の電位が瞬間的に接地電位(GND又はOV)下がると、O
FF状態のトランジスタQ4のコレクタ領域2bも同様に接地
電位以下となる。一方、p型半導体基板1はGND電位で
あり、OFF状態のトランジスタQ2のコレクタ領域2aは電
源電位(VCC)近傍の電位である。そのため、コレクタ
領域2aをコレクタとし、p型基板1をベースとし、コレ
クタ領域2bをエミッタとする寄生トランジスタQxが発生
する。この寄生トランジスタQxはp型基板1の電位とコ
レクタ領域2bの電位の差が約0.7V以上となるとONする。
このような寄生npnトランジスタQxの発生を阻止する手
段として、本願発明者らは、1)VCCの島(抵抗の島),
2)エミッタがVCCにつながるL−pnpトランジスタ,3)
エミッタがVCCにつながるL−npnトランジスタにおいて
そのベースにコレクタがつながるnpnトランジスタ、な
どの素子を負電位となるエピタキシャル層(コレクタ領
域2b)からできるだけ離して配置していた。そのためア
ルミニウム(Al)配線の布線距離が長くなり、レイアウ
ト設計も難しくなっていた。FIG. 4 is a device sectional view showing the cause of generation of the parasitic transistor Qx. Parasitic transistor Qx in the figure consists of two n-type collector region 2a of the NPN transistor Q 2, Q 4, and 2b, a p-type semiconductor substrate 1 by. Generation of the parasitic transistor Qx occurs as follows.
If the current I 1 shown in FIG. 3 is phase-switched like the current I 2 at the next time point, a counter electromotive force is generated in the load L 1 and the output pin
When the potential of p 1 momentarily drops to the ground potential (GND or OV), O
Similarly, the collector region 2b of the transistor Q 4 in the FF state is at the ground potential or lower. On the other hand, the p-type semiconductor substrate 1 has the GND potential, and the collector region 2a of the transistor Q 2 in the OFF state has a potential near the power supply potential (V CC ). Therefore, a parasitic transistor Qx having the collector region 2a as the collector, the p-type substrate 1 as the base, and the collector region 2b as the emitter is generated. The parasitic transistor Qx turns on when the difference between the potential of the p-type substrate 1 and the potential of the collector region 2b becomes about 0.7 V or more.
As means for preventing the generation of such a parasitic npn transistor Qx, the inventors of the present application 1) an island of V CC (island of resistance),
2) L-pnp transistor whose emitter is connected to V CC , 3)
Elements such as an Lpnpn transistor whose emitter is connected to V CC and whose collector is connected to its base have been arranged as far as possible from the epitaxial layer (collector region 2b) having a negative potential. Therefore, the wiring distance of the aluminum (Al) wiring becomes long, and the layout design becomes difficult.
本発明は上記した問題を解決するためになされたもので
あり、その目的はL負荷を駆動する半導体装置におい
て、一部に瞬間的電位低下がある場合に、それによる寄
生トランジスタの動作するのを防ぎ、しかもAl配線の布
線距離が短くできるような構造を提供することにある。The present invention has been made in order to solve the above problems, and an object of the present invention is to prevent a parasitic transistor from operating due to a momentary potential drop in a semiconductor device that drives an L load. Another object is to provide a structure that can prevent the wiring distance of the Al wiring and shorten the wiring distance.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記載及び添付図面から明らかになろう。The above and other objects and novel characteristics of the present invention are
It will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば下記のとおりである。Of the inventions disclosed in the present application, the outline of a typical one will be briefly described as follows.
すなわち、L負荷を駆動する半導体装置において、高電
位にある半導体島領域と出力側の負電位になる可能性の
ある半導体島領域の間に、電位を浮かせた(フローティ
ング)半導体島領域を介在させるものである。That is, in a semiconductor device that drives an L load, a floating semiconductor island region is interposed between a semiconductor island region having a high potential and a semiconductor island region that may have a negative potential on the output side. It is a thing.
上記した手段によれば、高電位の島領域と負電位となる
可能性のある島領域との間にフローティングの島領域が
あることによって、横形寄生npnトランジスタQxのベー
ス幅WBを広くすることになりその電流増幅率hFEを低下
させて、前記目的を達成することができる。According to the above-described means, the base width WB of the lateral parasitic npn transistor Qx is widened by the floating island region between the high potential island region and the potential negative island region. The current amplification factor h FE can be reduced to achieve the above object.
第1図は本発明の一実施例を示すものであって、インダ
クタンスL負荷を駆動するモータ駆動用パワーICの一部
縦断面図である。FIG. 1 shows an embodiment of the present invention and is a partial vertical cross-sectional view of a motor driving power IC for driving an inductance L load.
1はp−Si基板(サブストレート)2a,2b,2cはエピタキ
シャルn−Si層で、アイソレーションp+層3によってエ
ピタキシャル半導体の島領域に分離される。このうち、
npnトランジスタQ2の形成された高電位のエピタキシャ
ル層(たとえばVCC電位を有する島領域2a)と出力用npn
トランジスタQ4が形成され、L負荷の逆起電力によって
負電位となる可能性のあるエピタキシャル層2bとの間に
バッファーとして電位的に独立したフローティングのエ
ピタキシャル層(島領域)2cを介在させる。Reference numeral 1 is a p-Si substrate (substrate) 2a, 2b and 2c, which are epitaxial n-Si layers, which are separated by an isolation p + layer 3 into island regions of an epitaxial semiconductor. this house,
The high-potential epitaxial layer (for example, the island region 2a having the V CC potential) in which the npn transistor Q 2 is formed and the output npn
A transistor Q 4 is formed, and a potential-independent floating epitaxial layer (island region) 2c is interposed as a buffer between the transistor Q 4 and the epitaxial layer 2b which may be at a negative potential due to the back electromotive force of the L load.
第2図は第1図に示したモータ駆動パワートランジスタ
を有するICチップの全体を概略的に示す平面図である。
同図において斜線ハッチングを施した部分がフローティ
ング・エピタキシャル領域であり、パワートランジスタ
Q3,Q4(他のパワートランジスタも含む)と制御用トラ
ンジスタQ1,Q2(他の制御トランジスタも含む)との間
にチップ一辺Yから上記辺Yと平行な辺Zとにわたって
設けられる。このような構造とすることにより、出力ピ
ンp1が負の電位になり寄生npnトランジスタがONしても
寄生電流をおさえることができる。FIG. 2 is a plan view schematically showing an entire IC chip having the motor drive power transistor shown in FIG.
In the figure, the hatched area is the floating epitaxial region, and
It is provided between Q 3 and Q 4 (including other power transistors) and control transistors Q 1 and Q 2 (including other control transistors) from one side Y of the chip to a side Z parallel to the side Y. . With such a structure, the parasitic current can be suppressed even when the output pin p 1 has a negative potential and the parasitic npn transistor is turned on.
すなわち、第1図に示すようにアイソレーションp層を
中心に発生した寄生npnトランジスタQxのベース幅(W
B)は実質的に広くなり、実効的な寄生npnトランジスタ
QxのhFEを低下させ、寄生電流を減少させることができ
る。又、素子配置として出力トランジスタ(パワートラ
ンジスタ)につながる素子をパワートランジスタ近傍に
配置することができるのでAl配線の布線距離が短くな
る。That is, as shown in FIG. 1, the base width of the parasitic npn transistor Qx (W
B) is effectively wide and effective parasitic npn transistor
It can reduce h FE of Qx and reduce parasitic current. In addition, since the element connected to the output transistor (power transistor) can be arranged in the vicinity of the power transistor as the element arrangement, the wiring distance of the Al wiring becomes short.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおり。The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、寄生npnトランジスタのhFEを低下させ寄生電
流を減少させるとともにAl配線の引回しをなくすことが
できる。That is, it is possible to reduce h FE of the parasitic npn transistor, reduce the parasitic current, and eliminate the Al wiring.
第1図は本発明の一実施例を示すパワーICの一部断面図
である。 第2図は同じく平面図である。 第3図は従来のパワーICの回路図である。 第4図は従来のパワーICの一部断面図である。 1……p-型Si基板(サブストレート)、2a,2b……n-型
エピタキシャル層(島領域)、2c……フローティング・
エピタキシャル層(島領域)、3……アイソレーション
p層。FIG. 1 is a partial sectional view of a power IC showing an embodiment of the present invention. FIG. 2 is a plan view of the same. FIG. 3 is a circuit diagram of a conventional power IC. FIG. 4 is a partial sectional view of a conventional power IC. 1 ... p - type Si substrate (substrate), 2a, 2b ... n - type epitaxial layer (island region), 2c ... floating.
Epitaxial layer (island region), 3 ... Isolation p layer.
フロントページの続き (72)発明者 関 邦夫 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (56)参考文献 特開 昭58−186947(JP,A) 特開 昭60−57950(JP,A)(72) Kunio Seki, Inventor Kunio Seki 111 No. Nishiyokote-cho, Takasaki City, Gunma Hitachi Takasaki Plant (56) References JP-A-58-186947 (JP, A) JP-A-60-57950 ( JP, A)
Claims (1)
ンス負荷を駆動する第1の駆動用NPNトランジスタと、
上記出力端子にエミッタが接続されインダクタンス負荷
を駆動する第2の駆動用NPNトランジスタと、上記第1
の駆動用NPNトランジスタのベース電流を制御する第1
の制御用PNPトランジスタと、上記第2の駆動用NPNトラ
ンジスタのベース電流を制御する第2の制御用NPNトラ
ンジスタとを含み、上記各トランジスタが第1導電型の
半導体基板の一主面に形成され、これらのトランジスタ
間には基板と同じ第1導電型の拡散層からなるアイソレ
ーション領域が設けられて素子間の分離が行なわれるよ
うにされたインダクタンス負荷駆動回路を構成する半導
体装置において、 少なくとも上記第2の駆動用トランジスタの第2導電型
コレクタ領域と上記第2の制御用トランジスタの第2導
電型コレクタ領域との間の基板主面上には、 第1導電型の拡散層からなるアイソレーション領域およ
びこのアイソレーション領域によって囲まれて電位的に
フローティングな第2導電型の半導体領域が設けられて
なることを特徴とする半導体装置。1. A first driving NPN transistor having a collector connected to an output terminal to drive an inductance load,
A second driving NPN transistor having an emitter connected to the output terminal and driving an inductance load;
To control the base current of the driving NPN transistor
Control PNP transistor and a second control NPN transistor for controlling the base current of the second driving NPN transistor, wherein each transistor is formed on one main surface of the first conductivity type semiconductor substrate. A semiconductor device forming an inductance load drive circuit in which an isolation region made of a diffusion layer of the same first conductivity type as that of the substrate is provided between these transistors to separate the elements, On the main surface of the substrate between the second conductivity type collector region of the second driving transistor and the second conductivity type collector region of the second control transistor, an isolation layer of the first conductivity type is formed. It is characterized in that a second conductivity type semiconductor region which is surrounded by the region and this isolation region and which is electrically floating is provided. The semiconductor device according to.
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1986
- 1986-07-11 JP JP61161897A patent/JPH0691193B2/en not_active Expired - Lifetime
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