JPH07130971A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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JPH07130971A
JPH07130971A JP27534093A JP27534093A JPH07130971A JP H07130971 A JPH07130971 A JP H07130971A JP 27534093 A JP27534093 A JP 27534093A JP 27534093 A JP27534093 A JP 27534093A JP H07130971 A JPH07130971 A JP H07130971A
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Kiyonobu Hinooka
清伸 日野岡
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    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
    • H01L27/11803Masterslice integrated circuits using field effect technology
    • H01L27/11807CMOS gate arrays

Abstract

PURPOSE:To restrain a drop in an operating speed due to the addition of a transistor for logic verification in a gate array in which the transistor for logic verification is connected to every fundamental cell. CONSTITUTION:A cross-check transistor is a top gate-type TFT which is composed of a polycrystal silicon film which is composed of N<+> source-drain regions 9aa, 9ab and of a P-type channel region, of a gate oxide film and of a gate electrode 10a into which a part of a cross-check input interconnection 10b is converted. The N<+> type source-drain region 9aa is connected, via a direct contact hole 8, to an N<+> type diffused layer 6a as the output end of a gate array, and the N<+> type source-drain region 9ab is connected to a cross-check output interconnection 13f via a contact hole 12a.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体集積回路に関し、 The present invention relates to relates to a semiconductor integrated circuit,
特に論理検証機能を有するCMOSゲートアレイに関する。 Particularly to CMOS gate array with logic verification capability.

【0002】 [0002]

【従来の技術】近年、各分野のシステムのLSI化が進み、短納期,低開発コストで小量生産が可能ないわゆるゲートアレイが著しい伸びを示している。 In recent years, progress in LSI of the system in various fields, quick delivery, so-called gate arrays capable small amount produced at low development costs represent a significant elongation. ゲートアレイは複数の基本ゲートが接続されてなり、それぞれの基本ゲートは少なくとも1つの基本セールが電源配線と接地配線と入力配線と出力配線とにより接続されてなる。 Gate arrays, which are connected together by a plurality of basic gates, each of the basic gates which are connected by at least one base sail and power line and the ground line and the input wiring and output wiring.

【0003】半導体集積回路装置の平面図である図3を参照すると、CMOSゲートアレイの基本セルの一例は、半導体基板(図示せず)表面に設けられた矩形の第1の素子形成領域3aaおよび矩形の第2の素子形成領域3bと、ゲート絶縁膜(図示せず)を介して第1の素子形成領域3aa上および第2の素子形成領域3b上に設けられた第1のゲート電極5a,5bと、素子形成領域3aa表面および素子形成領域3b表面に設けられた3つのN +型拡散層16および3つのP +型拡散層17 [0003] With reference to FIG. 3 is a plan view of a semiconductor integrated circuit device, an example of a basic cell of a CMOS gate array is a semiconductor substrate (not shown) the first element forming region 3aa rectangular provided on the surface and a second element forming region 3b of the rectangular, the gate insulating film a first gate electrode 5a provided on the first element forming region 3aa via the (not shown) and a second element forming region on 3b, 5b and element formation region 3aa surface and the element forming region 3b 3 provided on the surface of the N + -type diffusion layer 16 and three P + -type diffusion layer 17
とから構成されている。 It is composed of a. 上記素子形成領域3aaおよび素子形成領域3bは、それぞれ半導体基板表面のX方向にそれぞれ平行に,かつ,X方向に直交するY方向に平行に交互に配置されている。 The element formation region 3aa and the element forming region 3b, respectively parallel to the X direction of the semiconductor substrate surface, respectively, and are arranged alternately in parallel to the Y direction orthogonal to X direction. 上記ゲート電極5a,5b The gate electrode 5a, 5b
は、ゲート絶縁膜を介して、それぞれの一対の素子形成領域3aa上および素子形成領域3b上をそれぞれY方向に平行に横断している。 Via a gate insulating film, and parallel to cross each on a pair of device formation regions 3aa and the element formation regions 3b on the Y direction, respectively. 上記N +型拡散層16およびP +型拡散層17は、これらのゲート電極5a,5bにより分断された素子形成領域3aa表面および素子形成領域3b表面にそれぞれ設けられている。 The N + -type diffusion layer 16 and P + -type diffusion layer 17, the gate electrodes 5a, are provided at the separated elements forming region 3aa surface and the element forming region 3b surface by 5b.

【0004】ゲートアレイの分野でも年々高集積化が進み、図3に例示したような基本セルが600×10 3個以上配線接続されて集積された600Kゲート以上のゲートアレイが製品化されている。 [0004] Also progressed year by year high integration in the field of the gate array, 600 K gates or gate arrays basic cells such is integrated 600 × 10 3 or more hardwired and as illustrated in FIG. 3 is commercialized . このような大規模ゲートアレイでは、論理検証および不良発生時の故障解析が非常に困難になっている。 In such a large-scale gate array, failure analysis at the time of logic verification and failure it has become very difficult. このような問題を解決するために、それぞれの基本セルにそれぞれ1つずつMOSトランジスタ(以後、クロスチェック・トランジスタと記す)を接続し、それぞれの基本ゲートの出力電位を検出することによって論理検証を行なっている。 To solve this problem, one each for each of the basic cell MOS transistors (hereinafter, referred to as cross checking transistor) logic verification by connecting the to detect the output potential of each of the basic gates is performed.

【0005】半導体集積回路装置の平面図である図4を参照すると、図3に示した1つの基本セルを多少変更した基本セルから構成された2入力NORからなる論理検証機能を有した基本ゲートは、以下のようになっている。 [0005] With reference to FIG. 4 is a plan view of a semiconductor integrated circuit device, the basic gate having a logic verification function of two input NOR constructed from one basic cell basic cells was slightly modified as shown in FIG. 3 It is, is as follows.

【0006】P型シリコン基板(図示せず)表面にはP [0006] P-type silicon substrate (not shown) on the surface P
ウェル(図示せず)およびNウェル(図示せず)が設けられ、Pウェル表面およびNウェル表面にはそれぞれ複数の第1の素子形成領域3abおよび複数の矩形の第2 Well (not shown) and N-well is (not shown) is provided, P-well surface and N, respectively to the well surface the plurality of first element formation region 3ab and the second plurality of rectangular
の素子形成領域3bが設けられている。 It is provided in the element forming region 3b. 素子形成領域3 Element formation region 3
ab,3bの配列は、概ね(図3に示した)素子形成領域3aa,3bの配列と同じである。 ab, 3b sequences is the same as generally (shown in FIG. 3) the element formation region 3aa, 3b sequences. 素子形成領域3a Element formation regions 3a
b,3bが形成されていないP型シリコン基板表面にはフィールド酸化膜(図示せず)が設けられている。 b, (not shown) field oxide film in the P-type silicon substrate surface 3b is not formed is provided. ゲート電極5a,5bが、ゲート絶縁膜(図示せず)を介して、それぞれの一対の素子形成領域3ab上および素子形成領域3b上をそれぞれY方向に平行に横断している。 Gate electrodes 5a, 5b, via a gate insulating film (not shown), are parallel to transverse each on a pair of device formation regions 3ab and the element formation regions 3b on the Y direction, respectively. さらに、クロスチェック・トランジスタのゲート電極5caが、ゲート絶縁膜を介して素子分離領域3ab Furthermore, the gate electrode 5ca cross check transistor element isolation region via a gate insulating film 3ab
上に設けられている。 It is provided in the above. このゲート電極5caはゲート電極5a,5bと同一の配線層からなるクロスチェック入力配線5cbの一部が転用され、このクロスチェック入力配線5cbは素子形成領域3b間のX方向の空隙部においてY方向に平行に設けられている。 The gate electrode 5ca gate electrode 5a, diverted part of the cross-check the input wiring 5cb made of the same wiring layer and 5b, Y direction in the gap portion in the X direction between the cross-check the input wiring 5cb element formation region 3b It is provided in parallel to. ゲート電極5 Gate electrode 5
a,5bにより分断された素子形成領域3bには、P + a, the element formation region 3b which is divided by 5b is, P +
型拡散層17a(ドレイン領域)とP +型拡散層17b -Type diffusion layer 17a (the drain region) and the P + -type diffusion layer 17b
(ソース領域)とP +型拡散層17cとが設けられている。 (Source region) and the P + -type diffusion layer 17c is provided. また、ゲート電極5a,5b,5caにより分断された素子形成領域3bには、N +型拡散層16a(ドレイン領域)とN +型拡散層16b(ソース領域)とN + The gate electrodes 5a, 5b, the element forming region 3b which is divided by 5ca, N + -type diffusion layer 16a (the drain region) N + -type diffusion layer 16b (the source region) N +
型拡散層16cとが設けられている。 And a diffusion layer 16c is provided.

【0007】層間絶縁膜(図示せず)に設けられたコンタクト孔22を介して、入力配線23a,23bはそれぞれゲート電極5a,5bに接続され、電源配線23c [0007] interlayer insulating film through a contact hole 22 provided in the (not shown), the input lines 23a, 23b are respectively connected to the gate electrode 5a, the 5b, the power supply wiring 23c
はP +型拡散層17bに接続され、接地配線23dはN Is connected to the P + -type diffusion layer 17b, the ground wiring 23d is N
+型拡散層16bに接続され、出力配線23eはN +型拡散層16aおよびP +型拡散層17aに接続されている。 + Is connected to the diffusion layer 16b, the output line 23e is connected to the N + -type diffusion layer 16a and the P + -type diffusion layer 17a. また、クロスチェック出力配線23fは、層間絶縁膜に設けられたコンタクト孔22aを介して、N +型拡散層16cに接続されている。 Also, cross-check output wiring 23f via a contact hole 22a provided in the interlayer insulating film and connected to the N + -type diffusion layer 16c. クロスチェック出力配線23fは、X方向に平行に配置されている。 Cross-check output wiring 23f is arranged parallel to the X direction.

【0008】このように、1つの基本セルには、N +型拡散層16c,ゲート電極5caおよびN +型拡散層1 [0008] Thus, in one basic cell, the N + diffusion layer 16c, the gate electrode 5ca and N + -type diffusion layer 1
6aからなるNチャネルMOSトランジスタがそれぞれ1つずつクロスチェック・トランジスタとして設けられている。 N-channel MOS transistor consisting of 6a is provided as a cross-check transistor one each. 図4の場合には1つの基本ゲートに1つのクロスチェック・トランジスタのみが設けられており、このトランジスタを構成するN +型拡散層16aは出力配線23eに接続されている。 Only one cross check transistor in a single basic gate in the case of FIG. 4 are provided, N + -type diffusion layer 16a constituting the transistor is connected to the output line 23e. この基本ゲートの出力電位を検出は、以下のように行なわれる。 The output potential of this basic gate detection is performed as follows. 他の列の基本ゲートに属するクロスチェック入力配線および他の行の基本ゲートに属するクロスチェック出力配線をそれぞれ接地電位に印加しておき、このクロスチェック・トランジスタのゲート電極5caに接続されたクロスチェック入力配線5cbに正電位を印加してこのトランジスタをオン状態にし、このときのN +型拡散層16cの電位をクロスチェック出力配線23fにより検出する。 Leave application other columns of cross-checking input wiring and other belonging to the basic gate crosscheck output lines belonging to the basic gate lines to each ground, cross-check that is connected to the gate electrode 5ca of the cross check transistor a positive potential is applied to the input lines 5cb to the transistor in the on state, to detect a potential of the N + -type diffusion layer 16c at this time by the cross-check output wiring 23f. このような動作を(マトリックク的に)繰り返して行なうことにより、全ての基本ゲートの出力電位の検出が行なえることになり、ゲートアレイが大規模化しても、その細部における論理検証を行なうことが可能となる。 By performing such an operation (in Matorikkuku manner) repeatedly, will be able to detect the output potentials of all the basic gates, even when the gate array is large-scale, it is possible to perform logical verification in its details It can become.

【0009】なお、例えば2つの基本セルから構成される3入力NANDゲート等では、1つの基本ゲートに2 [0009] The three inputs in NAND gates, etc. composed of, for example, two basic cells, 2 in one basic gate
つのクロスチェック・トランジスタが設けられている。 One of the cross-check transistor is provided.
この2つのクロスチェック・トランジスタのうちの1つは出力配線に接続されN +型拡散層を有しているが、他の1つのクロスチェック・トランジスタのN +型拡散層には出力配線が接続されていない。 This one of the two cross-check transistor has connected N + -type diffusion layer to the output line, connected to the output wiring in the N + diffusion layer of the other one cross check transistor It has not been. この場合、上記のような検出方法を採用しているため、出力配線に接続されたクロスチェック・トランジスタの検出の際には、出力配線に接続されていないクロスチェック・トランジスタはオフ状態になっているため、出力電位の検証に支障はない。 In this case, because it uses a detection method as described above, upon detection of the cross-check transistor connected to the output wiring cross check transistor which is not connected to the output line is turned off because you are, there is no problem in the verification of the output potential.

【0010】 [0010]

【発明が解決しようとする課題】ゲートアレイにおいては、CADを用いて自動設計を行なうため、拡散層にコンタクト孔を配置できる位置(格子)が定められている。 In a gate array [SUMMARY invented], for automatically designed using CAD, positions can be placed a contact hole in the diffusion layer (grid) is defined. このことから、それぞれの基本セルにクロスチェック・トランジスタを配置すると、格子を1つ増やす必要があり、このため例えばNチャネルMOSトランジスタが形成される素子形成領域の一部が矩形からはみ出した部分を有する形状になり、N +拡散層の面積が増大する。 Thus, placing a cross check transistor in each basic cell, it is necessary to increase one grating, a portion of which protrudes from the rectangular portion of the element formation regions Therefore for example N-channel MOS transistor is formed becomes a shape having an area of N + diffusion layer is increased. そのため、それぞれの基本ゲートの出力に付加される寄生容量が増加する。 Therefore, the parasitic capacitance added to the output of each of the basic gates is increased. その結果、ゲートアレイに要求される重要な性能である動作速度の低下という問題が生じる。 As a result, the problem of reduced operating speed is an important performance required for a gate array is produced.

【0011】 [0011]

【課題を解決するための手段】本発明の半導体集積回路装置は、それぞれ半導体基板表面のX方向に平行に配置され,X方向に直交するY方向に平行に交互に配置された第1の素子形成領域および第2の素子形成領域と、対をなすこの第1の素子形成領域およびこの第2の素子形成領域をそれぞれY方向に平行に第1のゲート絶縁膜を介して横断し,それぞれのこの対にたいしてそれぞれ少なくとも1つずつ設けられた第1のゲート電極と、この第1のゲート電極により分断されたこの第1の素子形成領域およびこの第2の素子形成領域にそれぞれに設けられたN +型拡散層およびP +型拡散層とからなる複数の基本セルを有し、それぞれの上記基本セルの1つの上記N +型拡散層に直接に接続された第1のソース・ドレイン領域,それぞれX The semiconductor integrated circuit device SUMMARY OF THE INVENTION The present invention is arranged parallel to the X direction of the respective semiconductor substrate surface, a first element disposed alternately in parallel to the Y direction perpendicular to the X direction and forming region and the second element forming region traverses through the first gate insulating film parallel-to the first element forming region and the second element forming region which forms a a in the Y direction, respectively, of each a first gate electrode provided on each of at least one each against the pair, N provided in each of the first first being separated by the gate electrode of the element forming region and the second element forming region + having a plurality of basic cells comprising a diffusion layer and a P + -type diffusion layer, the first source-drain region connected directly to one of said N + -type diffusion layer of each of the basic cells, respectively X 向に平行に設けられたクロスチェック出力配線に接続された第2のソース・ドレイン領域,およびこの第1のソース・ドレイン領域とこの第2 Second source-drain region connected to cross-check the output wiring provided in parallel with the direction, and the this first source-drain region second
のソース・ドレイン領域とを接続するチャネル領域とが設けられた多結晶シリコン膜と、第2のゲート絶縁膜を介してこのチャネル領域表面に対向し,この基本セルのX方向の空隙部にそれぞれY方向に平行に設けられたクロスチェック入力配線に接続された第2のゲート電極とからなるクロスチェック用の薄膜トランジスタを有し、 And a polycrystalline silicon film and the channel region are provided to connect the source and drain regions of, through the second gate insulating film opposite to the surface of the channel region, respectively in the gap portion of the X direction of the basic cell has a thin film transistor for cross checking comprising a second gate electrode connected to cross-check the input wiring provided in parallel in the Y direction,
少なくとを1つの上記基本セルが電源配線,入力配線, Less capital one of the basic cells are power lines, input lines,
上記薄膜トランジスタに接続された上記N +型拡散層の1つに接続される出力配線,および上記薄膜トランジスタに接続されないこのN +型拡散層の少なくとも1つに接続される接地配線により接続されてなる基本ゲートを有する。 Output wiring connected to one of the N + -type diffusion layer connected to the thin film transistor, and the base of which are connected by a ground wire connected to at least one of the N + -type diffusion layer which is not connected to the thin film transistor having a gate.

【0012】好ましくは、上記薄膜トランジスタがトップゲート型の薄膜トランジスタであり、上記第1のゲート電極がこの薄膜トランジスタを構成する上記多結晶シリコン膜と同一層の多結晶シリコン膜からなる。 [0012] Preferably, the thin film transistor is a top gate thin film transistor, a polycrystalline silicon film of the polycrystalline silicon film of the same layer in which the first gate electrode constitutes the thin film transistor. もしくは、上記薄膜トランジスタがボトムゲート型の薄膜トランジスタであり、上記第1のゲート電極が上記クロスチェック入力配線と同一層の導電体膜からなる。 Or, the thin film transistor is a bottom-gate thin film transistor, the first gate electrode is made of a conductor film of the cross-checking input wiring in the same layer.

【0013】 [0013]

【実施例】次に、本発明について図面を参照して説明する。 EXAMPLES Next, will be described with reference to the drawings the present invention.

【0014】半導体集積回路装置の平面図である図1および図1のXX線での断面図である図2を参照すると、 Referring to FIG. 2 is a cross-sectional view in FIG. 1 and XX line in FIG. 1 is a plan view of a semiconductor integrated circuit device,
本発明の一実施例は、2入力NORゲートからなる基本ゲートが1つの基本セルから構成されており、この2入力NORゲートはトップゲート型のNチャネル薄膜トランジスタ(TFT)をクロスチェック・トランジスタとして有している。 One embodiment of the invention, the basic gate consisting of a two-input NOR gates are comprised of a single basic cell, the 2-input NOR gate closed top gate type N-channel thin film transistor (TFT) as a cross check transistor doing.

【0015】まず、本実施例の基本セルについて説明する。 [0015] First, a description will be given of the basic cell of the present embodiment.

【0016】P型シリコン基板1表面には、それぞれX [0016] The P-type silicon substrate 1, respectively X
方向に平行に、複数の帯状のPウェル2および複数の帯状のNウェル(図示せず)が設けられている。 Parallel to the direction, a plurality of band-shaped P-well 2 and a plurality of band-shaped N-well (not shown) is provided. これらのPウェル2表面およびNウェル表面には、それぞれX方向に平行に矩形の複数の第1の素子形成領域3aおよび矩形の複数の第2の素子形成領域3bが設けられている。 These P-well 2 surface and the N-well surface, a plurality of second element formation region 3b of the first element forming region 3a and the rectangular parallel in the plurality of rectangular in the X direction respectively are provided. さらに、これらの素子形成領域3aと素子形成領域3bとは、X方向に直交するY方向に平行に,交互に配置されている。 Furthermore, these elements forming region 3a and the element formation region 3b, parallel to the Y direction perpendicular to the X direction, they are arranged alternately. 素子形成領域3aおよび素子形成領域3 Element forming region 3a and the element formation region 3
b設けられていないP型シリコン基板1表面には、フィールド酸化膜3が設けられている。 The b not provided P-type silicon substrate 1, field oxide film 3 is provided. Pウェル2表面およびNウェル表面は、第1のゲート絶縁膜であるゲート酸化膜4により覆われている。 P-well 2 surface and the N-well surface is covered by a gate oxide film 4 as a first gate insulating film. 第1のゲート電極であり, A first gate electrode,
+型の多結晶シリコン膜からなるゲート電極5a,5 Gate electrode 5a made of N + -type polycrystalline silicon film, 5
bは、ゲート酸化膜4を介して、それぞれ一対の素子形成領域3a上および素子形成領域3b上を横断している。 b is a gate oxide film 4, respectively across the pair of element formation regions 3a and on the element forming region 3b above. これらゲート電極5a,5bにより分断されて、素子形成領域3a表面および素子形成領域3b表面にはそれぞれN +型拡散層6a,6bおよびP +型拡散層7 These gate electrodes 5a, is divided by 5b, each of the element formation regions 3a surface and the element forming region 3b surface N + -type diffusion layer 6a, 6b and P + -type diffusion layer 7
a,7b,7cが設けられている。 a, 7b, 7c are provided.

【0017】次に、本実施例のクロスチェック・トランジスタとなるTFTについて説明する。 [0017] Next, a description will be given of TFT to be a cross check transistor of the present embodiment.

【0018】それぞれの基本セルには1つずつこのTF [0018] one by one to each of the basic cell this TF
Tが接続されている。 T is connected. このTFTは、ゲート電極5a, The TFT includes a gate electrode 5a,
5bと同一層の多結晶シリコン膜9と、第2のゲート絶縁膜であるゲート酸化膜4Aと、第2のゲート電極であるゲート電極10aとからなる。 The polycrystalline silicon film 9 and 5b in the same layer, and the gate oxide film 4A is a second gate insulating film, a gate electrode 10a which is the second gate electrode. この多結晶シリコン膜9は、第1のソース・ドレイン領域であるN +型ソース・ドレイン領域9aa,第2のソース・ドレイン領域であるN +型ソース・ドレイン領域9ab,およびN +型ソース・ドレイン領域9aaとN +型ソース・ドレイン領域9abとを接続するP型のチャネル領域9bとからなる。 The polycrystalline silicon film 9, first a source-drain region N + -type source and drain regions 9aa, second source-drain region and a N + -type source and drain regions 9ab, and N + -type source consisting of a P-type channel region 9b which connects the drain region 9aa and the N + -type source and drain regions 9ab. このN +型ソース・ドレイン領域9aaは、ゲート酸化膜4に設けられたダイレクト・コンタクト孔8を介して、N +型拡散層6aに直接に接続されている。 The N + -type source and drain regions 9aa via a direct contact hole 8 provided in the gate oxide film 4 is directly connected to the N + -type diffusion layer 6a. このN +型ソース・ドレイン領域9abは、層間絶縁膜1 The N + -type source and drain regions 9ab, an interlayer insulating film 1
1に設けられたコンタクト孔12aを介して、クロスチェック出力配線13fの1つに接続されている。 Via a contact hole 12a provided in the 1, it is connected to one of the cross-check output wiring 13f. クロスチェック出力配線13fは、X方向に平行に設けられている。 Cross-check output wiring 13f are provided in parallel in the X direction. 上記ゲート酸化膜4Aは、上記チャネル領域9c The gate oxide film 4A is the channel region 9c
表面(上面および側面)を覆っている。 Covering the surface (upper surface and side surfaces). 上記ゲート電極10aは、ゲート酸化膜4Aを介して、チャネル領域9 The gate electrode 10a via a gate oxide film 4A, the channel region 9
c上を覆っている。 The overlying c. このゲート電極10aは、1つのクロスチェック入力配線10bの一部が転用されて設けられている。 The gate electrode 10a, a part of one cross-check the input wiring line 10b is provided to be diverted. クロスチェック入力配線10bは、上記基本セルのX方向の空隙部において,Y方向に平行に設けられている。 Cross-check the input wiring 10b, at the gap portion of the X direction of the basic cell, it is provided in parallel in the Y direction. このクロスチェック入力配線10bは、第2 The cross-check the input wiring line 10b, the second
層のN +型の多結晶シリコン膜からなる。 Composed of N + -type polycrystalline silicon film layer.

【0019】次に、上記基本セルを配線して得られた本実施例の基本ゲートについて説明する。 Next, a description will be given of the basic gate of the present embodiment obtained by wiring the basic cell.

【0020】層間絶縁膜11に設けられたコンタクト孔12を介して、入力配線13a,13bはそれぞれゲート電極5a,5bに接続され、電源配線13cはP +型拡散層7bに接続され、接地配線13dはN +型拡散層6bに接続され、出力配線13eはN +型拡散層6aおよびP +型拡散層7aに接続され、本実施例による2入力NORゲートが得られる。 [0020] via the contact hole 12 provided in the interlayer insulating film 11, the input lines 13a, 13b are respectively connected to the gate electrode 5a, the 5b, power supply wiring 13c is connected to the P + -type diffusion layer 7b, a ground wire 13d is connected to the N + -type diffusion layer 6b, output line 13e is connected to the N + -type diffusion layer 6a and the P + -type diffusion layer 7a, 2-input NOR gate of the present embodiment can be obtained. この場合、N +型拡散層6 In this case, N + -type diffusion layer 6
aおよびN +型拡散層6bはそれぞれこの基本セルを構成するNチャネルMOSトランジスタのドレイン領域およびソース領域となり、P +型拡散層7aおよびP +型拡散層7bはそれぞれこの基本セルを構成するPチャネルMOSトランジスタのドレイン領域およびソース領域となる。 a and N + -type diffusion layer 6b, respectively become the drain and source regions of N-channel MOS transistors constituting the basic cell, the P + -type diffusion layer 7a and the P + -type diffusion layer 7b constitute the basic cells, respectively P a drain region and a source region of the channel MOS transistor. 上記入力配線13a,13b,電源配線13 The input lines 13a, 13b, power supply lines 13
c,接地配線13d,出力配線13eおよびクロスチェック出力配線13fは、同一層の金属膜からなる。 c, the ground wiring 13d, the output wirings 13e and cross-check output wire 13f is made of a metal film of the same layer.

【0021】上記一実施例の基本ゲートの出力電位を検出は、以下のように行なわれる。 [0021] detecting the output voltage of the basic gate of the embodiment is carried out as follows.

【0022】他の列の基本ゲートに属するクロスチェック入力配線10bおよび他の行の基本ゲートに属するクロスチェック出力配線13fをそれぞれ接地電位に印加しておき、所望の(基本ゲートの出力端に接続する)T The previously applied other columns of basic gate belonging crosscheck input wire 10b and other cross-check output wiring 13f belonging to the basic gate lines to each ground potential, connected to the output of the desired (basic gates to) T
FTのゲート電極10aに接続されたクロスチェック入力配線10bに正電位を印加してこのTFTをオン状態にし、このときのN +型拡散層6aの電位をクロスチェック出力配線13fにより検出する。 Cross-checking input wiring 10b connected to the gate electrode 10a of the FT and the positive potential is applied to the TFT is turned on to detect the potential of the N + -type diffusion layer 6a in this case the cross-check output wiring 13f. このような動作を(マトリックク的に)繰り返して行なうことにより、全ての基本ゲートの出力電位の検出が行なえることになり、ゲートアレイが大規模化しても、その細部における論理検証を行なうことが可能となる。 By performing such an operation (in Matorikkuku manner) repeatedly, will be able to detect the output potentials of all the basic gates, even when the gate array is large-scale, it is possible to perform logical verification in its details It can become.

【0023】上記一実施例では、上述したように、クロスチェック・トランジスタがTFTからなるため、図4 [0023] In the above embodiment, as described above, since the cross-check transistor is formed of TFT, FIG. 4
に示しなようにクロスチェック・トランジスタを設けるために第1の素子形成領域を局部的に突出させる必要が無くなる。 Necessary to locally protrude first element forming region is eliminated to provide a cross check transistor as a shown in. すなわち、本実施例ではクロスチェック・トランジスタを設けても、(出力端となる)NチャネルM In other words, be provided with a cross-check transistor in the present embodiment, (the output end) N-channel M
OSトランジスタのドレイン領域の面積の増大は不要となり、ゲートアレイに要求される重要な性能である動作速度の低下は回避することができる。 Increase in the area of ​​the drain region of the OS transistor is not required, reduction of an important performance operation speed required for the gate array can be avoided.

【0024】次に、上記一実施例の基本ゲートとTFT [0024] Next, the basic gate and the TFT of the one embodiment
との形成までの製造方法の要点を説明する。 The main points of the manufacturing process up to the formation of that description.

【0025】まず、P型シリコン基板1表面にPウェル2とNウェルとが形成された後、フィールド酸化膜3が形成される。 [0025] First, the P-well 2 and the N-well formed on P-type silicon substrate 1, field oxide film 3 is formed. このフィールド酸化膜3の形成により、素子分離領域3a,3bも形成される。 The formation of the field oxide film 3, the element isolation regions 3a, 3b are also formed. 素子分離領域3 Isolation regions 3
a,3b表面には、熱酸化によるゲート酸化膜4が形成される。 a, the 3b surface, the gate oxide film 4 is formed by thermal oxidation. 所定部分のゲート酸化膜がエッチングされてダイレクト・コンタクト孔8が形成される。 Direct contact holes 8 gate oxide film is etched in a predetermined portion is formed. 全面に低濃度のP型の多結晶シリコン膜が形成され、TFTのチャネル領域の形成予定領域を内包するフォトレジスト膜をマスクにしたイオン注入により、この内包領域以外の多結晶シリコン膜がN +型になる。 Entire low concentration of P-type polycrystalline silicon film is formed by ion implantation using a photoresist film containing the forming region of the channel region of the TFT as a mask, the polysilicon film other than the inclusion region is N + It becomes mold. この多結晶シリコン膜がパターニングされ、ゲート電極5a,5b,多結晶シリコン膜9が形成される。 The polycrystalline silicon film is patterned, the gate electrode 5a, 5b, a polycrystalline silicon film 9 is formed.

【0026】続いて、熱酸化によりゲート酸化膜4Aが形成される。 [0026] Subsequently, a gate oxide film 4A is formed by thermal oxidation. この段階でのゲート酸化膜4Aは、露出したゲート酸化膜4の表面上,露出したゲート電極5a, A gate oxide film 4A at this stage, the exposed gate oxide film 4 on the surface, the exposed gate electrodes 5a,
5bおよび多結晶シリコン膜9の表面に形成されている。 It is formed in 5b and polycrystalline surface of the silicon film 9. 次に、全面に第2層のN +型の多結晶シリコン膜が形成され、この多結晶シリコン膜が異方性エッチングによりパターニングされてゲート電極10aおよびクロスチェック入力配線10bが形成される。 Next, the polysilicon film of the N + -type second layer is formed on the entire surface, the polycrystalline silicon film is patterned by the gate electrode 10a and the cross-check the input wiring 10b by anisotropic etching are formed.

【0027】その後、N型不純物とP型不純物とのイオン注入がそれぞれ選択的に行なわれ、素子分離領域3a [0027] Then, ion implantation of N type impurities and P type impurities are respectively selectively performed, the element isolation region 3a
表面と素子分離領域3b表面とには、それぞれN +型拡散層6a,6bとP +型拡散層7a,7b,7cとが形成される。 The front surface and the element isolation region 3b surfaces, respectively N + -type diffusion layer 6a, 6b and the P + -type diffusion layer 7a, 7b, and the 7c is formed. これらのイオン注入では、ゲート電極5a, In these ion implantation, the gate electrode 5a,
5bおよびクロスチェック入力配線10bもマスクとして機能するため、このN型不純物のイオン注入により、 Since 5b and cross-check the input lines 10b also functions as a mask, ion implantation of N-type impurity,
多結晶シリコン膜9ではN +型ソース・ドレイン領域9 In the polycrystalline silicon film 9 N + -type source and drain regions 9
aa,9abが形成され,P型のチャネル領域9bが画定される。 aa, 9ab is formed, P-type channel region 9b is defined.

【0028】なお、第2のゲート電極であるゲート電極10a(およびクロスチェック入力配線10b)はN + [0028] Note that the second gate electrode 10a which is a gate electrode (and cross-check the input wiring 10b) is N +
型の多結晶シリコン膜に限定する必要はなく、シリサイド膜あるいはポリサイド膜により形成してもよい。 Need not be limited to the polycrystalline silicon film of the type may be formed by a silicide film or a polycide film. また、第2のゲート絶縁膜もゲート酸化膜4Aである必要はなく、例えばCVD法によるシリコン窒化膜から形成してもよい。 The second gate insulating film is also not necessarily a gate oxide film 4A, for example, may be formed of a silicon nitride film by CVD.

【0029】上記一実施例におけるダイレクト・コンタクト孔8を設ける位置の特定について説明する。 The specific description will be given of the position where the direct contact hole 8 in the above embodiment.

【0030】本実施例でのダイレクト・コンタクト孔8 [0030] Direct contact hole 8 of the present embodiment
は、図1に示したように、ゲート電極5bの右側の素子分離領域3aの境界線を含む部分に設けられている。 , As shown in FIG. 1, it is provided in a portion including the boundary lines of the right element isolation region 3a of the gate electrode 5b.
(クロスチェック入力配線10bおよび)ダイレクト・ (Cross-check input wiring 10b and) direct
コンタクト孔8は、ゲート電極5aの左側の素子分離領域3aの境界線を含む部分に設てもよい。 Contact holes 8 may be set to a portion including the boundary of the left of the element isolation region 3a of the gate electrode 5a. すなわち、ダイレクト・コンタクト孔は、第1のゲート電極に平行な第1の素子分離領域の境界線を含む部分に設けることが好ましい。 That is, direct contact hole is preferably provided in a portion including a boundary of the first isolation region parallel to the first gate electrode.

【0031】基本ゲートがNOR系のみであるならばゲート電極5aとゲート電極5bとの間の素子分離領域3 The element isolation region 3 between the basic gate and alone it if it gate electrode 5a and the gate electrode 5b NOR system
aの境界線を含む部分に設てもよいが、このような位置にダイレクト・コンタクト孔8を設けるとNAND系の基本ゲートの出力電位の検出が極めて困難になる。 It may be set to a portion including the boundary of a, but the detection of the output potential of the basic gate of the NAND type By providing the direct contact hole 8 in such a position becomes extremely difficult.

【0032】BiCMOSからなるゲートアレイを想定しないならば、(NチャネルMOSトランジスタのドレイン領域である)N +型拡散層6aと(PチャネルMO [0032] If not assume the gate array of BiCMOS, (a drain region of the N-channel MOS transistor) N + -type diffusion layer 6a and the (P-channel MO
Sトランジスタのドレイン領域である)P +型拡散層7 S is a drain region of the transistor) P + -type diffusion layer 7
aとが直接に接続されてこれが基本ゲートの出力端となるため、このダイレクト・コンタクト孔8は、ゲート電極5aの左側の素子分離領域3bの境界線を含む部分, Because connected to directly and a which is an output terminal of the basic gates, the direct contact hole 8, a portion including a boundary of the left of the element isolation region 3b of the gate electrode 5a,
もしくはゲート電極5bの右側の素子分離領域3bの境界線を含む部分に設けてもさしつかえない。 Or no problem even if provided in a portion including the boundary lines of the right element isolation region 3b of the gate electrode 5b. BiCOS BiCOS
からなるゲートアレイを想定すると、バイポーラトランジスタを介してP +型拡散層7aと接続されたN +型拡散層6aが出力端となるため、素子分離領域3bの境界線を含む部分にダイレクト・コンタクト孔8を設けるということは好ましくない。 Assuming the gate array of, for N + -type diffusion layer 6a which is connected to the P + -type diffusion layer 7a through bipolar transistor is an output terminal, a direct contact to the portion including the boundary of the isolation region 3b it is not preferable that providing holes 8.

【0033】なお、上記一実施例におけるTFTはトップゲート型であるが、これに限定されるものではなく、 It should be noted, TFT in the above one embodiment is a top-gate type, but the invention is not limited thereto,
本発明におけるクロスチェック・トランジスタはボトムゲート型のTFTであってもよい。 Cross check transistor in the present invention may be a bottom gate type of a TFT. このような場合にも、上記一実施例と同じ効果がある。 In this case also, the same effect as the above embodiment.

【0034】このようなボトムゲート型のTFTの形成までの概略を説明する。 [0034] will be outlined to the formation of such a bottom gate type of a TFT.

【0035】まず、半導体基板表面にPウェル,Nウェルが形成され、フィールド酸化膜,第1の素子形成領域および第2の素子形成領域が形成された後、これらの素子形成領域表面を覆う第1のゲート絶縁膜が形成される。 Firstly, P-well in the semiconductor substrate surface, N well is formed, after the field oxide film, the first element forming region and the second element forming region is formed, the covering the element formation region surface first gate insulating film is formed. 次に、全面に第1の導電体膜が形成される。 Next, the first conductive film is formed on the entire surface. 第1の導電体膜は、N +型多結晶シリコン膜,シリサイド膜もしくはポリサイド膜である。 The first conductive film, N + -type polycrystalline silicon film, a silicide film or a polycide film. 次に、この第1の導電体膜がパターニングされて、第1のゲート電極およびクロスチェック入力配線が形成される。 Next, the first conductive film is patterned, the first gate electrode and the cross-check the input lines are formed.

【0036】続いて、少なくとも第1のゲート電極およびクロスチェック入力配線の表面(上面並びに側面)を覆う第2のゲート絶縁膜が形成される。 [0036] Subsequently, at least a first second gate insulating film covering the gate electrode and the surface of the cross-check the input wiring (upper surface and side surface) is formed. 第1の導電体膜がN +型多結晶シリコン膜である場合には第2のゲート絶縁膜は熱酸化膜を採用することができるが、第1の導電体膜がシリサイド膜もしくはポリサイド膜の場合には第2のゲート絶縁膜はCVD法等による絶縁膜である。 When the first conductor film is a N + -type polycrystalline silicon film is the second gate insulating film may be employed a thermal oxide film, the first conductor film is a silicide film or a polycide film when the second gate insulating film is an insulating film by CVD method or the like.
続いて、第1のゲート電極に平行な第1の素子分離領域の境界線を含む部分の(第2の絶縁膜および)第1の絶縁膜が除去されて、ダイレクト・コンタクト孔が形成される。 Subsequently, the portion including the boundary of the first isolation region parallel to the first gate electrode (second insulating film and) the first insulating film is removed, the direct contact hole is formed . 次に、全面に低濃度のP型の多結晶シリコン膜が形成,パターニングされ、TFTのソース・ドレイン領域とチャネル領域とが形成される領域のみにこの多結晶シリコン膜が残置される。 Then, the entire surface to a low concentration of P-type polycrystalline silicon film is formed, is patterned, the polycrystalline silicon film is left only in a region where the source and drain regions and a channel region of the TFT is formed.

【0037】その後、第2の素子形成領域に開口部を有するフォトレジスト膜をマスクにしたイオン注入により、P +型拡散層が形成される。 [0037] Thereafter, by ion implantation using the photoresist film having an opening in the second element forming region as a mask, P + -type diffusion layer is formed. さらに、第2の素子形成領域とTFTのチャネル領域が形成される領域とを覆うフォトレジスト膜をマスクにしたイオン注入により、 Furthermore, by ion implantation using the photoresist film covering a region where a channel region of the second element forming region and the TFT are formed in the mask,
+型拡散層およびボトムゲート型のTFTが形成される。 N + -type diffusion layer and a bottom gate type TFT.

【0038】 [0038]

【発明の効果】以上説明したように本発明の半導体集積回路装置は、論理検証用のクロスチェック・トランジスタがTFTから構成されることから基本セルの拡散層の面積を増大させることは不要となり、拡散層の寄生容量の増加が抑止されるため、動作速度の低減が阻止できる。 The semiconductor integrated circuit device of the present invention as described above, according to the present invention is, becomes unnecessary to increase the area of ​​the diffusion layer of the basic cell from the cross check transistor for logic verification is composed of TFT, an increase in the parasitic capacitance of the diffusion layer is prevented, the reduction of the operation speed can be prevented.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例の平面図である。 1 is a plan view of an embodiment of the present invention.

【図2】上記一実施例の断面図であり、図1のXX線での断面図である。 Figure 2 is a cross-sectional view of the one embodiment, is a sectional view taken along the line XX in FIG.

【図3】一般的なCOMゲートアレイの基本セルの平面図である。 3 is a plan view of a basic cell of a typical COM gate array.

【図4】従来の論理検証機能を有した2入力NORゲートの平面図である。 4 is a plan view of a conventional two-input NOR gate having a logic verification capability.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 P型シリコン基板 2 Pウェル 3 フィールド酸化膜 3a,3aa,3ab,3b 素子形成領域 4,4A ゲート酸化膜 5a,5b,5ca,10a ゲート電極 5cb,10b クロスチェック入力配線 6a,6b,16,16a,16b,16c N +型拡散層 7a,7b,7c,17,17a,17b,17c 1 P-type silicon substrate 2 P-well 3 field oxide film 3a, 3aa, 3ab, 3b element formation region 4,4A gate oxide film 5a, 5b, 5ca, 10a gate electrode 5cb, 10b crosscheck input lines 6a, 6b, 16, 16a, 16b, 16c N + -type diffusion layer 7a, 7b, 7c, 17,17a, 17b, 17c
+拡散層 8 ダイレクト・コンタクト孔 9 多結晶シリコン膜 9aa,9ab N +型ソース・ドレイン領域 9b チャネル領域 11 層間絶縁膜 12,12a,22,22a コンタクト孔 13a,13b,23a,23b 入力配線 13c,23c 電源配線 13d,23d 接地配線 13e,23e 出力配線 13f,23f クロスチェック出力配線 P + diffusion layer 8 Direct contact hole 9 polycrystalline silicon film 9aa, 9ab N + -type source and drain regions 9b the channel region 11 interlayer insulating film 12, 12a, 22, 22a contact holes 13a, 13b, 23a, 23b input wiring 13c , 23c power wiring 13d, 23d ground wiring 13e, 23e output wiring 13f, 23f cross-check the output wiring

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/786 9056−4M H01L 29/78 311 C ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identification symbol Agency Docket No. FI art display portion H01L 29/786 9056-4M H01L 29/78 311 C

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 それぞれ半導体基板表面のX方向に平行に配置され,X方向に直交するY方向に平行に交互に配置された第1の素子形成領域および第2の素子形成領域と、対をなす該第1の素子形成領域および該第2の素子形成領域をそれぞれY方向に平行に第1のゲート絶縁膜を介して横断し,それぞれの該対にたいしてそれぞれ少なくとも1つずつ設けられた第1のゲート電極と、該第1のゲート電極により分断された該第1の素子形成領域および該第2の素子形成領域にそれぞれに設けられたN 1. A disposed parallel to the X direction of the semiconductor substrate surface, respectively, a first element formation region and the second element formation regions arranged alternately in parallel to the Y direction perpendicular to the X direction, pairs first element forming region and the second element formation region traverses through the first gate insulating film in parallel to the Y-direction, respectively Nasu, first provided by at least one of each for each of the pair a gate electrode of, N provided in each of the divided first element forming region and the element formation region of the second was by the gate electrode of the first
    +型拡散層およびP +型拡散層とからなる複数の基本セルを有し、 それぞれの前記基本セルの1つの前記N +型拡散層に直接に接続された第1のソース・ドレイン領域,それぞれX方向に平行に設けられたクロスチェック出力配線に接続された第2のソース・ドレイン領域,および該第1のソース・ドレイン領域と該第2のソース・ドレイン領域とを接続するチャネル領域とが設けられた多結晶シリコン膜と、第2のゲート絶縁膜を介して該チャネル領域表面に対向し,該基本セルのX方向の空隙部にそれぞれY + Having a plurality of basic cells comprising a diffusion layer and a P + -type diffusion layer, the first source-drain region connected directly to the N + -type diffusion layer of one of each of the basic cells, respectively second source-drain region connected to cross-check the output wiring provided in parallel to the X direction, and a channel region connecting the first source-drain region and the source and drain regions of the second and a polycrystalline silicon film provided via the second gate insulation film opposite to the surface of the channel region, respectively in the gap portion in the X direction of the basic cell Y
    方向に平行に設けられたクロスチェック入力配線に接続された第2のゲート電極とからなるクロスチェック用の薄膜トランジスタを有し、 少なくとを1つの前記基本セルが電源配線,入力配線, Has a thin film transistor for cross checking comprising a second gate electrode connected to cross-check the input wiring provided parallel to the direction, less capital one of the basic cell power lines, input lines,
    前記薄膜トランジスタに接続された前記N +型拡散層の1つに接続される出力配線,および前記薄膜トランジスタに接続されない該N +型拡散層の少なくとも1つに接続される接地配線により接続されてなる基本ゲートを有することを特徴とする半導体集積回路装置。 Connected thereto an output wired to one of the N + -type diffusion layer connected to the thin film transistor, and the base of which are connected by a ground wire connected to at least one of said N + -type diffusion layer which is not connected to the thin film transistor the semiconductor integrated circuit device characterized by having a gate.
  2. 【請求項2】 前記薄膜トランジスタがトップゲート型の薄膜トランジスタであり、前記第1のゲート電極が該薄膜トランジスタを構成する前記多結晶シリコン膜と同一層の多結晶シリコン膜からなることを特徴とする請求項1記載の半導体集積回路装置。 Wherein a said thin film transistor is a top gate thin film transistor, according to claim wherein said first gate electrode is characterized in that it consists of a polycrystalline silicon film of the polycrystalline silicon film of the same layer constituting the thin film transistor 1 semiconductor integrated circuit device as claimed.
  3. 【請求項3】 前記第2のゲート電極がシリサイド膜, Wherein the second gate electrode silicide film,
    もしくはポリサイド膜からなることを特徴とする請求項2記載の半導体集積回路装置。 Or a semiconductor integrated circuit device according to claim 2, characterized in that it consists of a polycide film.
  4. 【請求項4】 前記薄膜トランジスタがボトムゲート型の薄膜トランジスタであり、前記第1のゲート電極が前記クロスチェック入力配線と同一層の導電体膜からなることを特徴とする請求項1記載の半導体集積回路装置。 Wherein said thin film transistor is a thin film transistor with a bottom gate type, semiconductor integrated circuit according to claim 1, wherein said first gate electrode is characterized by comprising a conductive film of the cross-checking input wiring in the same layer apparatus.
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