JPH07129267A - 光電式演算器 - Google Patents
光電式演算器Info
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- JPH07129267A JPH07129267A JP27838593A JP27838593A JPH07129267A JP H07129267 A JPH07129267 A JP H07129267A JP 27838593 A JP27838593 A JP 27838593A JP 27838593 A JP27838593 A JP 27838593A JP H07129267 A JPH07129267 A JP H07129267A
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Abstract
(57)【要約】
【目的】 光信号どうしの積が直接得られ、得られた積
の和を簡単な回路構成で高速に得ることの可能な光電式
演算器を提供する。 【構成】 実質的に左右対称な電極構造の半導体受光素
子１１，１２，…，１ｎ、および半導体受光素子２１，
２２，…，２ｎを２個接続したものを一単位回路とし、
各単位回路の一端側にバイアス電圧３を印加する。ま
た、各単位回路の出力側の端子を互いに一つに接続し、
出力端子４とする。各受光素子の電極間にバイアス電圧
を印加した状態で、電極間部分の半導体表面に光信号が
入射すると、入力光信号は光電変換されて電流信号に変
換される。この光電変換は各単位回路で同時に行われ、
各単位回路からの電流出力が同時に出力端子４に得られ
る。よって、これら単位回路毎に出力される積ｘi ｙi
は出力端子４で加え合わされ、各積の和Σｘi ｙi が端
子４に求められる。
の和を簡単な回路構成で高速に得ることの可能な光電式
演算器を提供する。 【構成】 実質的に左右対称な電極構造の半導体受光素
子１１，１２，…，１ｎ、および半導体受光素子２１，
２２，…，２ｎを２個接続したものを一単位回路とし、
各単位回路の一端側にバイアス電圧３を印加する。ま
た、各単位回路の出力側の端子を互いに一つに接続し、
出力端子４とする。各受光素子の電極間にバイアス電圧
を印加した状態で、電極間部分の半導体表面に光信号が
入射すると、入力光信号は光電変換されて電流信号に変
換される。この光電変換は各単位回路で同時に行われ、
各単位回路からの電流出力が同時に出力端子４に得られ
る。よって、これら単位回路毎に出力される積ｘi ｙi
は出力端子４で加え合わされ、各積の和Σｘi ｙi が端
子４に求められる。
Description
【０００１】
【産業上の利用分野】本発明は光信号の積やその和を演
算する光電式演算器に関するものである。
算する光電式演算器に関するものである。
【０００２】
【従来の技術】従来この種の積和演算器は、図６に示す
ように、ブール代数論理によって乗算器５０１，５０
２，…，５０ｎと、加算器５１０とを組み合わせれば、
ごく普通に電子回路で実現することができる。
ように、ブール代数論理によって乗算器５０１，５０
２，…，５０ｎと、加算器５１０とを組み合わせれば、
ごく普通に電子回路で実現することができる。
【０００３】また、最近では、光コンピュータの開発に
伴い、光ニューラルネットワークの研究が行われてお
り、これによれば、図７に示すように、空間光変調器
や、光学フィルタ６２０と発光素子アレイ６１０，受光
素子アレイ６３０の組み合わせによって、光信号を用い
た積和演算器が実現できる。
伴い、光ニューラルネットワークの研究が行われてお
り、これによれば、図７に示すように、空間光変調器
や、光学フィルタ６２０と発光素子アレイ６１０，受光
素子アレイ６３０の組み合わせによって、光信号を用い
た積和演算器が実現できる。
【０００４】
【発明が解決しようとする課題】しかしながら、積和演
算器を図６に示すようにブール代数論理によって実現し
た場合、乗算器を複数個設ける必要があるため、回路が
非常に複雑になってしまう。また、図７の積和演算器の
場合には、演算器自体の大きさが大きくなってしまうと
いう問題点があった。
算器を図６に示すようにブール代数論理によって実現し
た場合、乗算器を複数個設ける必要があるため、回路が
非常に複雑になってしまう。また、図７の積和演算器の
場合には、演算器自体の大きさが大きくなってしまうと
いう問題点があった。
【０００５】また、いずれの演算器の場合にも、各積を
求める演算はデジタルであり、アナログ量を直接取り扱
うことができなかった。
求める演算はデジタルであり、アナログ量を直接取り扱
うことができなかった。
【０００６】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、実質的に左右対称な
電極構造の半導体受光素子２個が縦続接続された単位回
路において、単位回路の一端側にバイアス電圧を印加し
て、それぞれの受光素子に光信号を入力するものであ
る。
を解消するためになされたもので、実質的に左右対称な
電極構造の半導体受光素子２個が縦続接続された単位回
路において、単位回路の一端側にバイアス電圧を印加し
て、それぞれの受光素子に光信号を入力するものであ
る。
【０００７】さらに、この単位回路を複数個設け、各単
位回路の一端側をバイアスし、他端側の各々の出力端子
を一つに接続するものである。
位回路の一端側をバイアスし、他端側の各々の出力端子
を一つに接続するものである。
【０００８】
【作用】単位回路の一端側にバイアス電圧を印加して、
それぞれの受光素子に光信号を入力することにより、単
位回路の他端側において、光信号と電気信号の積でな
く、光信号どうしの積が直接得られる。
それぞれの受光素子に光信号を入力することにより、単
位回路の他端側において、光信号と電気信号の積でな
く、光信号どうしの積が直接得られる。
【０００９】また、複数個の各単位回路の一端側をバイ
アスし、他端側の各々の出力端子を一つに接続すること
により、各単位回路から出力される積が足し合わされ、
入力される光信号の積和演算が実行される。従って、主
としてニューラルネットワークの入力ゲートとして必要
な積和演算器が提供される。
アスし、他端側の各々の出力端子を一つに接続すること
により、各単位回路から出力される積が足し合わされ、
入力される光信号の積和演算が実行される。従って、主
としてニューラルネットワークの入力ゲートとして必要
な積和演算器が提供される。
【００１０】また、本光電式演算器によれば、入力信号
を直接アナログ量として取り扱うことができるため、信
号を細かくデジタル化して入力する従来の方法に比べ
て、高速、かつコンパクトな回路にすることができる。
もちろん、デジタル化された信号を入力してもよい。
を直接アナログ量として取り扱うことができるため、信
号を細かくデジタル化して入力する従来の方法に比べ
て、高速、かつコンパクトな回路にすることができる。
もちろん、デジタル化された信号を入力してもよい。
【００１１】
【実施例】図１は本発明の第１の実施例による光電式積
和演算器を示す図である。
和演算器を示す図である。
【００１２】まず、入力ゲートとして、半導体受光素子
１１，１２，…，１ｎ、および半導体受光素子２１，２
２，…，２ｎを用いる。これら各受光素子の構造は図２
（ａ）の平面図に示すようになっている。つまり、Ｇａ
Ａｓ半導体基板３１の表面に左右対称なくし歯形電極３
２，３３、並びに同様に左右対称なくし歯形電極３４，
３５が形成されている。電極対３２，３３および電極対
３４，３５はそれぞれ共通の半導体導電領域に電気的に
接触しており、２つのダイオードが向き合った電気配線
接続になっている。しかし、この電極形状は面積を必要
とするため、実用的には同図（ｂ）に示す電極形状も可
能である。つまり、同図（ａ）において各電極対間で隣
接する電極３３，３４を共用し、同図（ｂ）に示すよう
に電極３２，４１を実質的に左右対称な一組の電極対と
し、電極４１，３５を実質的に左右対称なもう一組の電
極対とする。このような電極形状によれば素子面積の縮
小が図れ、また、くし歯形電極とすることにより、図の
斜線部に示す受光領域面積を大きく確保することができ
る。
１１，１２，…，１ｎ、および半導体受光素子２１，２
２，…，２ｎを用いる。これら各受光素子の構造は図２
（ａ）の平面図に示すようになっている。つまり、Ｇａ
Ａｓ半導体基板３１の表面に左右対称なくし歯形電極３
２，３３、並びに同様に左右対称なくし歯形電極３４，
３５が形成されている。電極対３２，３３および電極対
３４，３５はそれぞれ共通の半導体導電領域に電気的に
接触しており、２つのダイオードが向き合った電気配線
接続になっている。しかし、この電極形状は面積を必要
とするため、実用的には同図（ｂ）に示す電極形状も可
能である。つまり、同図（ａ）において各電極対間で隣
接する電極３３，３４を共用し、同図（ｂ）に示すよう
に電極３２，４１を実質的に左右対称な一組の電極対と
し、電極４１，３５を実質的に左右対称なもう一組の電
極対とする。このような電極形状によれば素子面積の縮
小が図れ、また、くし歯形電極とすることにより、図の
斜線部に示す受光領域面積を大きく確保することができ
る。
【００１３】このような半導体受光素子に該当するもの
としては、半導体基板上に一対のショットキ接合電極、
もしくは一対のオーム性接触電極をしかるべき間隔をお
いて設けたものがある。ショットキ接合電極を用いる前
者は一般的にＭＳＭホトディテクタ、オーム性接触電極
を用いる後者は光導電受光素子と称される。これら受光
素子の電極間にバイアス電圧を印加した状態において、
光信号が電極間部分の半導体表面（図の斜線部）に入射
することにより、入力光信号は光電変換され、電流信号
が得られる。
としては、半導体基板上に一対のショットキ接合電極、
もしくは一対のオーム性接触電極をしかるべき間隔をお
いて設けたものがある。ショットキ接合電極を用いる前
者は一般的にＭＳＭホトディテクタ、オーム性接触電極
を用いる後者は光導電受光素子と称される。これら受光
素子の電極間にバイアス電圧を印加した状態において、
光信号が電極間部分の半導体表面（図の斜線部）に入射
することにより、入力光信号は光電変換され、電流信号
が得られる。
【００１４】図１に示すこれらの受光素子１１，１２，
…，１ｎと受光素子２１，２２，…，２ｎとを２個接続
したものを一単位回路とし、この一端側にバイアス電圧
３を印加することによって、他端側において、各々の受
光素子に入力される光信号１０１，１０２，…，１０ｎ
と、光信号２０１，２０２，…，２０ｎとの積にあたる
電流出力を得ることができる。ここで、得られる電流信
号強度は、正確には入力される光信号強度の積にはなら
ない。しかし、一般にニューラルネットワークの積和演
算の係数は、フィードバック操作による試行錯誤によっ
て漸次求められていくので、入力段階において、正確な
積を求めることは必ずしも必要ではない。よって、ニュ
ーラルネットワークの入力ゲートとしての積を求める演
算は、以上の単位回路によって行うことができる。つま
り、これら単位回路を入力信号の要素数分用意すれば、
光信号１０１，１０２，…，１０ｎで入力される信号ｘ
1，ｘ2 ，…，ｘn と、光信号２０１，２０２，…，２
０ｎで入力される信号ｙ1，ｙ2 ，…，ｙn との各々の
積ｘi ｙi が、各単位回路から同時に電流信号として出
力される。これら単位回路毎に出力される積を加え合わ
せてその和Σｘi ｙi を求めるには、各単位回路の出力
側の端子を互いに一つに接続して、出力端子４とすれば
よい。
…，１ｎと受光素子２１，２２，…，２ｎとを２個接続
したものを一単位回路とし、この一端側にバイアス電圧
３を印加することによって、他端側において、各々の受
光素子に入力される光信号１０１，１０２，…，１０ｎ
と、光信号２０１，２０２，…，２０ｎとの積にあたる
電流出力を得ることができる。ここで、得られる電流信
号強度は、正確には入力される光信号強度の積にはなら
ない。しかし、一般にニューラルネットワークの積和演
算の係数は、フィードバック操作による試行錯誤によっ
て漸次求められていくので、入力段階において、正確な
積を求めることは必ずしも必要ではない。よって、ニュ
ーラルネットワークの入力ゲートとしての積を求める演
算は、以上の単位回路によって行うことができる。つま
り、これら単位回路を入力信号の要素数分用意すれば、
光信号１０１，１０２，…，１０ｎで入力される信号ｘ
1，ｘ2 ，…，ｘn と、光信号２０１，２０２，…，２
０ｎで入力される信号ｙ1，ｙ2 ，…，ｙn との各々の
積ｘi ｙi が、各単位回路から同時に電流信号として出
力される。これら単位回路毎に出力される積を加え合わ
せてその和Σｘi ｙi を求めるには、各単位回路の出力
側の端子を互いに一つに接続して、出力端子４とすれば
よい。
【００１５】図３は本発明の第２の実施例による光電式
演算器を示す図である。同図において図１と同一部分に
は同一符号を用いてその説明は省略する。上記実施例に
おいては各単位回路で得られる積の和を出力端子４にと
ったが、図３に示すように、一つに接続された端子をト
ランジスタ５に入力することによって、ワイヤードＡＮ
Ｄ論理信号として出力をとってもよい。ここでは、トラ
ンジスタ５のコレクタ側に電源６、エミッタ側に抵抗７
を設け、エミッタを出力端子４として積和Σｘi ｙi を
得るようになされてある。
演算器を示す図である。同図において図１と同一部分に
は同一符号を用いてその説明は省略する。上記実施例に
おいては各単位回路で得られる積の和を出力端子４にと
ったが、図３に示すように、一つに接続された端子をト
ランジスタ５に入力することによって、ワイヤードＡＮ
Ｄ論理信号として出力をとってもよい。ここでは、トラ
ンジスタ５のコレクタ側に電源６、エミッタ側に抵抗７
を設け、エミッタを出力端子４として積和Σｘi ｙi を
得るようになされてある。
【００１６】以上の各実施例によって、光信号入力によ
る光電積和演算器を実現することができる。
る光電積和演算器を実現することができる。
【００１７】次に、本発明における、積を出力する単位
回路部分に関する他の実施例について図４を参照して説
明する。半導体受光素子１i ，２i からなる単位回路に
おいて、バイアス電圧３が印加されている受光素子１i
へ入力される光信号１０i の強度が、もう一方の受光素
子２i へ入力される光信号２０i の強度よりも大きい場
合に、これら受光素子どうしが接続されている配線部分
には、受光素子１i で生じた電荷が蓄積される。このた
め、次のクロックでの信号入力までに、この蓄積電荷を
除去しておく必要がある。この単位回路では、受光素子
１i と２i を接続している配線部分に、接地電位との間
にさらに別の半導体受光素子８i を設けたことによっ
て、この蓄積電荷を、光信号８０i の入力によって接地
側に放電するものであり、このリセット光信号８０i は
クロックに同期して入力される。これによって次のクロ
ックでの光信号１０i ，２０i の入力までに、単位回路
を初期状態にリセットすることができる。
回路部分に関する他の実施例について図４を参照して説
明する。半導体受光素子１i ，２i からなる単位回路に
おいて、バイアス電圧３が印加されている受光素子１i
へ入力される光信号１０i の強度が、もう一方の受光素
子２i へ入力される光信号２０i の強度よりも大きい場
合に、これら受光素子どうしが接続されている配線部分
には、受光素子１i で生じた電荷が蓄積される。このた
め、次のクロックでの信号入力までに、この蓄積電荷を
除去しておく必要がある。この単位回路では、受光素子
１i と２i を接続している配線部分に、接地電位との間
にさらに別の半導体受光素子８i を設けたことによっ
て、この蓄積電荷を、光信号８０i の入力によって接地
側に放電するものであり、このリセット光信号８０i は
クロックに同期して入力される。これによって次のクロ
ックでの光信号１０i ，２０i の入力までに、単位回路
を初期状態にリセットすることができる。
【００１８】また、図５は単位回路部分に関するさらに
他の実施例を示す図である。受光素子１i ，２i からな
る単位回路において、これら各受光素子の配線接続部分
に、接地電位との間に抵抗成分９i を接続して、この抵
抗値と受光素子１i の電極間容量等との積で決まる時定
数で、蓄積電荷を接地側に放電するものである。光信号
を入力する周期をこの時定数より長くすることによっ
て、蓄積電荷の影響を受けずに演算を行うことができ
る。
他の実施例を示す図である。受光素子１i ，２i からな
る単位回路において、これら各受光素子の配線接続部分
に、接地電位との間に抵抗成分９i を接続して、この抵
抗値と受光素子１i の電極間容量等との積で決まる時定
数で、蓄積電荷を接地側に放電するものである。光信号
を入力する周期をこの時定数より長くすることによっ
て、蓄積電荷の影響を受けずに演算を行うことができ
る。
【００１９】
【発明の効果】以上の発明によって、光信号入力による
積や積和の演算器を、非常に簡単な回路で実現すること
が可能になった。これにより、特に光ニューラルネット
ワークの入力ゲートとして最適な、小型かつ高速の積和
演算器が提供できる。また、本発明による積和演算回路
はアナログ量を直接入力して演算を行うことが可能であ
り、複雑なアナログ−デジタル変換や、膨大な量のビッ
ト信号を処理するために従来のように数多くの入力ゲー
トやクロックを必要としないため、より一層の小型化と
高速化が可能になる。
積や積和の演算器を、非常に簡単な回路で実現すること
が可能になった。これにより、特に光ニューラルネット
ワークの入力ゲートとして最適な、小型かつ高速の積和
演算器が提供できる。また、本発明による積和演算回路
はアナログ量を直接入力して演算を行うことが可能であ
り、複雑なアナログ−デジタル変換や、膨大な量のビッ
ト信号を処理するために従来のように数多くの入力ゲー
トやクロックを必要としないため、より一層の小型化と
高速化が可能になる。
【図１】本発明の第１の実施例による光電積和演算器の
回路図である。
回路図である。
【図２】本実施例による光電積和演算器に用いられる半
導体受光素子の構造を示す平面図である。
導体受光素子の構造を示す平面図である。
【図３】本発明の第２の実施例による光電積和演算器の
回路図である。
回路図である。
【図４】本発明の第１および第２の各実施例による光電
積和演算器において積を求める単位回路の別の例を示す
回路図である。
積和演算器において積を求める単位回路の別の例を示す
回路図である。
【図５】本発明の第１および第２の各実施例による光電
積和演算器において積を求める単位回路のさらに別の例
を示す回路図である。
積和演算器において積を求める単位回路のさらに別の例
を示す回路図である。
【図６】従来技術による第１の積和演算器を示すブロッ
ク図である。
ク図である。
【図７】従来技術による第２の積和演算器を示す図であ
る。
る。
（１１，１２，…，１ｎ）、（２１，２２，…，２
ｎ）、（１i 、２i ）…受光素子、３１…半導体基板、
３２〜３５、４１…実質的に左右対称な電極、３…バイ
アス電源、４…出力端子、５…トランジスタ、６…トラ
ンジスタ５の電圧電源、７…トランジスタの負荷抵抗、
８i …単位回路内の蓄積電荷を放電するための受光素
子、９i …単位回路内の蓄積電荷を放電するための抵抗
成分、（１０１，１０２，…，１０ｎ）、（２０１，２
０２，…，２０ｎ）、（１０i ，２０i）…光信号、８
０i …単位回路リセット用の光信号。
ｎ）、（１i 、２i ）…受光素子、３１…半導体基板、
３２〜３５、４１…実質的に左右対称な電極、３…バイ
アス電源、４…出力端子、５…トランジスタ、６…トラ
ンジスタ５の電圧電源、７…トランジスタの負荷抵抗、
８i …単位回路内の蓄積電荷を放電するための受光素
子、９i …単位回路内の蓄積電荷を放電するための抵抗
成分、（１０１，１０２，…，１０ｎ）、（２０１，２
０２，…，２０ｎ）、（１０i ，２０i）…光信号、８
０i …単位回路リセット用の光信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯田 孝 静岡県浜松市市野町1126番地の１ 浜松ホ トニクス株式会社内 (72)発明者 藁科 禎久 静岡県浜松市市野町1126番地の１ 浜松ホ トニクス株式会社内 (72)発明者 杉本 賢一 静岡県浜松市市野町1126番地の１ 浜松ホ トニクス株式会社内 (72)発明者 鈴木 智子 静岡県浜松市市野町1126番地の１ 浜松ホ トニクス株式会社内 (72)発明者 菅 博文 静岡県浜松市市野町1126番地の１ 浜松ホ トニクス株式会社内
Claims (5)
- 【請求項１】 実質的に左右対称な電極構造の半導体受
光素子２個が縦続接続された単位回路を備え、前記各受
光素子に入力される光信号の積を出力することを特徴と
する光電式演算器。 - 【請求項２】 前記単位回路を並列に複数個用いて構成
され、各単位回路の一端側には電圧電源が共通に接続さ
れ、各単位回路の他端側は互いに一つに接続されること
によって前記各単位回路からの出力電流の和が得られる
ようになされた回路において、前記各受光素子に入力さ
れる光信号の積和演算の複数組が同時に実行されること
を特徴とする請求項１記載の光電式演算器。 - 【請求項３】 光信号間の積を出力する前記単位回路に
おいて、２個の半導体受光素子が接続された配線部分
に、この配線部分の蓄積電荷を放電するために、接地電
位との間に別の半導体受光素子、もしくは所定の時定数
を有する抵抗成分が接続されたことを特徴とする請求項
１または請求項２記載の光電式演算器。 - 【請求項４】 前記半導体受光素子が、一対のショット
キ接合電極が左右対称に形成されている構造の受光素子
であることを特徴とする請求項１または請求項２記載の
光電式演算器。 - 【請求項５】 前記半導体受光素子が、一対のオーム性
接触電極が左右対称に形成されている構造の受光素子で
あることを特徴とする請求項１または請求項２記載の光
電式演算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27838593A JP3532944B2 (ja) | 1993-11-08 | 1993-11-08 | 光電式演算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27838593A JP3532944B2 (ja) | 1993-11-08 | 1993-11-08 | 光電式演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07129267A true JPH07129267A (ja) | 1995-05-19 |
| JP3532944B2 JP3532944B2 (ja) | 2004-05-31 |
Family
ID=17596610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27838593A Expired - Fee Related JP3532944B2 (ja) | 1993-11-08 | 1993-11-08 | 光電式演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3532944B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102694541A (zh) * | 2011-03-24 | 2012-09-26 | 海洋王照明科技股份有限公司 | 环路自锁电路 |
-
1993
- 1993-11-08 JP JP27838593A patent/JP3532944B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102694541A (zh) * | 2011-03-24 | 2012-09-26 | 海洋王照明科技股份有限公司 | 环路自锁电路 |
| CN102694541B (zh) * | 2011-03-24 | 2016-04-13 | 海洋王照明科技股份有限公司 | 环路自锁电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3532944B2 (ja) | 2004-05-31 |
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