JPH07122611A - 固体電子装置の製造プロセスの評価方法 - Google Patents

固体電子装置の製造プロセスの評価方法

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JPH07122611A
JPH07122611A JP5268591A JP26859193A JPH07122611A JP H07122611 A JPH07122611 A JP H07122611A JP 5268591 A JP5268591 A JP 5268591A JP 26859193 A JP26859193 A JP 26859193A JP H07122611 A JPH07122611 A JP H07122611A
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JP
Japan
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solid
electronic device
state electronic
manufacturing process
evaluating
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Application number
JP5268591A
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English (en)
Inventor
Hidekazu Okudaira
秀和 奥平
Yasuhiro Mitsui
▲泰▼裕 三井
Keiichi Kanebori
恵一 兼堀
Hiroshi Kakibayashi
博司 柿林
Hisaya Murakoshi
久弥 村越
Jiro Tokita
二郎 鴇田
Takashi Irie
隆史 入江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【目的】二次元的な繰り返し構造を持った固体電子装置
の、特に、各繰り返し単位毎の特性がばらついたとき、
その原因を特定するのに有効な製造プロセスの評価方法
を提供する。 【構成】二次元的な繰り返し構造の各単位毎にプロセス
途中での物性値(測定値マップ)と完成した後の固体電子
装置の特性(特性値マップ)とをマップ間で対応させる
ことで各単位間の特性のばらつきの原因を突き止める。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は二次元的な繰り返しパタ
ーンを持った固体電子装置の製造プロセスの評価方法に
関する。
【0002】
【従来の技術】従来、固体電子装置の製造プロセスの評
価は、完成した装置の電気的特性と製造プロセスのパラ
メータ間の相関を系統的に調べることで行われてきた。
以下、具体的な固体電子装置として半導体記憶装置の一
つであるDRAM(Dynamic Random Access Memory:随
時書き込み読み出しが可能なメモリ)について記述す
る。
【0003】一個のDRAMはチップと呼ばれ、その中
には数百万個のセル(記憶の1ビットに対応)が二次元
的に規則正しく配列されている。さらに一枚のウエハ上
には数十から数百個のチップが作られる。DRAMの一
個のセルは一個のMOS−FET(Metal Oxide Semicon
ductor−Field Effect Transistor)と一個のキャパシタ
で構成されている。このMOS−FETのしきい電圧
(オン/オフが切り替わる)が設計値からずれた場合を
考える。しきい電圧は主としてMOS−FETのチャネ
ル(トランスファーゲートの下の部分)の不純物濃度に
依存している。この不純物は通常イオン注入法でチャネ
ル部分に添加される。従って、イオン注入プロセス時の
ドーズ量および加速電圧という二つのパラメータを系統
的に変えてDRAMを試作し、MOS−FETのしきい
電圧を測定してドーズ量,加速電圧との相関を調べれ
ば、設計値通りのしきい電圧になるドーズ量および加速
電圧を定めることが可能である。
【0004】
【発明が解決しようとする課題】固体電子装置の製造プ
ロセスは上記従来技術で述べたような方法で評価され最
適化されてきた。この方法はウエハ内の全MOS−FE
Tのしきい電圧の平均値が設計どおりの値にならなかっ
た様な場合には十分対応できる。しかし、セル間でのし
きい電圧のばらつきが製造プロセスの歩留まりを低下さ
せる主原因となってきたとき、ばらつきの原因をもっと
直接的な方法で確認することが重要な課題となってく
る。
【0005】
【課題を解決するための手段】そこで本発明では、次の
様な方法を用いて上記課題の解決を図った。
【0006】まずMOS−FETのしきい電圧を決める
チャネルへの不純物のイオン注入が終わった段階で、例
えば、オージェ電子分光分析法を用いて各セルのチャネ
ル部分の不純物の濃度を測定する。セルは二次元的に配
置されているので不純物濃度の値で二次元のマトリック
ス形式のマップ(ここではこれを測定値マップと呼ぶ)を
作成することができる。マトリックスの一つの要素が一
個のセルに対応している。また、不純物濃度を濃淡で表
現して二次元表示する方法と、全体の平均値からのずれ
を二次元表示する方法が考えられる。その後、プロセス
を継続して記憶装置を完成させ、各セルのMOS−FE
Tのしきい電圧を測定して、同様に二次元のマトリック
ス形式のマップ(これを特性値マップと呼ぶ)を作成す
る。そして、不純物濃度の測定値マップとしきい電圧の
特性値マップを比較することで、不良の発生した原因を
突き止める。
【0007】ここでプロセスの途中での計測は非破壊の
ものでなくてはならない。何故なら、この後プロセスを
再開してDRAMを完成させるからである。また、微小
領域の測定が可能である必要がある。そこで、オージェ
電子分光分析法の他、X線マイクロアナリシス法,収束
X線を利用したX線光電子分光分析法,顕微ラマン散乱
分光分析法などが適用可能である。
【0008】
【作用】上記本発明によれば、例えば不純物濃度の値が
平均からずれた部分のMOS−FETのしきい電圧が設
計値からずれていれば、不純物濃度のばらつきがしきい
電圧の設計値からのずれの直接の原因だったことが確認
できる。また、測定値マップの不純物濃度が平均値から
ずれていないにもかかわらず、特性値マップのしきい電
圧が平均値からずれていれば、他の原因を考えることが
必要となる。
【0009】オージェ電子分光分析法とX線マイクロア
ナリシス法は微細に収束させた電子ビームを試料の表面
に照射したときに試料から放出されるオージェ電子およ
び特性X線を分光分析するもので、試料表面の組成や不
純物の量を計測できる。X線光電子分光分析法はX線を
試料表面に照射したときに試料から放出される光電子を
分光分析するものであり、組成の他に原子同士の結合状
態や薄膜(厚さ数nm)の膜厚を知ることができる。また
顕微ラマン散乱分光分析法では結晶性に係わる情報を得
ることができる。
【0010】以上、固体電子装置の一例として、半導体
記憶装置の一つであるDRAMのMOS−FETのしき
い電圧がセル間でばらついた場合について述べてきた
が、キャパシタの絶縁耐圧が不良になったような場合に
も同様の評価方法を採ることができる。この場合、キャ
パシタ絶縁膜の膜厚が予定より薄くなっていることが想
定されるので、X線光電子分光分析法による膜厚の計測
が有効である。
【0011】もちろんDRAM以外の他の半導体記憶装
置(SRAMやフラッシュメモリ等)でも、セルは規則正
しく二次元的に配列されているので、同様のプロセスの
評価方法を採用することができる。またCCD(Charge
Coupled Device)等の撮像管でも一つ一つの画素が二次
元的に配列されているので全く同様に評価可能である。
【0012】
【実施例】以下、本発明の一実施例をDRAMのMOS
−FETのしきい電圧が一つのチップ内のセル間でばら
ついた場合について説明する。
【0013】図1はDRAMの製造プロセスの途中のし
きい電圧を制御するための不純物のイオン注入が終わっ
たウエハの平面図および断面図を表したものである。p
型のシリコンウエハ上に素子分離領域1,ビット線2,
ドレイン領域3,ソース領域5,キャパシタ領域6が作
製されている。チャネル領域4にはMOS−FETのし
きい電圧を制御するためのB(ボロン)がイオン注入さ
れている。本実施例ではしきい電圧が正に変動するMO
S−FETを故意に作製するために、さらに太さ約10
μのイオンビームでランダムにBのイオン注入を行っ
た。
【0014】このウエハのチャネル領域内の測定エリア
7内のBのオージェ電子強度を計測した。Bのオージェ
電子ピークはエネルギが160〜200eVの間に表れ
る。本実施例では2eV間隔で20点、一エネルギ毎に
0.04 秒間二次電子を計数してスペクトルを32回積
算したので、一セル当り25.6 秒の計測時間になり、
1024個のセルを計測したので全部で約7.5 時間か
かった。図2(a)はBのオージェ電子強度をマトリッ
クスにして表示した結果の一部分である。この図の1マ
スがDRAMの一つのセルに対応している。この図では
計測した全セルの平均に対し、オージェ電子強度が2%
以上大きいセル8を「斜線」で、5%以上大きいセル9
を「クロス斜線」で表示した。
【0015】Bのオージェ電子強度の計測が終わった
後、DRAM製造プロセスを完了させた。図2(b)は
完成したDRAMのしきい電圧の測定結果をマトリック
ス表示したもので、図2(a)と(b)のそれぞれのマ
スは同一のセルに対応している。測定した全セルの平均
に対し、しきい電圧が0.2V 以上シフトしたセル10
を「クロス斜線」で表示した。
【0016】図2の(a)と(b)を比較すると、上方
の方に集中してBの濃度の高い部分があって、対応した
位置のMOS−FETのしきい電圧が0.2V 以上正に
シフトしている。この部分がBのイオンビームが当たっ
たところで、Bの濃度の高かったことがしきい電圧のシ
フトの直接の原因であることを示している。また図2
(a)では、Bのオージェ電子強度が2%以上大きいセ
ルがその他にも点在しているが、これらのセルのMOS
−FETのしきい電圧の変動は0.2V 未満であること
が分かる。
【0017】本実施例では表れなかったが、もしBのオ
ージェ電子強度に平均値からのずれの無いセルのMOS
−FETのしきい電圧の変動が0.2V 以上あった場
合、しきい電圧変動の原因は他にあることになる。
【0018】この様にDRAMの各セルのMOS−FE
Tのしきい電圧の変動をチャネル部分のBの濃度の変動
と対応させることができ、本方法がDRAM製造プロセ
スの評価方法として有効であることが確認された。
【0019】
【発明の効果】本発明によれば二次元的な繰り返しパタ
ーンを持った固体電子装置の製造プロセスの評価におい
て、各繰り返し単位毎の特性がばらついたとき、その原
因を特定することが可能となる。
【図面の簡単な説明】
【図1】DRAMの製造プロセスの途中のしきい電圧を
制御するための不純物のイオン注入が終わった段階のウ
エハの説明図。
【図2】DRAMの測定値の説明図。
【符号の説明】
1…素子分離領域(SiO2)、2…ビット線(n+
層)、3…ドレイン領域(n+層)、4…チャネル領
域、5…ソース領域(n+層)、6…キャパシタ領域、
7…測定エリア、8…オージェ電子強度が2%以上大き
いセル、9…オージェ電子強度が5%以上大きいセル、
10…しきい電圧が0.2V 以上シフトしたセル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/108 (72)発明者 柿林 博司 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 村越 久弥 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 鴇田 二郎 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 入江 隆史 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】二次元的な繰り返し構造を有する固体電子
    装置において、製造プロセス途中で繰り返し構造の等価
    な各部分を非破壊計測して作成した測定値マップと、固
    体電子装置を完成させてその固体装置の特性を測定して
    作成した特性値マップを比較する、固体電子装置の製造
    プロセスの評価方法。
  2. 【請求項2】請求項1において、前記二次元的な繰り返
    し構造を有する固体電子装置が半導体装置である固体電
    子装置の製造プロセスの評価方法。
  3. 【請求項3】請求項1において、前記二次元的な繰り返
    し構造を有する固体電子装置が固体撮像管である固体電
    子装置の製造プロセスの評価方法。
  4. 【請求項4】請求項1において、前記非破壊計測をする
    手段がオージェ電子分光分析法である固体電子装置の製
    造プロセスの評価方法。
  5. 【請求項5】請求項1において、前記非破壊計測をする
    手段がX線マイクロアナリシス法である固体電子装置の
    製造プロセスの評価方法。
  6. 【請求項6】請求項1において、前記非破壊計測をする
    手段が収束X線を利用したX線光電子分光分析法である
    固体電子装置の製造プロセスの評価方法。
  7. 【請求項7】請求項1において、前記非破壊計測をする
    手段がX線微小部回折法である固体電子装置の製造プロ
    セスの評価方法。
  8. 【請求項8】請求項1において、前記非破壊計測をする
    手段が顕微ラマン散乱分光分析法である固体電子装置の
    製造プロセスの評価方法。
  9. 【請求項9】請求項1,2,3,4,5,6,7または
    8において、非破壊計測をして得た値を、各等価な部分
    の測定値の平均値からの変位量で表して測定値マップを
    作成する固体電子装置の製造プロセスの評価方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6900645B2 (en) 2000-05-30 2005-05-31 Fab Solutions, Inc. Semiconductor device test method and semiconductor device tester

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US7420379B2 (en) 2000-05-30 2008-09-02 Topcon Corporation Semiconductor device test method and semiconductor device tester
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