JPH07117935B2 - Interrupt detection method - Google Patents
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- JPH07117935B2 JPH07117935B2 JP60016808A JP1680885A JPH07117935B2 JP H07117935 B2 JPH07117935 B2 JP H07117935B2 JP 60016808 A JP60016808 A JP 60016808A JP 1680885 A JP1680885 A JP 1680885A JP H07117935 B2 JPH07117935 B2 JP H07117935B2
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、複数の入出力装置と、これら入出力装置を
制御する制御装置とを備えた計算機システムに係り、特
に入出力装置から処理開始要求のための信号、或は処理
終了を通知する信号、いわゆる割込み信号が発行された
際に、その発行元を判断する割込み検出方式に関する。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a computer system having a plurality of input / output devices and a control device for controlling these input / output devices, and particularly to a processing start request from the input / output devices. When a so-called interrupt signal is issued, or a so-called interrupt signal for notifying the end of processing, the present invention relates to an interrupt detection method for determining the issuing source.
［発明の技術的背景］ 一般に計算機システムでは、複数の入出力装置と、これ
ら入出力装置を制御する制御装置との間では、入出力装
置から発行される割込み信号を制御装置が検出し、制御
装置からは割込み信号発行元の装置番号を調べるための
操作が行なわれる。[Technical Background of the Invention] Generally, in a computer system, between a plurality of input / output devices and a control device that controls these input / output devices, the control device detects an interrupt signal issued from the input / output device and controls the interrupt signals. The device performs an operation for checking the device number of the interrupt signal issue source.
上記した操作は、一般にデイジィチェインと称される方
式を利用して行なわれていた。このデイジィチェイン方
式を適用する計算機システムでは、第２図に示すよう
に、各入出力装置11−0,11−1,…11−ｎからの割込み信
号をワイヤードORして制御装置12に伝達するための共通
割込み信号ライン13と、割込み信号発行元検出用の信号
を次段に伝達する信号ライン14−0,14−1,…14−ｎと、
制御装置12及び入出力装置11−０〜11−ｎ間のデータ転
送の用に供せられる例えば８ビット幅のデータバス15が
用意されている。制御装置12および入出力装置11−０は
信号ライン14−０により相互接続され、入出力装置11−
0,11−１は信号ライン14−１により相互接続されてい
る。同様に、入出力装置11−１と図示せぬ次段の入出力
装置は信号ライン14−２により相互接続されている。The above-mentioned operation has been performed using a method generally called a daisy chain. In the computer system to which the daisy chain system is applied, as shown in FIG. 2, the interrupt signals from the input / output devices 11-0, 11-1, ... 11-n are wired-ORed and transmitted to the control device 12. Common interrupt signal line 13 for transmitting, and signal lines 14-0, 14-1, ... 14-n for transmitting a signal for detecting an interrupt signal issue source to the next stage,
For example, an 8-bit wide data bus 15 is provided for data transfer between the control device 12 and the input / output devices 11-0 to 11-n. The control device 12 and the input / output device 11-0 are interconnected by a signal line 14-0, and the input / output device 11-
0 and 11-1 are interconnected by a signal line 14-1. Similarly, the input / output device 11-1 and the next-stage input / output device (not shown) are interconnected by a signal line 14-2.
第２図のシステムにおいて、例えば入出力装置11−１が
割込み信号を発行したものとする。入出力装置11−１か
らの割込み信号は、共通割込み信号ライン13を介して制
御装置12に伝達される。制御装置12は、共通割込み信号
ライン13上の割込み信号を検出すると、信号ライン14−
０をONする。信号ライン14−０がONすると、入出力装置
11−０は、自装置内からの割込み信号発生の有無を調
べ、この例のように割込み信号を発生していない場合
（即ち割込み信号発行元でない場合）には、信号ライン
14−１をONする。入出力装置11−１は、信号ライン14−
１がONすると、自装置内からの割込み信号発生の有無を
調べる。入出力装置11−１は、この例のように割込み信
号を発生している場合、（入出力装置11−０とは異な
り）次段の入出力装置（図示せず）への信号ライン14−
２をONする動作を実行せず、データバス15に自装置の装
置番号情報（いわゆる機器アドレス）を出力する。この
とき入出力装置11−１は、割込み信号の出力を停止す
る。制御装置12は、データバス15上の装置番号情報を取
込むことにより、割込み信号発生元を判断する。In the system of FIG. 2, it is assumed that the input / output device 11-1 issues an interrupt signal, for example. The interrupt signal from the input / output device 11-1 is transmitted to the control device 12 via the common interrupt signal line 13. When the controller 12 detects an interrupt signal on the common interrupt signal line 13, the controller 12
Turn 0 on. Input / output device when signal line 14-0 turns ON
11-0 checks whether or not an interrupt signal is generated from within the device itself, and if no interrupt signal is generated as in this example (that is, not an interrupt signal issue source), the signal line
Turn on 14-1. The input / output device 11-1 is connected to the signal line 14-
When 1 is turned on, it is checked whether or not an interrupt signal is generated from within the device itself. When the input / output device 11-1 is generating an interrupt signal as in this example, the signal line 14-to the input / output device (not shown) in the next stage (unlike the input / output device 11-0).
The device number information (so-called device address) of its own device is output to the data bus 15 without executing the operation of turning ON 2. At this time, the input / output device 11-1 stops outputting the interrupt signal. The controller 12 determines the source of the interrupt signal by taking in the device number information on the data bus 15.
［背景技術の問題点］ 上記したデイジィチェイン方式を適用した従来の割込み
検出方式では、以下に示す種々の問題点があった。[Problems of Background Art] The conventional interrupt detection system to which the daisy chain system described above is applied has the following various problems.
複数の入出力装置から同時に割込み信号が発生して
も、１回の操作では、１つの入出力装置からの割込みと
しか判断されない。Even if interrupt signals are simultaneously generated from a plurality of input / output devices, a single operation determines only an interrupt from one input / output device.
制御装置に直結している入出力装置からの割込み信
号が最も優先度が高くなり、以下入出力装置の接続順に
優先度が決定されてしまう。このため、優先度が低い装
置からの割込み処理が遅れてしまう。The interrupt signal from the input / output device directly connected to the control device has the highest priority, and the priority is subsequently determined in the order of connection of the input / output devices. Therefore, interrupt processing from a device with a low priority is delayed.
途中の入出力装置が障害、或は保守点検等で切断さ
れると、次段以降の入出力装置の割込み処理が不可能と
なる。If an I / O device on the way is disconnected or is cut off for maintenance or the like, interrupt processing of the I / O devices in the subsequent stages becomes impossible.
装置番号情報を転送するには、或る程度のビット幅
を有するバスが必要である。To transfer the device number information, a bus having a certain bit width is required.
［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的
は、複数の入出力装置から同時に割込み信号が発行され
ても、１回の操作でその旨が判断でき、しかも割込み信
号発行元も判断できる割込み検出方式を提供することに
ある。[Object of the Invention] The present invention has been made in view of the above circumstances, and an object of the present invention is to make a judgment by a single operation even if interrupt signals are simultaneously issued from a plurality of input / output devices. It is to provide an interrupt detection method that can also determine the issuer.
この発明の他の目的は、システムから切断された入出力
装置が存在しても、残りの入出力装置の割込み処理に何
等悪影響を与えない割込み検出方式を提供することにあ
る。Another object of the present invention is to provide an interrupt detection method that does not adversely affect the interrupt processing of the remaining I / O devices even if there are I / O devices disconnected from the system.
この発明の更に他の目的は、割込み処理の優先度制御が
柔軟に行なえるようにすることにある。Still another object of the present invention is to enable priority control of interrupt processing to be performed flexibly.
この発明の更に他の目的は、割込み信号発生元を通知す
る信号ラインの簡略化が図れるようにすることにある。Still another object of the present invention is to enable simplification of the signal line for notifying the source of the interrupt signal.
［発明の概要］ この発明では、複数の入出力装置のそれぞれにシフトレ
ジスタを設け、入出力装置が割込み信号を発行する場合
に、その装置内のシフトレジスタにおける装置識別用特
定ビットをセットするようにしている。また、この発明
では、入出力装置からの割込み信号に応じ、上記複数の
入出力装置内の各シフトレジスタを同一タイミングでシ
フト制御する制御装置と、上記複数の入出力装置内の各
シフトレジスタからのシフトビットを上記制御装置にシ
リアル転送するためのデータ転送ラインとを設けてお
り、このデータ転送ラインを介して転送されるシリアル
データに応じて、制御装置が割込み信号発行元を判断す
る構成となっている。[Summary of the Invention] According to the present invention, a shift register is provided in each of a plurality of input / output devices, and when an input / output device issues an interrupt signal, a specific bit for device identification in a shift register in the device is set. I have to. Further, according to the present invention, a control device that shift-controls each shift register in the plurality of input / output devices at the same timing according to an interrupt signal from the input / output device, and a shift register in each of the plurality of input / output devices. And a data transfer line for serially transferring the shift bits to the control device, and the control device determines the interrupt signal issue source according to the serial data transferred via the data transfer line. Has become.
［発明の実施例］ 第１図はこの発明の一実施例に係る計算機システムの要
部構成を示すもので、主記憶装置などは省略されてい
る。第１図において、21−0,21−1,…21−ｎは入出力装
置、22は入出力装置21−０〜21−ｎを制御する制御装置
である。この実施例において、ｎは15である。即ち、こ
の実施例は、16台の入出力装置を備えた計算機システム
に実施した場合である。入出力装置21−0,21−1,…21−
ｎ（ｎ＝15）の装置番号は、例えば0,1,…15である。即
ち入出力装置21−ｉ（ｉ＝0,1,…ｎ）の装置番号はｉで
ある。入出力装置21−０〜21−ｎは、ｍビットのシフト
レジスタ23を有している。ｍはｍ≧ｎ＋１を満足する整
数である。即ち、シフトレジスタ23のビット長は、接続
入出力装置台数分と同じか、それ以上であることが要求
される。この実施例ではｍ＝ｎ＋１＝16である。即ち、
この実施例におけるシフトレジスタ23のビット長は、入
出力装置台数（ｎ＋１）と同じ16である。[Embodiment of the Invention] FIG. 1 shows a main configuration of a computer system according to an embodiment of the present invention, and a main storage device and the like are omitted. In FIG. 1, 21-0, 21-1, ... 21-n are input / output devices, and 22 is a control device for controlling the input / output devices 21-0 to 21-n. In this example, n is 15. That is, this embodiment is a case where it is applied to a computer system having 16 input / output devices. Input / output device 21-0, 21-1, ... 21-
The device number of n (n = 15) is, for example, 0, 1, ... That is, the device number of the input / output device 21-i (i = 0, 1, ... N) is i. Each of the input / output devices 21-0 to 21-n has an m-bit shift register 23. m is an integer that satisfies m ≧ n + 1. That is, the bit length of the shift register 23 is required to be equal to or larger than the number of connected input / output devices. In this embodiment, m = n + 1 = 16. That is,
The bit length of the shift register 23 in this embodiment is 16, which is the same as the number of input / output devices (n + 1).
入出力装置21−０〜21−ｎおよび制御装置22は、データ
転送ライン24、シフト制御ライン25および共通割込み信
号ライン26により接続される。データ転送ライン24は、
入出力装置21−０〜21−ｎおよび制御装置22間のデータ
転送の用に供され、シフト制御ライン25は、制御装置22
から入出力装置21−０〜21−ｎ内の各シフトレジスタ23
を制御するのに用いられる。また、共通割込み信号ライ
ン26は、入出力装置21−０〜21−ｎから発行される割込
み信号をワイヤードORして制御装置22に通知するのに用
いられる。The input / output devices 21-0 to 21-n and the control device 22 are connected by a data transfer line 24, a shift control line 25 and a common interrupt signal line 26. The data transfer line 24 is
The shift control line 25 is used for data transfer between the input / output devices 21-0 to 21-n and the control device 22.
To each shift register 23 in the input / output devices 21-0 to 21-n
Used to control the. Further, the common interrupt signal line 26 is used to wired-OR the interrupt signals issued from the input / output devices 21-0 to 21-n and notify the control device 22.
次に、この発明の一実施例の動作を説明する。第１図の
計算機システムでは、入出力装置21−ｉ（ｉ＝0,1,…
ｎ）内で割込み処理要求が発生すると、同装置21−ｉは
自装置内のシフトレジスタ23における装置番号ｉに対応
するビット、例えばビットｉをONする。即ち、装置番号
０の入出力装置21−０で割込み処理要求が発生した場
合、同装置21−０はシフトレジスタ23のビット０をON
し、装置番号１の入出力装置21−１で割込み処理要求が
発生した場合、同装置21−１はシフトレジスタ23のビッ
ト１をONする。同様に、装置番号ｎ（ｎ＝15）の入出力
装置21−ｎ（ｎ＝15）で割込み処理要求が発生した場
合、同装置21−ｎはシフトレジスタ23のビットｎ（ビッ
ト15）をONする。入出力装置21−０〜21−ｎの装置番号
は、それぞれ異なっており、したがってたとえ全ての入
出力装置21−０〜21−ｎで同時に割込み処理要求が発生
しても、対応するシフトレジスタ23におけるONビット位
置は異なる。Next, the operation of the embodiment of the present invention will be described. In the computer system shown in FIG. 1, the input / output device 21-i (i = 0, 1, ...
When an interrupt processing request occurs in n), the device 21-i turns on a bit corresponding to the device number i in the shift register 23 in the device, for example, bit i. That is, when an interrupt processing request is generated by the input / output device 21-0 with the device number 0, the device 21-0 turns on bit 0 of the shift register 23.
Then, when an interrupt processing request is generated in the input / output device 21-1 of device number 1, the device 21-1 turns on bit 1 of the shift register 23. Similarly, when an interrupt processing request is issued by the input / output device 21-n (n = 15) of device number n (n = 15), the device 21-n turns on bit n (bit 15) of the shift register 23. To do. The input / output devices 21-0 to 21-n have different device numbers. Therefore, even if all the input / output devices 21-0 to 21-n simultaneously generate interrupt processing requests, the corresponding shift registers 23 The ON bit position in is different.
入出力装置21−ｉは、上記したように自装置内のシフト
レジスタ23のビットｉをONした場合、これと同時に共通
割込み信号ライン26をONする。即ち入出力装置21−ｉ
は、シフトレジスタ23に対するON動作と同時に、共通割
込み信号ライン26に割込み信号を出力する。入出力装置
21−ｉからの割込み信号は、他の入出力装置からの割込
み信号と共通割込み信号ライン26によりワイヤードORさ
れ、制御装置22に通知される。即ち、第１図の計算機シ
ステムでは、（第２図のシステムと同様に）どの入出力
装置から割込み信号が発生しても、その旨が制御装置22
に通知される。The input / output device 21-i turns on the common interrupt signal line 26 at the same time when the bit i of the shift register 23 in its own device is turned on as described above. That is, the input / output device 21-i
Outputs an interrupt signal to the common interrupt signal line 26 at the same time when the shift register 23 is turned ON. I / O device
The interrupt signal from 21-i is wired-ORed with the interrupt signals from other input / output devices by the common interrupt signal line 26, and is notified to the control device 22. That is, in the computer system shown in FIG. 1, no matter which input / output device generates the interrupt signal (similarly to the system shown in FIG. 2), the control device 22 is notified.
Will be notified.
さて、制御装置22は、入出力装置21−０〜21−ｎのいず
れかにより共通割込み信号ライン26がONされると、割込
み信号発生元装置番号を調べるために、シフト制御ライ
ン25を用いて、入出力装置21−０〜21−ｎ内の各シフト
レジスタ23を、同一タイミングで例えばシフトレジスタ
23のビット長分だけ順次シフトさせ、その保持情報をシ
リアル出力するよう指示する。これにより、入出力装置
21−０〜21−ｎ内の各シフトレジスタ23の保持データ
が、１ビットずつ同一タイミングでシフトされる。各シ
フトレジスタ23のシリアル出力端子は、オープン・コレ
クタのドライバゲート（図示せず）を介してデータ転送
ライン24に接続されている。しかして、各シフトレジス
タ23（のシリアル出力端子）からのシフトアウトデータ
はデータ転送ライン24に出力され、同ライン24でワイヤ
ードORされて制御装置22に転送される。これにより、制
御装置22には、入出力装置21−０〜21−ｎ内の各シフト
レジスタ23の各ビット０（のビットデータ）のワイヤー
ドORされたビットがまず転送され、続いて各ビット１の
ワイヤードORされたビットが、そして最後に各ビットｎ
（ｎ＝15）のワイヤードORされたビットが、データ転送
ライン24経由で制御装置22に転送される。即ち、共通割
込み信号ライン26がONされた場合、制御装置22による
（シフト制御ライン25を介しての）シフト制御により、
入出力装置21−０〜21n内の各シフトレジスタ23の保持
データがビット対応でワイヤードORされたデータが、制
御装置22にシリアル転送される。Now, when the common interrupt signal line 26 is turned ON by any of the input / output devices 21-0 to 21-n, the control device 22 uses the shift control line 25 to check the interrupt signal generation source device number. , Each of the shift registers 23 in the input / output devices 21-0 to 21-n is, for example, a shift register at the same timing.
It is instructed to serially output the held information by sequentially shifting by 23 bit lengths. This allows the input / output device
The data held in each shift register 23 in 21-0 to 21-n is shifted bit by bit at the same timing. The serial output terminal of each shift register 23 is connected to the data transfer line 24 via an open collector driver gate (not shown). Then, the shift-out data from (each serial output terminal of) the shift register 23 is output to the data transfer line 24, wired-ORed in the line 24, and transferred to the control device 22. As a result, the wired-OR bit (or bit data) of each bit 0 of each shift register 23 in each of the input / output devices 21-0 to 21-n is first transferred to the control device 22, and then each bit 1 is transferred. Wired-ORed bits of, and finally each bit n
The wired-OR bits (n = 15) are transferred to the control device 22 via the data transfer line 24. That is, when the common interrupt signal line 26 is turned on, by the shift control by the control device 22 (via the shift control line 25),
The data in which the data held in each shift register 23 in the input / output devices 21-0 to 21n are wired-OR corresponding to the bits is serially transferred to the control device 22.
制御装置22は、データ転送ライン24経由でシリアル転送
された上記データを順次取込んで、例えば16ビットパラ
レルデータに変換する。そして制御装置22は、このパラ
レルデータの各ビットのON/OFF状態を調べることによ
り、どの入出力装置で割込み信号が発生しているかを、
即ち割込み信号発行元装置を判断する。例えば、ビット
０だけがONしていれば、制御装置22は、入出力装置21−
０〜21−ｎのうちの入出力装置21−０だけが割込み信号
を発行したものと判断する。またビット０およびビット
１の２ビットがONしていれば、制御装置22は、入出力装
置21−０〜21−ｎのうちの入出力装置21−0,21−１の２
台だけが割込み信号を発行したものと判断する。なお、
制御装置22でのデータ処理単位が例えば８ビットの場合
には、上記シリアル転送されたデータを８ビット単位で
２回パラレルデータに変換して割込み信号発行元装置を
判断することも可能である。The control device 22 sequentially takes in the data serially transferred via the data transfer line 24 and converts the data into, for example, 16-bit parallel data. Then, the control unit 22 checks which ON / OFF state of each bit of the parallel data the input / output unit is generating the interrupt signal.
That is, the interrupt signal issue source device is determined. For example, if only bit 0 is turned on, the control device 22 determines that the input / output device 21-
It is determined that only the input / output device 21-0 of 0 to 21-n has issued the interrupt signal. If the two bits of bit 0 and bit 1 are turned on, the control device 22 determines that the input / output devices 21-0 and 21-1 of the input / output devices 21-0 to 21-n have 2 bits.
Only the stand determines that it has issued an interrupt signal. In addition,
When the data processing unit in the control device 22 is, for example, 8 bits, it is also possible to determine the interrupt signal issuing source device by converting the serially transferred data into parallel data twice in 8-bit units.
一方、入出力装置21−０〜21−ｎは、上記したシフト操
作終了を確認後、自装置で発生している割込み信号があ
れば、同信号をOFFする。なお、データ転送ライン24に
は、入出力装置21−０〜21−ｎ内の各シフトレジスタ23
のシリアル入力端子も（ゲートを介して）接続され、デ
ータ転送ライン24上のデータをシリアル入力可能なよう
になっているが、この発明に直接関係ないため、図示さ
れていない。On the other hand, the input / output devices 21-0 to 21-n, after confirming the completion of the above-described shift operation, turn off the interrupt signals generated by their own devices, if any. The data transfer line 24 is connected to each shift register 23 in the input / output devices 21-0 to 21-n.
The serial input terminal of is also connected (via the gate) so that the data on the data transfer line 24 can be serially input, but it is not shown because it is not directly related to the present invention.
［発明の効果］ 以上詳述したようにこの発明によれば、次に列挙する作
用効果を奏することができる。[Effects of the Invention] As described in detail above, according to the present invention, the following effects can be obtained.
複数の入出力装置から同時に割込み信号が発行され
ても、１回の操作でその旨が判断でき、しかも割込み信
号発行元も判断できる。Even if an interrupt signal is issued from a plurality of input / output devices at the same time, it can be determined by one operation, and the interrupt signal issue source can also be determined.
システムから切断された入出力装置が存在しても、
残りの入出力装置の割込み処理に何等悪影響を与えな
い。Even if there are I / O devices disconnected from the system,
It has no adverse effect on the interrupt processing of the remaining I / O devices.
制御装置が取込んだシフトレジスタ情報は自由に扱
えるため、割込み処理の優先度制御が簡単に行なえる。Since the shift register information fetched by the control device can be handled freely, priority control of interrupt processing can be easily performed.
割込み信号発生元装置番号に相当する情報が、１本
の信号ラインで通知できるため、装置間の配線の減少が
図れる。従って、この発明は例えばスキャンデザイン方
式を採用したVLSI,装置間の結合に有効である。Since the information corresponding to the interrupt signal generation source device number can be notified by one signal line, wiring between devices can be reduced. Therefore, the present invention is effective, for example, in coupling VLSIs and devices adopting the scan design method.
第１図はこの発明の一実施例に係る計算機システムのブ
ロック構成図、第２図は従来例を示すブロック図であ
る。 21−０〜21−ｎ…入出力装置、22…制御装置、23,23…
シフトレジスタ、24…データ転送ライン、25…シフト制
御ライン、26…共通割込み信号ライン。FIG. 1 is a block diagram of a computer system according to an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional example. 21-0 to 21-n ... I / O device, 22 ... Control device, 23, 23 ...
Shift register, 24 ... Data transfer line, 25 ... Shift control line, 26 ... Common interrupt signal line.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笹本 信夫 東京都港区西新橋１丁目18番17号 東芝エ ンジニアリング株式会社内 (56)参考文献 特開 昭55−56259（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Nobuo Sasamoto 1-18-17 Nishishimbashi, Minato-ku, Tokyo Toshiba Engineering Co., Ltd. (56) Reference JP-A-55-56259 (JP, A)
Claims (1)
送ラインと、 このデータ転送ラインとの間でシリアルデータの入出力
を行なうためのシフトレジスタを有する複数の入出力装
置であって、割込み処理要求発生時には同シフトレジス
タ中の自装置に固有のビットをセットすると共に、各装
置に共通の割込み信号ラインに割込み信号を出力する複
数の入出力装置と、 この複数の入出力装置の少なくとも１つから上記共通の
割込み信号ラインに割込み信号が出力された場合に、当
該割込み信号ライン上の割込み信号に応じて、上記複数
の入出力装置内の各シフトレジスタを同一タイミングで
シフト制御し、このシフト制御に応じて上記各シフトレ
ジスタから上記データ転送ラインを介して転送されるシ
リアルデータの各ビットの状態に応じて、割込み信号発
行元を判断する制御装置とを具備することを特徴とする
割込み検出方式。1. A plurality of input / output devices having a data transfer line used for serial data transfer and a shift register for inputting / outputting serial data between the data transfer line, wherein an interrupt processing request is generated. Sometimes, a bit unique to the device in the same shift register is set, and a plurality of input / output devices that output an interrupt signal to an interrupt signal line common to each device, and at least one of the plurality of input / output devices described above are used. When an interrupt signal is output to the common interrupt signal line, the shift registers in the plurality of input / output devices are shift-controlled at the same timing according to the interrupt signal on the interrupt signal line, and this shift control is performed. Depending on the state of each bit of serial data transferred from each shift register via the data transfer line , Interrupt detection method characterized by comprising a controller for determining an interrupt signal issuer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016808A JPH07117935B2 (en) | 1985-01-31 | 1985-01-31 | Interrupt detection method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016808A JPH07117935B2 (en) | 1985-01-31 | 1985-01-31 | Interrupt detection method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61175843A JPS61175843A (en) | 1986-08-07 |
| JPH07117935B2 true JPH07117935B2 (en) | 1995-12-18 |
Family
ID=11926448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016808A Expired - Lifetime JPH07117935B2 (en) | 1985-01-31 | 1985-01-31 | Interrupt detection method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07117935B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9921981B2 (en) * | 2013-08-24 | 2018-03-20 | Qualcomm Incorporated | Method to minimize the number of IRQ lines from peripherals to one wire |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556259A (en) * | 1978-10-19 | 1980-04-24 | Nec Corp | Interruption circuit |
-
1985
- 1985-01-31 JP JP60016808A patent/JPH07117935B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61175843A (en) | 1986-08-07 |
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