JPH07114510A - Control system for fifo threshold value control dma - Google Patents
Control system for fifo threshold value control dmaInfo
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- JPH07114510A JPH07114510A JP26062993A JP26062993A JPH07114510A JP H07114510 A JPH07114510 A JP H07114510A JP 26062993 A JP26062993 A JP 26062993A JP 26062993 A JP26062993 A JP 26062993A JP H07114510 A JPH07114510 A JP H07114510A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、異なるネットワ−クに
存在するI/O間のDMA制御装置に係り、プロセッサ
によるDMA起動を削減したDMA方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DMA controller between I / Os existing in different networks, and relates to a DMA system in which DMA activation by a processor is reduced.
【0002】[0002]
【従来の技術】図3に示すようなシステムでシステムバ
スまたはネットワークからのデータを、他のI/Oにへ
DMAで転送するDMACを有するシステムにおいて、
例えばDMACがプロセッサバスのバス権を確保できる
タイミングとシステムバス(またはネットワーク)から
データが出力されるタイミングとの時間差を吸収するた
めにDMAC内にFIFOで構成されたバッファメモリ
を置いて転送データをプロセッサのバス権利が確保でき
るまでの間これを保持しておく技術がある。またプロセ
ッサにバーストモードなどの高速転送モードがある場
合、これを使ってプロセッサバスを有効に利用するた
め、ある一定量データをバッファメモリ内に確保する工
夫もある。2. Description of the Related Art In a system having a DMAC for transferring data from a system bus or network to another I / O by DMA in a system as shown in FIG.
For example, in order to absorb the time difference between the timing when the DMAC can secure the bus right of the processor bus and the timing when the data is output from the system bus (or network), a buffer memory configured by a FIFO is placed in the DMAC to transfer the transfer data. There is a technique for holding the bus right of the processor until it can be secured. If the processor has a high-speed transfer mode such as a burst mode, the processor bus can be effectively used to secure a certain amount of data in the buffer memory.
【0003】ところがバッファメモリの大きさと転送頻
度、バス権獲得の割合などの要素からバッファメモリが
オーバーランまたはアンダーランしてしまう場合があっ
た。オーバーラン,アンダーランが発生しなくとも、起
動されているDMAの性質によりバッファメモリが空き
になっていることが多かったり、また、すぐにフルにな
るような差が発生する可能性があった。この問題を解決
するものとしては特開平4−364556号公報で先取
りバッファ制御について開示されているように、データ
を送出(受信)するチャネル装置の性能に応じてバッフ
ァ容量の割当てを行うような技術があった。However, there have been cases where the buffer memory overruns or underruns due to factors such as the size and transfer frequency of the buffer memory and the rate of bus right acquisition. Even if overrun or underrun did not occur, there was a possibility that the buffer memory was often empty due to the nature of the activated DMA, and there was a difference that the buffer memory became full soon. . As a solution to this problem, as disclosed in Japanese Patent Laid-Open No. 4-364556 regarding prefetch buffer control, a technique for allocating a buffer capacity according to the performance of a channel device that sends (receives) data. was there.
【0004】[0004]
【発明が解決しようとする課題】前記チャネル装置の性
能に応じてバッファ容量の割当てを行うような技術で
は、チャネル装置ごとの性能をあらかじめDMACが記
憶しておくか、またはDMAが起動されているチャネル
装置から何らかの方法で自身の転送能力をDMACに知
らせる方法が必要であった。そのためチャネル装置から
DMACへの接続線が増えたり、またチャネル装置を付
加する時その転送能力をDMACにセットしなければな
らないなどの問題があった。本発明はそのような特別な
転送能力情報を管理することなく適切なバッファ量管理
を行うようなDMACを提供する。In the technique of allocating the buffer capacity according to the performance of the channel device, the DMAC stores the performance of each channel device in advance, or the DMA is activated. There was a need for a method for the channel device to notify the DMAC of its own transfer capability in some way. Therefore, there are problems that the number of connection lines from the channel device to the DMAC is increased, and that the transfer capability must be set to the DMAC when adding the channel device. The present invention provides a DMAC that appropriately manages the buffer amount without managing such special transfer capability information.
【0005】[0005]
【課題を解決するための手段】上記問題点を解決するた
め、転送データを有するI/Oから転送先I/OへのD
MAを、転送データを有するI/OのFIFO内のデー
タの個数があるしきい値を越えたら起動するように制御
回路を構成し、この制御回路にはDMAが起動されるた
めのデータ量しきい値をFIFOの使用状況に応じて動
的に変化させるためのしきい値制御手段を設ける。In order to solve the above problems, D from an I / O having transfer data to a transfer destination I / O
The control circuit is configured to activate the MA when the number of data in the FIFO of the I / O having the transfer data exceeds a certain threshold, and this control circuit controls the data amount for activating the DMA. Threshold control means is provided for dynamically changing the threshold value according to the usage of the FIFO.
【0006】[0006]
【作用】本発明に係るDMA方式によれば、ネットワー
クからデータを取り込むI/O内のデータ量をDMAC
が常に監視してしきい値と比較を行い、一致したことを
条件として転送先のI/Oが存在するバスのバスマスタ
に対してバス権要求を行い、バス権を得るとDMAを行
う。そしてDMAを行う毎にしきい値を適切なものに動
的に変化させる。According to the DMA system of the present invention, the amount of data in the I / O that takes in data from the network
Always monitors and compares with a threshold value, and on the condition that they match, a bus right request is made to the bus master of the bus having the transfer destination I / O, and when the bus right is obtained, DMA is performed. Then, every time DMA is performed, the threshold value is dynamically changed to an appropriate value.
【0007】DMAを終了する条件は通常のDMAの通
り、あらかじめプロセッサにより設定された転送語数に
従うか、またはFIFOが空になることによるものとす
る。The condition for terminating the DMA is as in normal DMA, according to the number of transfer words set in advance by the processor, or when the FIFO becomes empty.
【0008】[0008]
【実施例】以下、本発明に係るDMAの実施例を説明す
る。図1は本発明によるDMAを行うシステムの構成例
である。2はネットワークのデータを取り込んでI/O
5に転送するためのI/Oであり、ネットワークからの
データはネットワークとのインタフェースを行うネット
ワークインタフェース部21によってI/O2内部のD
MAC23が有するFIFO231に取り込まれ、この
際インクリメントパルス211により逐次ライトポイン
タ2311の値がインクリメントされる。ライトポイン
タ2311値はアドレス/リクエストコントロールユニ
ット232中のFIFOステータス検出部2324に入
力される。このFIFOステータス検出部2324はラ
イトポインタ2311とリードポインタ2312の値よ
りFIFOのフル、エンプティ状態を検出するととも
に、FIFO内のデータの個数を起動用コンパレータ2
325aに出力するものである。Embodiments of the DMA according to the present invention will be described below. FIG. 1 is an example of the configuration of a system for performing DMA according to the present invention. 2 captures network data and I / O
I / O for transferring data to the network 5, and data from the network is transferred to the D
It is taken into the FIFO 231 of the MAC 23, and at this time, the value of the write pointer 2311 is sequentially incremented by the increment pulse 211. The value of the write pointer 2311 is input to the FIFO status detection unit 2324 in the address / request control unit 232. This FIFO status detection unit 2324 detects the full or empty state of the FIFO based on the values of the write pointer 2311 and the read pointer 2312, and determines the number of data in the FIFO by the activation comparator 2
It is output to 325a.
【0009】以上のシーケンスを繰返し、ネットワーク
インタフェース部21によりFIFO22内に蓄えられ
たデータ量がしきい値レジスタ2321aの値と等しく
なると起動用コンパレータ2325aの出力が有効にな
りリクエストジェネレータ2327がセットされてリク
エスト信号2327aが出力され、バスインタフェース
部233を介してバスアービタ4に対してバス権要求信
号2331によるバス権要求が行われる。When the above-described sequence is repeated and the amount of data stored in the FIFO 22 by the network interface unit 21 becomes equal to the value of the threshold value register 2321a, the output of the activation comparator 2325a becomes valid and the request generator 2327 is set. The request signal 2327a is output, and the bus right is requested by the bus right request signal 2331 to the bus arbiter 4 via the bus interface unit 233.
【0010】この後I/O2へのバス権許可信号233
2が出力されるとFIFO231のデータはバスインタ
フェース部233を介して転送先I/O5に転送され
る。この際、バスインタフェース部233は転送アクノ
レッジ信号2333を生成し、これによりリードポイン
タ2312が更新されて逐次、バスインタフェース部2
33に入力されるFIFOデータの値が変化する。また
転送アクノレッジ信号2333は、I/O5への転送語
数をカウントする転送量カウンタ2326にも入力され
る。また、転送先のI/OがFIFO構造でない場合に
はアドレス生成部2328によるアドレスが出力される
が、このアドレス更新にも転送アクノレッジ信号を用い
る。After this, the bus right permission signal 233 to the I / O2
When 2 is output, the data in the FIFO 231 is transferred to the transfer destination I / O 5 via the bus interface unit 233. At this time, the bus interface unit 233 generates the transfer acknowledge signal 2333, and the read pointer 2312 is updated by this, and the bus interface unit 2 is sequentially updated.
The value of the FIFO data input to 33 changes. The transfer acknowledge signal 2333 is also input to the transfer amount counter 2326 that counts the number of words transferred to the I / O 5. When the I / O of the transfer destination does not have the FIFO structure, the address generated by the address generation unit 2328 is output, but the transfer acknowledge signal is also used for this address update.
【0011】DMAの終了をバイトカウントレジスタ2
323に従うかFIFO231が空になることによるか
を選択するためのモードレジスタ2322が、バイトカ
ウンタレジスタの設定値に従うものとして設定されてい
る場合には、I/O2からI/O5への転送が繰返し行
われてFIFO231内のデータ量がバイトカウントレ
ジスタ2323の値に等しくなった時点で有効になる終
了用コンパレータ2325bの出力によりリクエストジ
ェネレータ2327がリセットされる。一方モードレジ
スタ2322がバイトカウントレジスタ2323に従わ
ないものとして設定されている場合には、FIFOステ
ータス検出回路2324がエンプティ信号2324aを
出力した時点でリクエストジェネレータ2327がリセ
ットされる。The end of DMA is indicated by the byte count register 2
If the mode register 2322 for selecting whether to follow 323 or when the FIFO 231 becomes empty is set to follow the set value of the byte counter register, the transfer from I / O2 to I / O5 is repeated. The request generator 2327 is reset by the output of the termination comparator 2325b which becomes valid when the data amount in the FIFO 231 becomes equal to the value of the byte count register 2323. On the other hand, if the mode register 2322 is set not to follow the byte count register 2323, the request generator 2327 is reset when the FIFO status detection circuit 2324 outputs the empty signal 2324a.
【0012】しきい値制御回路2321は、内部に有す
るしきい値レジスタ2321aの値をDMAの実行ごと
に更新する。この回路の構成例として、DMAを開始し
てから、リクエストジェネレータ227のリセット信号
が発生するまでの間にFIFOステータス検出回路23
24がオーバーフロー信号2324aを出力しなかった
場合には、しきい値レジスタ2321aの値をインクリ
メントする。逆にオーバーフロー信号2324aが検出
された場合にはしきい値レジスタ2321aの値をデク
リメントする。この要領でDMAを繰り返すうちにしき
い値は動的に適切な値をとる。The threshold control circuit 2321 updates the value of the internal threshold register 2321a every time DMA is executed. As a configuration example of this circuit, the FIFO status detection circuit 23 is provided between the start of DMA and the generation of the reset signal of the request generator 227.
If 24 does not output the overflow signal 2324a, the value of the threshold register 2321a is incremented. Conversely, when the overflow signal 2324a is detected, the value of the threshold value register 2321a is decremented. The threshold value dynamically takes an appropriate value while the DMA is repeated in this manner.
【0013】以上はDMACがFIFOを内蔵する場合
について述べたが、しきい値の検出手段、すなわちしき
い値制御回路2321を有する新しいFIFOを考慮し
た場合、図3に示すようにそのようなFIFOをDMA
C外に置いて、DMACをアドレス/リクエストジェネ
レータとすることも想定できる。Although the above description has been made with respect to the case where the DMAC has a built-in FIFO, considering a threshold detecting means, that is, a new FIFO having a threshold control circuit 2321, such a FIFO is shown in FIG. DMA
It is also conceivable to place it outside C and use the DMAC as an address / request generator.
【0014】[0014]
【発明の効果】以上のように本発明によれば、I/O内
部にDMA起動の条件を検出する回路を設けたことによ
りI/O自らがDMA起動を行い、かつ起動条件をI/
Oが自ら制御するため、プロセッサによるDMA起動が
不要になるとともにI/O内のFIFOを効率的に使用
する。As described above, according to the present invention, the I / O itself performs the DMA activation by providing the circuit for detecting the DMA activation condition inside the I / O, and the I / O activates the activation condition.
Since the O is controlled by itself, the DMA activation by the processor is not necessary and the FIFO in the I / O is efficiently used.
【図1】本発明を用いたDMA方式を適用するシステム
図である。FIG. 1 is a system diagram to which a DMA system using the present invention is applied.
【図2】本発明を実現するDMAコントローラの一部を
示す図である。FIG. 2 is a diagram showing a part of a DMA controller for implementing the present invention.
【図3】本発明を用いたDMA方式を適用するシステム
図である。FIG. 3 is a system diagram to which a DMA system using the present invention is applied.
【図4】ネットワーク上のI/Oから他のI/Oへのデ
ータ転送を行うシステムの構成図である。FIG. 4 is a configuration diagram of a system that transfers data from an I / O on a network to another I / O.
11,12…ネットワーク、2…ネットワークのデータ
をメモリに転送するI/O、21…ネットワークインタ
フェース部、211…ライトポインタ更新信号、22…
DMACに内蔵されない場合のFIFO、23…DMA
コントローラ、231・・・FIFO、2311…FIF
O用ライトポインタ、2312…FIFO用リードポイ
ンタ、2321…しきい値制御回路、2321a…DM
A起動しきい値レジスタ、2322…DMA終了用モー
ドレジスタ、2323…バイトカウントレジスタ、23
24…FIFOステータス検出回路、2324a…オー
バーフロー信号、2324b…エンプティ信号、232
4c…FIFO内データ量信号、2325a…DMA起
動用コンパレータ、2325b…DMA終了用コンパレ
ータ、2326…転送語数カウンタ、2327…DMA
リクエストジェネレータ、2327a…DMAリクエス
ト信号、2328…転送先アドレスジェネレータ、23
28a…アドレスレジスタ、2328b…アドレスイン
クリメンタ、2328c…転送先アドレス、233…バ
スインタフェース部、2331…バスリクエスト信号、
2332…バスアクノレッジ信号、2333…転送アク
ノレッジ信号、3…I/O2を有するシステムのバス、
4…アービタ、5…転送先I/O、6…プロセッサ、6
1プロセッサによるレジスタ設定パス。11, 12 ... Network, 2 ... I / O for transferring network data to memory, 21 ... Network interface section, 211 ... Write pointer update signal, 22 ...
FIFO when not built in DMAC, 23 ... DMA
Controller 231, ... FIFO, 2311 ... FIF
O write pointer, 2312 ... FIFO read pointer, 2321 ... Threshold control circuit, 2321a ... DM
A start threshold register, 2322 ... DMA end mode register, 2323 ... Byte count register, 23
24 ... FIFO status detection circuit, 2324a ... Overflow signal, 2324b ... Empty signal, 232
4c ... In-FIFO data amount signal, 2325a ... DMA start comparator, 2325b ... DMA end comparator, 2326 ... Transfer word number counter, 2327 ... DMA
Request generator, 2327a ... DMA request signal, 2328 ... Transfer destination address generator, 23
28a ... Address register, 2328b ... Address incrementer, 2328c ... Transfer destination address, 233 ... Bus interface section, 2331 ... Bus request signal,
2332 ... Bus acknowledge signal, 2333 ... Transfer acknowledge signal, 3 ... System bus having I / O2,
4 ... Arbiter, 5 ... Transfer destination I / O, 6 ... Processor, 6
Register setting path by one processor.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 澤田 素直 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所システム開発研究所内 (72)発明者 佐藤 博 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Motonao Sawada, 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa, Ltd., System Development Laboratory, Hitachi, Ltd. (72) Hiroshi Sato, 810 Shimoimaizumi, Ebina, Kanagawa Hitachi, Ltd. Factory Office Systems Division
Claims (4)
のDMA制御方式であって、該転送元I/O装置は内部
にDMA制御装置を有し、該DMA制御装置は転送元I
/Oがネットワークから取り込むデータを蓄積するFI
FOおよび該FIFO内に蓄積されたデータの個数があ
らかじめ該DMA制御装置内部の設定手段に設定された
しきい値と一致、または越えたことを検出して転送先I
/O装置が存在するバスヘのデータ転送を開始する手段
を有することを特徴とするFIFOしきい値制御DMA
制御方式。1. A DMA control system from a transfer source I / O device to a transfer destination I / O device, wherein the transfer source I / O device has a DMA control device inside, and the DMA control device transfers data. Ex I
FI that stores the data that the I / O acquires from the network
The transfer destination I is detected by detecting that the FO and the number of data stored in the FIFO match or exceed the threshold value set in advance by the setting means in the DMA control device.
Threshold control DMA having means for initiating a data transfer to a bus in which an I / O device is present
control method.
のDMA制御方式であって、該DMAを行う手段は転送
元I/Oの内部に存在し、同じく転送元I/Oの内部に
存在し転送元I/Oがネットワークから取り込むデータ
を蓄積するとともにその蓄積数を内部の設定手段に設定
されたしきい値と比較することにより一致、または越え
たことを検出する手段を有するFIFOとのインタフェ
ースにより、転送先I/Oへの転送を開始する手段を有
することを特徴とするFIFOしきい値制御DMA制御
方式。2. A DMA control system from a transfer source I / O device to a transfer destination I / O device, wherein the means for performing the DMA exists inside the transfer source I / O, and also the transfer source I / O. Means for detecting the coincidence or exceeding by accumulating the data existing inside the source I / O fetched from the network and comparing the accumulated number with the threshold value set in the internal setting means. A FIFO threshold control DMA control method comprising means for starting transfer to a transfer destination I / O through an interface with a FIFO included therein.
る手段と、外部から任意の値を設定するための手段を有
し、さらに該カウント値と該設定値を比較する手段を有
し、比較結果を外部に通知するための手段を有すること
を特徴とするFIFOしきい値制御DMA制御方式。3. A means for counting the number of data stored internally, a means for setting an arbitrary value from the outside, and a means for comparing the count value with the set value. A FIFO threshold control DMA control method having means for notifying a result to the outside.
のDMAにおいて、DMA開始の条件として、転送元I
/Oがネットワークから内部のFIFOに取り込んだデ
ータ量とあらかじめ内部の設定手段に設定された値との
比較を行う手段の出力を用いるDMA制御方式であっ
て、該設定手段に設定された値を動的に増減するしきい
値制御回路を有することを特徴とするFIFOしきい値
制御DMA方式。4. In the DMA from the transfer source I / O device to the transfer destination I / O device, the transfer source I is set as a condition for starting the DMA.
/ O is a DMA control method that uses the output of a means for comparing the amount of data fetched from the network to the internal FIFO with a value preset in the internal setting means, and the value set in the setting means is used. A FIFO threshold control DMA system having a threshold control circuit that dynamically increases and decreases.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26062993A JPH07114510A (en) | 1993-10-19 | 1993-10-19 | Control system for fifo threshold value control dma |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26062993A JPH07114510A (en) | 1993-10-19 | 1993-10-19 | Control system for fifo threshold value control dma |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07114510A true JPH07114510A (en) | 1995-05-02 |
Family
ID=17350580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26062993A Pending JPH07114510A (en) | 1993-10-19 | 1993-10-19 | Control system for fifo threshold value control dma |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07114510A (en) |
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1993
- 1993-10-19 JP JP26062993A patent/JPH07114510A/en active Pending
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