JPH07106550A - 半導体装置 - Google Patents

半導体装置

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JPH07106550A
JPH07106550A JP24906093A JP24906093A JPH07106550A JP H07106550 A JPH07106550 A JP H07106550A JP 24906093 A JP24906093 A JP 24906093A JP 24906093 A JP24906093 A JP 24906093A JP H07106550 A JPH07106550 A JP H07106550A
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semiconductor region
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英俊 中西
Yasunori Usui
康典 碓氷
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俊雄 茶木
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching

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Abstract

(57)【要約】 【目的】 高耐圧化及び高電圧印加時の信頼性の向上を
図ると共に、チップ面積を増大させることないMOSゲ
−ト駆動型サイリスタ(MCT)を提供する。 【構成】 MCTは多数のセルを有するメインセル領域
と、そのメインセルを取り囲むメインセル周辺領域であ
って、メインセルの端部(Pソ−ス領域13a)から距
離Lを有しPベ−ス領域12及びPソ−ス領域13より
も深く拡散形成されたP型終端領域22と、P型終端領
域22の例えば中間付近にP型終端領域22を貫通しか
つN-半導体基板11に至るように形成されたベベル2
4と、該ベベル24の内部に埋め込まれた絶縁層25と
からなる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はMOSゲ−ト駆動型サイ
リスタの耐圧構造に関するものである。
【0002】
【従来の技術】サイリスタの一つとしてMOSゲ−ト駆
動型サイリスタ(MCT:Mos Con-trolled Thyristor
)が知られており、MCTはMOSゲ−ト制御型の自
己消孤型素子として広い応用分野を目指して高耐圧化の
方向で開発が進めらている。
【0003】以下、MCTのメインセル構造を図5を参
照して説明する。MCTはN-半導体基板101と、N-
半導体基板101表面に不純物を拡散してPベ−ス領域
102及びPソ−ス領域103を形成する。Pベ−ス領
域102にNエミッタ領域104を不純物を拡散して形
成する。さらにN-半導体基板101の裏面には順次積
層成長させてN+バッファ層105及びP+裏面エミッタ
層106を形成する。Pベ−ス領域102及びPソ−ス
領域103上にゲ−ト酸化膜107を形成し、このゲ−
ト酸化膜107上にはゲ−ト電極108を形成する。ゲ
−ト電極108を被覆する酸化膜109を形成し、Pソ
−ス領域103とNエミッタ領域104とに電気的に接
続するカソ−ド電極110を形成する。さらに、P+
面エミッタ層106にアノ−ド電極111を形成する。
【0004】このように、MCTは、Pベ−ス領域10
2とPソ−ス領域103とゲ−ト電極108とからなる
PチャネルMOSFETと、N-半導体基板101とN
エミッタ領域104とゲ−ト電極108とからなるNチ
ャネルMOSFETとを有している。
【0005】次に、MCTの動作原理(タ−ンオン、タ
−ンオフ)について説明する。まずタ−ンオン動作につ
いて説明する。アノ−ド電極111が正、カソ−ド電極
110が負にバイアスした状態で、ゲ−ト電極108に
正の電圧を印加し、N-半導体基板101、Pベ−ス領
域102及びNエミッタ領域104で構成されるNチャ
ネルMOSFETを動作させてNエミッタ領域104か
らN-半導体基板101へ電子を注入する。N-半導体基
板101への電子の注入により、P裏面エミッタ層10
6よりN-半導体基板101へ正孔が注入され伝導度変
調を起こすことにより、素子がタ−ンオフし主電流が流
れることになる。
【0006】次に、タ−ンオフ動作について説明する。
アノ−ド電極111が正、カソ−ド電極110が負にバ
イアスされ、主電流が流れている状態でゲ−ト電極10
8に負バイアスし、N-半導体基板101、Pベ−ス領
域102及びPソ−ス領域103で構成されるPチャネ
ルMOSFETを動作させる。これにより、Pベ−ス領
域102、Pソ−ス領域103とカソ−ド電極110が
短絡し、主電流中の正孔がこの経路より排出されること
になる。主電流の正孔が排出されることによりNエミッ
タ領域104からの電子の注入が止まり主電流が流れな
くなる。これにより、タ−ンオフ動作が完了する。MC
Tは、以上のようなタ−ンオン、タ−ンオフ動作を行う
ことができる自己消弧型素子である。
【0007】このようなMCTは高耐圧化を図るため、
以下に示す2つの耐圧構造が提案されている。先ず、第
1の耐圧構造を図6を参照して説明する。この構造は、
高耐圧化をはかるためのガ−ドリング構造である。複数
のPガ−ドリング領域112を、N-半導体基板101
のメインセルの周辺部分にPベ−ス領域102とPソ−
ス領域103よりも深く形成する。また、浅いチャネル
ストッパ領域113を、Pガ−ドリング領域112の周
囲のN-半導体基板101に形成する。アノ−ド電極1
11に正電圧、カソ−ド電極110に負電圧が印加され
た場合、Pベ−ス領域102、Pソ−ス領域103及び
Pガ−ドリング領域112とN-半導体基板ベ−ス10
1との間が逆バイアスされた状態になる。それにより、
-半導体基板101側に空乏層(点線で図示)が広が
り、更に印加電圧を高くするとアバランシェブレイクダ
ウンが生じる。ここで、チャネルストッパ領域113
は、空乏層が広がり過ぎてN-半導体基板101の表面
にチャネルが発生するのを阻止している。
【0008】このように、アノ−ド電極111に正電
圧、カソ−ド電極110に負電圧を印加すると、電圧は
メインセル領域からガ−ドリング領域に広がり、主電圧
の耐量はガ−ドリング領域の耐圧により決定される。即
ち、耐圧は最外周に位置するPガ−ドリング領域112
a付近の空乏層のコ−ナ−部分の曲率と、N-半導体基
板101と酸化膜114との界面の電界の耐量とにより
決定される。なぜなら、空乏層が高電圧で広がると上記
コ−ナ−部分では広がりにくく、上記コ−ナ−部部に電
界が集中されブレイクダウンを起こすことと、空乏層端
の酸化膜114にも高電界がかかり、酸化膜114中に
存在する微量の電荷の影響によりN-半導体基板101
表面にてブレイクダウンを起こすためである。
【0009】仮に、高耐圧を得られるようにPガ−ドリ
ング領域112を多重化して横方向へ空乏層を広げた
り、空乏層のコ−ナ−の曲率を緩和するようにPガ−ド
リング領域112を深く拡散したとしても、N-半導体
基板101と酸化膜114の界面に存在する微量の電荷
を減らすことは難しく、N-半導体基板101表面での
ブレイクダウンを抑制することは困難である。また、P
ガ−ドリング領域112の多重化や深く拡散形成するこ
とは、チップ面積の増大につながる。その上、連続通電
状態では酸化膜114中に残存する電荷の移動の影響を
受けやすく、ブレイクダウンしやすく信頼性が問題とな
る。
【0010】次に、第2の耐圧構造を図7を参照して説
明する。この構造は、終端部耐圧構造に従来のベベル構
造を用い、高耐圧をえるようにした構造である。メイン
セルの終端部分に隣接するように、N-半導体基板10
1表面から内部にベベル117を形成し、該ベベル11
7に絶縁層118を埋め込む。アノ−ド電極111に正
電圧、カソ−ド電極110に負電圧を印加すると、Pベ
−ス領域102、Pソ−ス領域103とN-半導体基板
101との間が逆バイアスされ、N-半導体基板101
側に空乏層(点線で図示)が広がる。空乏層は、Pベ−
ス領域102及びPソ−ス領域103直下では平面的に
広がり、ベベル近傍ではN-半導体基板101側へ湾曲
して広がる。更に印加電圧を高くすると、空乏層は更に
湾曲してベベル部分に電界が集中して所定の電圧でブレ
イクダウンを起こす。
【0011】ところで、ベベル117はメインセル形成
後に、次のように形成される。始めに機械的に溝を20
μmの幅に削り、その際出来た破砕層を化学エッチング
により除去するため、更に幅30μmエッチングにより
削られ、最終的に50μm程度の幅のベベルを形成す
る。
【0012】この様に形成されるベベル117を、幅5
0μm程度のPソ−ス領域103に隣接するように形成
することは難しい。また、ベベル117を形成する際
に、メインセルに機械的力が加わり、MOS構造からな
るメインセルのゲ−ト特性や耐圧特性が影響されて素子
特性を劣化させることがある。
【0013】
【発明が解決しようとする課題】上述のように、MCT
の耐圧構造としてガ−ドリング構造及びベベル構造を用
いている。ガ−ドリング構造では、ガ−ドリングの多重
化により耐圧をいくらか高くできても1500V程度以
上の高耐圧化を行うことが難しく、信頼性の面で問題が
あると共に、チップ面積が耐圧を高くするに従い増大し
てしまうという問題があった。また、ベベル構造では、
ベベル形成の制御性が難しいこと、並びにベベル形成時
に機械的歪みにより素子特性が劣化するという問題があ
った。
【0014】それ故に、本発明はMCTにおける高耐圧
化及び高電圧印加時の信頼性の向上を図ると共に、チッ
プ面積を増大させることないMOSゲ−ト駆動型サイリ
スタを提供することを目的とする。
【0015】
【課題を解決するための手段】本発明によるMOSゲ−
ト駆動型サイリスタは、N型半導体基板に形成されたメ
インセル領域と、上記メインセル領域を取り囲みN型半
導体基板に形成されたメインセル周辺領域とからなり、
上記メインセル周辺領域は、上記N型半導体基板に形成
された上記P型半導体領域と、上記P型半導体領域に上
記N型半導体基板内部に達しかつ上記メインセル領域方
向に斜めに形成されたベベルと、上記ベベルを埋め込む
絶縁層とを有する。また、上記絶縁層としてガラス、シ
リコン樹脂またはポリイミド樹脂等を用いる。
【0016】
【作用】上記MOSゲ−ト駆動型サイリスタによれば、
耐圧は上記ベベル部分により決定される。それにより、
上記N型半導体基板上の酸化膜の影響を受けることがな
く、またガ−ドリングの多重化をすることもない。従っ
て、高信頼性化及び高耐圧化を図ることができると共
に、チップ面積の増大を防止することができる。また、
ベベル形成時に生じる機械的歪みはメインセルに影響し
ないため、耐圧部分の最適設計が容易となる。
【0017】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。本発明による第1の実施例を図1により説明す
る。同図は、MCTのメインセル領域とその周辺領域と
を示す断面図である。メインセル領域には複数のセルが
設けられており、そのセルの構造を簡単に説明する。N
- 半導体基板11の表面、即ち第1の主面に、不純物を
拡散してPベ−ス領域12とPソ−ス領域13を形成
し、Pベ−ス領域12には、更にNエミッタ領域14を
形成する。このN-半導体基板11の裏面、即ち第2の
主面には、N+バッファ層15及びP+裏面エミッタ層1
6を順次積層成長する。このP+裏面エミッタ層16上
にアノ−ド電極21を形成する。一方、第1の主面側で
はN-半導体基板11、Pベ−ス領域12、Pソ−ス領
域13及びNエミッタ領域14を被覆するように、ゲ−
ト酸化膜17が形成される。このゲ−ト酸化膜17上に
は、例えばポリシリコン等からなるゲ−ト電極18を形
成する。このゲ−ト電極18を被覆するように酸化膜1
9が形成される。そして、このゲ−ト酸化膜17、ゲ−
ト電極18及び酸化膜19を部分的に開孔した部分のN
エミッタ領域14、Pソ−ス領域13上にカソ−ド電極
20を形成する。上記1つのセルは、Pベ−ス領域12
とPソ−ス領域13とゲ−ト電極18とからなるPチャ
ネルMOSFETと、N-半導体基板11とNエミッタ
領域14とゲ−ト電極18とからなるNチャネルMOS
FETとを構成する。
【0018】また、メインセル周辺領域は次のように形
成されている。N-半導体基板11の裏面、即ち第2の
主面には、メインセル領域と同様に、N+バッファ層1
5、P+裏面エミッタ層16、アノ−ド電極21が順次
形成される。一方、N-半導体基板11の表面、即ち第
1の主面にP型終端領域22が形成される。このP型終
端領域22は、メインセルの端部、即ちPソ−ス領域1
3aと距離L(詳細を後述)を隔てたところに、Pベ−
ス領域12及びPソ−ス領域13より深く拡散形成され
る。更に、P型終端領域22とPソ−ス領域13aの間
のN-半導体基板11上及びP型終端領域22上に酸化
膜23を形成する。このP型終端領域22の例えば中間
付近にP型終端領域22を貫通し、かつN-半導体基板
11に至るようなベベル24を形成する。このベベル2
4は正ベベルであり、酸化膜23の一部を開口して、機
械的に削った後にエッチングを施して形成される。ベベ
ル24の内部は、絶縁層25が埋め込まれている。ま
た、カソ−ド電極20は、P型終端領域22上(ベベル
24より、メインセル領域側)に酸化膜23を介して形
成される。
【0019】次に、動作を説明する。アノ−ド電極21
に正電圧、カソ−ド電極20に負電圧を印加すると、P
ベ−ス領域12、Pソ−ス領域13及びP型終端領域2
2からN- 半導体基板11側に空乏層(点線で図示)3
0aが広がる。空乏層30aはPベ−ス領域12、Pソ
−ス領域13及びP型終端領域22において平面的に広
がり、ベベル24近傍でN- 半導体基板11側へ湾曲す
る。更に印加電圧を高くすると、空乏層30aは更にN
- 半導体基板11側へ広がると共に、ベベル24近傍で
は更に湾曲して所定の電圧でブレイクダウンを起こす。
【0020】このような耐圧構造であると、空乏層30
aは平面的に広がるため高耐圧化が図りやすく、更に印
加電圧が高くなると、空乏層30aは縦方向に広がる。
それゆえに、耐圧は電界が集中されるベベル24、つま
りベベル24に埋め込まれた絶縁層25の絶縁耐量によ
り決定される。
【0021】また、P型終端領域22はチップ終端部の
広い領域に形成されており、ベベル24はその中に形成
されメインセル領域とは離れて形成される。従って、ベ
ベル形成時の機械的歪みがメインセル領域へ影響するこ
とも抑制でき、素子特性を劣化させることもなくなる。
【0022】尚、絶縁層25は、絶縁耐量の高いガラ
ス、シリコン樹脂、ポリイミド樹脂等の絶縁材を用いて
形成されている。更に高耐圧化を図るには、N-型半導
体基板11の比抵抗を上げたり、N-型半導体基板11
の領域を広く(厚く)したり、ベベル24の角度を最適
な角度にすることにより可能である。
【0023】ここで、上述の距離Lに関して説明する。
Pベ−ス領域12及びPソ−ズ領域13とP型終端領域
22とは拡散深さが異なり別々の拡散工程により形成さ
れている。そのため、その間隔を適性な距離に制御する
必要がある。例えば、距離Lが長すぎると、空乏層(一
点鎖線で図示)30bがP型終端領域22まで到達せ
ず、Pソ−ズ領域13aとP型終端領域22との間でブ
レイクダウンを起こし、耐圧が低くなってしまう。それ
ゆえ、距離Lは空乏層(点線で図示)30aがP型終端
領域22へ達するような距離に設定される。
【0024】本発明による第2の実施例を図2より説明
する。但し、第1の実施例と異なるところのみを説明す
る。本実施例では、P型終端領域22とメインセルのP
ソ−ス領域13aの外側に形成した補助P型セル領域2
6とを重なるように形成し、ベベル24を第1の実施例
と同様に形成する。アノ−ド電極21に正電圧、カソ−
ド電極20に負電圧を印加した際の動作は第1の実施例
と同様であるため省略する。
【0025】補助P型セル領域26は、N-半導体基板
11にPベ−ス領域12及びPソ−ス領域13と同時に
セルフアラインにより拡散形成される。それにより、P
ソ−ス領域13aと補助P型セル領域26とは常に一定
の距離であるから、メインセルの端部(Pソ−ス領域1
3a)とP型終端領域22との間隔を製造誤差、設計誤
差が生じても常に一定の距離を保つことができる。補助
P型セル領域26とP型終端領域22とが重なることに
より、空乏層(点線で図示)30は確実にP型終端領域
22まで広がる。
【0026】本発明による第3の実施例を図3より説明
する。但し、第1及び第2の実施例と異なるところのみ
を説明する。本実施例では、ベベル24をP型終端領域
22表面からP+ 裏面エミッタ層16の裏面まで貫通す
るように形成し、ベベル24上に絶縁層25を形成す
る。つまり、基板側面は斜めに切断され、その切断面を
絶縁層25により被覆する。ベベル24はP型終端領域
22とN-半導体基板11に対し正ベベルとなってい
る。アノ−ド電極21に正電圧、カソ−ド電極20に負
電圧を印加した際の動作は第1の実施例と同様であるた
め省略する。
【0027】本発明による第4の実施例を図4より説明
する。但し、第1乃至第3の実施例と異なるところのみ
を説明する。本実施例では、基板の表面及び裏面の両面
からからΣ形状の断面となるようにベベル24を形成
し、ベベル24上を絶縁層25により被覆する。ベベル
24は、P型終端領域22とN-半導体基板11に対し
正ベベルであり、P裏面エミッタ領域27とN-半導体
基板11に対し正ベベルである。尚、本実施例では、N
- 半導体基板11の裏面にP裏面エミッタ層27を形成
し、その裏面にアノ−ド電極21を形成している。
【0028】次に、動作を説明する。アノ−ド電極21
に正電圧、カソ−ド電極20に負電圧を印加すると、空
乏層(点線で図示)30aは、Pベ−ス領域12、Pソ
−ス領域13、補助P型セル領域26及びP型終端領域
22からN- 半導体基板11の裏面方向に広がる。空乏
層30aはPベ−ス領域12、Pソ−ス領域13、補助
P型セル領域26及びP型終端領域22の底部では平面
的に広がり、ベベル24近傍ではN- 半導体基板の裏面
側へ湾曲する。更に印加電圧が高くなると、空乏層30
aはベベル24近傍にて更に湾曲して所定の電圧でブレ
イクダウンを起こす。
【0029】また、アノ−ド電極21に負電圧、カソ−
ド電極20に正電圧を印加すると、空乏層(一点鎖線で
図示)30bは、P裏面エミッタ層27からN- 半導体
基板11の表面方向に広がる。空乏層30bはP裏面エ
ミッタ層27の上側では平面的に広がり、ベベル24近
傍ではN- 半導体基板の表面側へ湾曲する。更に印加電
圧が高くなると、空乏層30bは更に湾曲して所定の電
圧でブレイクダウンを起こす。
【0030】このように、本実施例では、Σ形状にベベ
ルを形成することにより、アノ−ド電極に正,カソ−ド
電極に負の電圧印加と、アノ−ド電極に負,カソ−ド電
極に正の電圧印加の両方の極性に対して耐圧がある。
【0031】尚、本発明のいずれの実施例も、P- 半導
体基板を用いたり、アノ−ドショ−ト構造にも適用でき
る。またベベルの角度を耐圧に応じて様々な角度にする
ことが可能であることはいうまでもない。
【0032】
【発明の効果】本発明によれば、2000V以上の高耐
圧化を図ることと共に連続通電状態であっても高信頼性
を保つことが可能であり、チップ面積を増大することも
ない。更に、メインセルはベベル形成時に生じる機械的
歪みの影響を受けることがないため、素子特性を劣化さ
せることもない。その上、ベベルを容易に設計及び製造
することができる。また、Σ形状のベベルとすることに
より両方向の電圧において高耐圧化を図れる。
【図面の簡単な説明】
【図1】本発明による第1の実施例を示す断面図であ
る。
【図2】本発明による第2の実施例を示す断面図であ
る。
【図3】本発明による第3の実施例を示す断面図であ
る。
【図4】本発明による第4の実施例を示す断面図であ
る。
【図5】MCTを構成するセルの概略を示す断面図であ
る。
【図6】従来におけるMCTの第1の耐圧構造を示す断
面図である。
【図7】従来におけるMCTの第2の耐圧構造を示す断
面図である。
【符号の説明】
11…N- 半導体基板、12…Pベ−ス領域、13…P
ソ−ス領域 14…Nエミッタ領域、15…N+バッファ層、16…
+裏面エミッタ層 17…ゲ−ト酸化膜、18…ゲ
−ト電極、19…酸化膜、20…カソ−ド電極 21…
アノ−ド電極、22…P型終端領域、23…酸化膜、2
4…ベベル 25…絶縁層、26…補助P型セル領
域、27…P裏面エミッタ層

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 一導電型の半導体基板に形成された少な
    くとも2つ以上のMOSゲ−ト駆動型サイリスタセルを
    有するメインセル領域と、上記半導体基板に形成され上
    記メインセル領域を取り囲むメインセル周辺領域とから
    なり、 上記メインセル周辺領域は、上記半導体基板に形成され
    た反対導電型の第1半導体領域と、上記第1半導体領域
    に上記半導体基板の内部に至りかつ傾斜角を有する溝部
    と、上記溝部を埋め込む絶縁層とを有することを特徴と
    する半導体装置。
  2. 【請求項2】 上記各セルは、上記半導体基板の表面に
    形成された反対導電型の第2半導体領域及び第3半導体
    領域と、上記第2半導体領域に形成された一導電型の第
    4半導体領域と、第2半導体領域と第3半導体領域とに
    挟まれた上記半導体基板の露出する領域上に形成された
    ゲ−ト酸化膜と、上記ゲ−ト酸化膜上に形成されたゲ−
    ト電極と、上記ゲ−ト電極を被覆する酸化膜と、上記第
    3半導体領域と上記4半導体領域とを電気的に接続する
    第1導電層と、上記半導体基板の裏面に形成された反対
    導電型の第5半導体領域と、上記第5半導体領域上に形
    成された第2導電層とからなることを特徴とする請求項
    1記載の半導体装置。
  3. 【請求項3】 上記第1半導体領域は、上記第2及び第
    3半導体領域よりも深く形成されていることを特徴とす
    る請求項2記載の半導体装置。
  4. 【請求項4】 上記第1半導体領域は、上記第2半導体
    領域または上記3半導体領域の周囲にかつ上記半導体基
    板に設けられた反対導電型の第6半導体領域と、少なく
    とも一部が重なることを特徴とする請求項2記載の半導
    体装置。
  5. 【請求項5】 上記絶縁層は、ガラス若しくはシリコン
    樹脂若しくはポリイミド樹脂からなることを特徴とする
    請求項1記載の半導体装置。
  6. 【請求項6】 上記メインセル周辺領域は、上記第1半
    導体領域と、上記第1半導体領域の側面及び上記半導体
    基板の側面とを露出させ傾斜角を有する断面と、上記断
    面を被覆する上記絶縁層とを有することを特徴とする請
    求項1記載の半導体装置。
  7. 【請求項7】 上記断面は、Σ形状であることを特徴と
    する請求項6記載の半導体装置。
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