JPH07106550A - 半導体装置 - Google Patents
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- JPH07106550A JPH07106550A JP24906093A JP24906093A JPH07106550A JP H07106550 A JPH07106550 A JP H07106550A JP 24906093 A JP24906093 A JP 24906093A JP 24906093 A JP24906093 A JP 24906093A JP H07106550 A JPH07106550 A JP H07106550A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Abstract
(57)【要約】
【目的】 高耐圧化及び高電圧印加時の信頼性の向上を
図ると共に、チップ面積を増大させることないＭＯＳゲ
−ト駆動型サイリスタ（ＭＣＴ）を提供する。 【構成】 ＭＣＴは多数のセルを有するメインセル領域
と、そのメインセルを取り囲むメインセル周辺領域であ
って、メインセルの端部（Ｐソ−ス領域１３ａ）から距
離Ｌを有しＰベ−ス領域１２及びＰソ−ス領域１３より
も深く拡散形成されたＰ型終端領域２２と、Ｐ型終端領
域２２の例えば中間付近にＰ型終端領域２２を貫通しか
つＮ-半導体基板１１に至るように形成されたベベル２
４と、該ベベル２４の内部に埋め込まれた絶縁層２５と
からなる。
図ると共に、チップ面積を増大させることないＭＯＳゲ
−ト駆動型サイリスタ（ＭＣＴ）を提供する。 【構成】 ＭＣＴは多数のセルを有するメインセル領域
と、そのメインセルを取り囲むメインセル周辺領域であ
って、メインセルの端部（Ｐソ−ス領域１３ａ）から距
離Ｌを有しＰベ−ス領域１２及びＰソ−ス領域１３より
も深く拡散形成されたＰ型終端領域２２と、Ｐ型終端領
域２２の例えば中間付近にＰ型終端領域２２を貫通しか
つＮ-半導体基板１１に至るように形成されたベベル２
４と、該ベベル２４の内部に埋め込まれた絶縁層２５と
からなる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳゲ−ト駆動型サイ
リスタの耐圧構造に関するものである。
リスタの耐圧構造に関するものである。
【０００２】
【従来の技術】サイリスタの一つとしてＭＯＳゲ−ト駆
動型サイリスタ（ＭＣＴ：Mos Con-trolled Thyristor
）が知られており、ＭＣＴはＭＯＳゲ−ト制御型の自
己消孤型素子として広い応用分野を目指して高耐圧化の
方向で開発が進めらている。
動型サイリスタ（ＭＣＴ：Mos Con-trolled Thyristor
）が知られており、ＭＣＴはＭＯＳゲ−ト制御型の自
己消孤型素子として広い応用分野を目指して高耐圧化の
方向で開発が進めらている。
【０００３】以下、ＭＣＴのメインセル構造を図５を参
照して説明する。ＭＣＴはＮ-半導体基板１０１と、Ｎ-
半導体基板１０１表面に不純物を拡散してＰベ−ス領域
１０２及びＰソ−ス領域１０３を形成する。Ｐベ−ス領
域１０２にＮエミッタ領域１０４を不純物を拡散して形
成する。さらにＮ-半導体基板１０１の裏面には順次積
層成長させてＮ+バッファ層１０５及びＰ+裏面エミッタ
層１０６を形成する。Ｐベ−ス領域１０２及びＰソ−ス
領域１０３上にゲ−ト酸化膜１０７を形成し、このゲ−
ト酸化膜１０７上にはゲ−ト電極１０８を形成する。ゲ
−ト電極１０８を被覆する酸化膜１０９を形成し、Ｐソ
−ス領域１０３とＮエミッタ領域１０４とに電気的に接
続するカソ−ド電極１１０を形成する。さらに、Ｐ+裏
面エミッタ層１０６にアノ−ド電極１１１を形成する。
照して説明する。ＭＣＴはＮ-半導体基板１０１と、Ｎ-
半導体基板１０１表面に不純物を拡散してＰベ−ス領域
１０２及びＰソ−ス領域１０３を形成する。Ｐベ−ス領
域１０２にＮエミッタ領域１０４を不純物を拡散して形
成する。さらにＮ-半導体基板１０１の裏面には順次積
層成長させてＮ+バッファ層１０５及びＰ+裏面エミッタ
層１０６を形成する。Ｐベ−ス領域１０２及びＰソ−ス
領域１０３上にゲ−ト酸化膜１０７を形成し、このゲ−
ト酸化膜１０７上にはゲ−ト電極１０８を形成する。ゲ
−ト電極１０８を被覆する酸化膜１０９を形成し、Ｐソ
−ス領域１０３とＮエミッタ領域１０４とに電気的に接
続するカソ−ド電極１１０を形成する。さらに、Ｐ+裏
面エミッタ層１０６にアノ−ド電極１１１を形成する。
【０００４】このように、ＭＣＴは、Ｐベ−ス領域１０
２とＰソ−ス領域１０３とゲ−ト電極１０８とからなる
ＰチャネルＭＯＳＦＥＴと、Ｎ-半導体基板１０１とＮ
エミッタ領域１０４とゲ−ト電極１０８とからなるＮチ
ャネルＭＯＳＦＥＴとを有している。
２とＰソ−ス領域１０３とゲ−ト電極１０８とからなる
ＰチャネルＭＯＳＦＥＴと、Ｎ-半導体基板１０１とＮ
エミッタ領域１０４とゲ−ト電極１０８とからなるＮチ
ャネルＭＯＳＦＥＴとを有している。
【０００５】次に、ＭＣＴの動作原理（タ−ンオン、タ
−ンオフ）について説明する。まずタ−ンオン動作につ
いて説明する。アノ−ド電極１１１が正、カソ−ド電極
１１０が負にバイアスした状態で、ゲ−ト電極１０８に
正の電圧を印加し、Ｎ-半導体基板１０１、Ｐベ−ス領
域１０２及びＮエミッタ領域１０４で構成されるＮチャ
ネルＭＯＳＦＥＴを動作させてＮエミッタ領域１０４か
らＮ-半導体基板１０１へ電子を注入する。Ｎ-半導体基
板１０１への電子の注入により、Ｐ裏面エミッタ層１０
６よりＮ-半導体基板１０１へ正孔が注入され伝導度変
調を起こすことにより、素子がタ−ンオフし主電流が流
れることになる。
−ンオフ）について説明する。まずタ−ンオン動作につ
いて説明する。アノ−ド電極１１１が正、カソ−ド電極
１１０が負にバイアスした状態で、ゲ−ト電極１０８に
正の電圧を印加し、Ｎ-半導体基板１０１、Ｐベ−ス領
域１０２及びＮエミッタ領域１０４で構成されるＮチャ
ネルＭＯＳＦＥＴを動作させてＮエミッタ領域１０４か
らＮ-半導体基板１０１へ電子を注入する。Ｎ-半導体基
板１０１への電子の注入により、Ｐ裏面エミッタ層１０
６よりＮ-半導体基板１０１へ正孔が注入され伝導度変
調を起こすことにより、素子がタ−ンオフし主電流が流
れることになる。
【０００６】次に、タ−ンオフ動作について説明する。
アノ−ド電極１１１が正、カソ−ド電極１１０が負にバ
イアスされ、主電流が流れている状態でゲ−ト電極１０
８に負バイアスし、Ｎ-半導体基板１０１、Ｐベ−ス領
域１０２及びＰソ−ス領域１０３で構成されるＰチャネ
ルＭＯＳＦＥＴを動作させる。これにより、Ｐベ−ス領
域１０２、Ｐソ−ス領域１０３とカソ−ド電極１１０が
短絡し、主電流中の正孔がこの経路より排出されること
になる。主電流の正孔が排出されることによりＮエミッ
タ領域１０４からの電子の注入が止まり主電流が流れな
くなる。これにより、タ−ンオフ動作が完了する。ＭＣ
Ｔは、以上のようなタ−ンオン、タ−ンオフ動作を行う
ことができる自己消弧型素子である。
アノ−ド電極１１１が正、カソ−ド電極１１０が負にバ
イアスされ、主電流が流れている状態でゲ−ト電極１０
８に負バイアスし、Ｎ-半導体基板１０１、Ｐベ−ス領
域１０２及びＰソ−ス領域１０３で構成されるＰチャネ
ルＭＯＳＦＥＴを動作させる。これにより、Ｐベ−ス領
域１０２、Ｐソ−ス領域１０３とカソ−ド電極１１０が
短絡し、主電流中の正孔がこの経路より排出されること
になる。主電流の正孔が排出されることによりＮエミッ
タ領域１０４からの電子の注入が止まり主電流が流れな
くなる。これにより、タ−ンオフ動作が完了する。ＭＣ
Ｔは、以上のようなタ−ンオン、タ−ンオフ動作を行う
ことができる自己消弧型素子である。
【０００７】このようなＭＣＴは高耐圧化を図るため、
以下に示す２つの耐圧構造が提案されている。先ず、第
１の耐圧構造を図６を参照して説明する。この構造は、
高耐圧化をはかるためのガ−ドリング構造である。複数
のＰガ−ドリング領域１１２を、Ｎ-半導体基板１０１
のメインセルの周辺部分にＰベ−ス領域１０２とＰソ−
ス領域１０３よりも深く形成する。また、浅いチャネル
ストッパ領域１１３を、Ｐガ−ドリング領域１１２の周
囲のＮ-半導体基板１０１に形成する。アノ−ド電極１
１１に正電圧、カソ−ド電極１１０に負電圧が印加され
た場合、Ｐベ−ス領域１０２、Ｐソ−ス領域１０３及び
Ｐガ−ドリング領域１１２とＮ-半導体基板ベ−ス１０
１との間が逆バイアスされた状態になる。それにより、
Ｎ-半導体基板１０１側に空乏層（点線で図示）が広が
り、更に印加電圧を高くするとアバランシェブレイクダ
ウンが生じる。ここで、チャネルストッパ領域１１３
は、空乏層が広がり過ぎてＮ-半導体基板１０１の表面
にチャネルが発生するのを阻止している。
以下に示す２つの耐圧構造が提案されている。先ず、第
１の耐圧構造を図６を参照して説明する。この構造は、
高耐圧化をはかるためのガ−ドリング構造である。複数
のＰガ−ドリング領域１１２を、Ｎ-半導体基板１０１
のメインセルの周辺部分にＰベ−ス領域１０２とＰソ−
ス領域１０３よりも深く形成する。また、浅いチャネル
ストッパ領域１１３を、Ｐガ−ドリング領域１１２の周
囲のＮ-半導体基板１０１に形成する。アノ−ド電極１
１１に正電圧、カソ−ド電極１１０に負電圧が印加され
た場合、Ｐベ−ス領域１０２、Ｐソ−ス領域１０３及び
Ｐガ−ドリング領域１１２とＮ-半導体基板ベ−ス１０
１との間が逆バイアスされた状態になる。それにより、
Ｎ-半導体基板１０１側に空乏層（点線で図示）が広が
り、更に印加電圧を高くするとアバランシェブレイクダ
ウンが生じる。ここで、チャネルストッパ領域１１３
は、空乏層が広がり過ぎてＮ-半導体基板１０１の表面
にチャネルが発生するのを阻止している。
【０００８】このように、アノ−ド電極１１１に正電
圧、カソ−ド電極１１０に負電圧を印加すると、電圧は
メインセル領域からガ−ドリング領域に広がり、主電圧
の耐量はガ−ドリング領域の耐圧により決定される。即
ち、耐圧は最外周に位置するＰガ−ドリング領域１１２
ａ付近の空乏層のコ−ナ−部分の曲率と、Ｎ-半導体基
板１０１と酸化膜１１４との界面の電界の耐量とにより
決定される。なぜなら、空乏層が高電圧で広がると上記
コ−ナ−部分では広がりにくく、上記コ−ナ−部部に電
界が集中されブレイクダウンを起こすことと、空乏層端
の酸化膜１１４にも高電界がかかり、酸化膜１１４中に
存在する微量の電荷の影響によりＮ-半導体基板１０１
表面にてブレイクダウンを起こすためである。
圧、カソ−ド電極１１０に負電圧を印加すると、電圧は
メインセル領域からガ−ドリング領域に広がり、主電圧
の耐量はガ−ドリング領域の耐圧により決定される。即
ち、耐圧は最外周に位置するＰガ−ドリング領域１１２
ａ付近の空乏層のコ−ナ−部分の曲率と、Ｎ-半導体基
板１０１と酸化膜１１４との界面の電界の耐量とにより
決定される。なぜなら、空乏層が高電圧で広がると上記
コ−ナ−部分では広がりにくく、上記コ−ナ−部部に電
界が集中されブレイクダウンを起こすことと、空乏層端
の酸化膜１１４にも高電界がかかり、酸化膜１１４中に
存在する微量の電荷の影響によりＮ-半導体基板１０１
表面にてブレイクダウンを起こすためである。
【０００９】仮に、高耐圧を得られるようにＰガ−ドリ
ング領域１１２を多重化して横方向へ空乏層を広げた
り、空乏層のコ−ナ−の曲率を緩和するようにＰガ−ド
リング領域１１２を深く拡散したとしても、Ｎ-半導体
基板１０１と酸化膜１１４の界面に存在する微量の電荷
を減らすことは難しく、Ｎ-半導体基板１０１表面での
ブレイクダウンを抑制することは困難である。また、Ｐ
ガ−ドリング領域１１２の多重化や深く拡散形成するこ
とは、チップ面積の増大につながる。その上、連続通電
状態では酸化膜１１４中に残存する電荷の移動の影響を
受けやすく、ブレイクダウンしやすく信頼性が問題とな
る。
ング領域１１２を多重化して横方向へ空乏層を広げた
り、空乏層のコ−ナ−の曲率を緩和するようにＰガ−ド
リング領域１１２を深く拡散したとしても、Ｎ-半導体
基板１０１と酸化膜１１４の界面に存在する微量の電荷
を減らすことは難しく、Ｎ-半導体基板１０１表面での
ブレイクダウンを抑制することは困難である。また、Ｐ
ガ−ドリング領域１１２の多重化や深く拡散形成するこ
とは、チップ面積の増大につながる。その上、連続通電
状態では酸化膜１１４中に残存する電荷の移動の影響を
受けやすく、ブレイクダウンしやすく信頼性が問題とな
る。
【００１０】次に、第２の耐圧構造を図７を参照して説
明する。この構造は、終端部耐圧構造に従来のベベル構
造を用い、高耐圧をえるようにした構造である。メイン
セルの終端部分に隣接するように、Ｎ-半導体基板１０
１表面から内部にベベル１１７を形成し、該ベベル１１
７に絶縁層１１８を埋め込む。アノ−ド電極１１１に正
電圧、カソ−ド電極１１０に負電圧を印加すると、Ｐベ
−ス領域１０２、Ｐソ−ス領域１０３とＮ-半導体基板
１０１との間が逆バイアスされ、Ｎ-半導体基板１０１
側に空乏層（点線で図示）が広がる。空乏層は、Ｐベ−
ス領域１０２及びＰソ−ス領域１０３直下では平面的に
広がり、ベベル近傍ではＮ-半導体基板１０１側へ湾曲
して広がる。更に印加電圧を高くすると、空乏層は更に
湾曲してベベル部分に電界が集中して所定の電圧でブレ
イクダウンを起こす。
明する。この構造は、終端部耐圧構造に従来のベベル構
造を用い、高耐圧をえるようにした構造である。メイン
セルの終端部分に隣接するように、Ｎ-半導体基板１０
１表面から内部にベベル１１７を形成し、該ベベル１１
７に絶縁層１１８を埋め込む。アノ−ド電極１１１に正
電圧、カソ−ド電極１１０に負電圧を印加すると、Ｐベ
−ス領域１０２、Ｐソ−ス領域１０３とＮ-半導体基板
１０１との間が逆バイアスされ、Ｎ-半導体基板１０１
側に空乏層（点線で図示）が広がる。空乏層は、Ｐベ−
ス領域１０２及びＰソ−ス領域１０３直下では平面的に
広がり、ベベル近傍ではＮ-半導体基板１０１側へ湾曲
して広がる。更に印加電圧を高くすると、空乏層は更に
湾曲してベベル部分に電界が集中して所定の電圧でブレ
イクダウンを起こす。
【００１１】ところで、ベベル１１７はメインセル形成
後に、次のように形成される。始めに機械的に溝を２０
μｍの幅に削り、その際出来た破砕層を化学エッチング
により除去するため、更に幅３０μｍエッチングにより
削られ、最終的に５０μｍ程度の幅のベベルを形成す
る。
後に、次のように形成される。始めに機械的に溝を２０
μｍの幅に削り、その際出来た破砕層を化学エッチング
により除去するため、更に幅３０μｍエッチングにより
削られ、最終的に５０μｍ程度の幅のベベルを形成す
る。
【００１２】この様に形成されるベベル１１７を、幅５
０μｍ程度のＰソ−ス領域１０３に隣接するように形成
することは難しい。また、ベベル１１７を形成する際
に、メインセルに機械的力が加わり、ＭＯＳ構造からな
るメインセルのゲ−ト特性や耐圧特性が影響されて素子
特性を劣化させることがある。
０μｍ程度のＰソ−ス領域１０３に隣接するように形成
することは難しい。また、ベベル１１７を形成する際
に、メインセルに機械的力が加わり、ＭＯＳ構造からな
るメインセルのゲ−ト特性や耐圧特性が影響されて素子
特性を劣化させることがある。
【００１３】
【発明が解決しようとする課題】上述のように、ＭＣＴ
の耐圧構造としてガ−ドリング構造及びベベル構造を用
いている。ガ−ドリング構造では、ガ−ドリングの多重
化により耐圧をいくらか高くできても１５００Ｖ程度以
上の高耐圧化を行うことが難しく、信頼性の面で問題が
あると共に、チップ面積が耐圧を高くするに従い増大し
てしまうという問題があった。また、ベベル構造では、
ベベル形成の制御性が難しいこと、並びにベベル形成時
に機械的歪みにより素子特性が劣化するという問題があ
った。
の耐圧構造としてガ−ドリング構造及びベベル構造を用
いている。ガ−ドリング構造では、ガ−ドリングの多重
化により耐圧をいくらか高くできても１５００Ｖ程度以
上の高耐圧化を行うことが難しく、信頼性の面で問題が
あると共に、チップ面積が耐圧を高くするに従い増大し
てしまうという問題があった。また、ベベル構造では、
ベベル形成の制御性が難しいこと、並びにベベル形成時
に機械的歪みにより素子特性が劣化するという問題があ
った。
【００１４】それ故に、本発明はＭＣＴにおける高耐圧
化及び高電圧印加時の信頼性の向上を図ると共に、チッ
プ面積を増大させることないＭＯＳゲ−ト駆動型サイリ
スタを提供することを目的とする。
化及び高電圧印加時の信頼性の向上を図ると共に、チッ
プ面積を増大させることないＭＯＳゲ−ト駆動型サイリ
スタを提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明によるＭＯＳゲ−
ト駆動型サイリスタは、Ｎ型半導体基板に形成されたメ
インセル領域と、上記メインセル領域を取り囲みＮ型半
導体基板に形成されたメインセル周辺領域とからなり、
上記メインセル周辺領域は、上記Ｎ型半導体基板に形成
された上記Ｐ型半導体領域と、上記Ｐ型半導体領域に上
記Ｎ型半導体基板内部に達しかつ上記メインセル領域方
向に斜めに形成されたベベルと、上記ベベルを埋め込む
絶縁層とを有する。また、上記絶縁層としてガラス、シ
リコン樹脂またはポリイミド樹脂等を用いる。
ト駆動型サイリスタは、Ｎ型半導体基板に形成されたメ
インセル領域と、上記メインセル領域を取り囲みＮ型半
導体基板に形成されたメインセル周辺領域とからなり、
上記メインセル周辺領域は、上記Ｎ型半導体基板に形成
された上記Ｐ型半導体領域と、上記Ｐ型半導体領域に上
記Ｎ型半導体基板内部に達しかつ上記メインセル領域方
向に斜めに形成されたベベルと、上記ベベルを埋め込む
絶縁層とを有する。また、上記絶縁層としてガラス、シ
リコン樹脂またはポリイミド樹脂等を用いる。
【００１６】
【作用】上記ＭＯＳゲ−ト駆動型サイリスタによれば、
耐圧は上記ベベル部分により決定される。それにより、
上記Ｎ型半導体基板上の酸化膜の影響を受けることがな
く、またガ−ドリングの多重化をすることもない。従っ
て、高信頼性化及び高耐圧化を図ることができると共
に、チップ面積の増大を防止することができる。また、
ベベル形成時に生じる機械的歪みはメインセルに影響し
ないため、耐圧部分の最適設計が容易となる。
耐圧は上記ベベル部分により決定される。それにより、
上記Ｎ型半導体基板上の酸化膜の影響を受けることがな
く、またガ−ドリングの多重化をすることもない。従っ
て、高信頼性化及び高耐圧化を図ることができると共
に、チップ面積の増大を防止することができる。また、
ベベル形成時に生じる機械的歪みはメインセルに影響し
ないため、耐圧部分の最適設計が容易となる。
【００１７】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。本発明による第１の実施例を図１により説明す
る。同図は、ＭＣＴのメインセル領域とその周辺領域と
を示す断面図である。メインセル領域には複数のセルが
設けられており、そのセルの構造を簡単に説明する。Ｎ
- 半導体基板１１の表面、即ち第１の主面に、不純物を
拡散してＰベ−ス領域１２とＰソ−ス領域１３を形成
し、Ｐベ−ス領域１２には、更にＮエミッタ領域１４を
形成する。このＮ-半導体基板１１の裏面、即ち第２の
主面には、Ｎ+バッファ層１５及びＰ+裏面エミッタ層１
６を順次積層成長する。このＰ+裏面エミッタ層１６上
にアノ−ド電極２１を形成する。一方、第１の主面側で
はＮ-半導体基板１１、Ｐベ−ス領域１２、Ｐソ−ス領
域１３及びＮエミッタ領域１４を被覆するように、ゲ−
ト酸化膜１７が形成される。このゲ−ト酸化膜１７上に
は、例えばポリシリコン等からなるゲ−ト電極１８を形
成する。このゲ−ト電極１８を被覆するように酸化膜１
９が形成される。そして、このゲ−ト酸化膜１７、ゲ−
ト電極１８及び酸化膜１９を部分的に開孔した部分のＮ
エミッタ領域１４、Ｐソ−ス領域１３上にカソ−ド電極
２０を形成する。上記１つのセルは、Ｐベ−ス領域１２
とＰソ−ス領域１３とゲ−ト電極１８とからなるＰチャ
ネルＭＯＳＦＥＴと、Ｎ-半導体基板１１とＮエミッタ
領域１４とゲ−ト電極１８とからなるＮチャネルＭＯＳ
ＦＥＴとを構成する。
明する。本発明による第１の実施例を図１により説明す
る。同図は、ＭＣＴのメインセル領域とその周辺領域と
を示す断面図である。メインセル領域には複数のセルが
設けられており、そのセルの構造を簡単に説明する。Ｎ
- 半導体基板１１の表面、即ち第１の主面に、不純物を
拡散してＰベ−ス領域１２とＰソ−ス領域１３を形成
し、Ｐベ−ス領域１２には、更にＮエミッタ領域１４を
形成する。このＮ-半導体基板１１の裏面、即ち第２の
主面には、Ｎ+バッファ層１５及びＰ+裏面エミッタ層１
６を順次積層成長する。このＰ+裏面エミッタ層１６上
にアノ−ド電極２１を形成する。一方、第１の主面側で
はＮ-半導体基板１１、Ｐベ−ス領域１２、Ｐソ−ス領
域１３及びＮエミッタ領域１４を被覆するように、ゲ−
ト酸化膜１７が形成される。このゲ−ト酸化膜１７上に
は、例えばポリシリコン等からなるゲ−ト電極１８を形
成する。このゲ−ト電極１８を被覆するように酸化膜１
９が形成される。そして、このゲ−ト酸化膜１７、ゲ−
ト電極１８及び酸化膜１９を部分的に開孔した部分のＮ
エミッタ領域１４、Ｐソ−ス領域１３上にカソ−ド電極
２０を形成する。上記１つのセルは、Ｐベ−ス領域１２
とＰソ−ス領域１３とゲ−ト電極１８とからなるＰチャ
ネルＭＯＳＦＥＴと、Ｎ-半導体基板１１とＮエミッタ
領域１４とゲ−ト電極１８とからなるＮチャネルＭＯＳ
ＦＥＴとを構成する。
【００１８】また、メインセル周辺領域は次のように形
成されている。Ｎ-半導体基板１１の裏面、即ち第２の
主面には、メインセル領域と同様に、Ｎ+バッファ層１
５、Ｐ+裏面エミッタ層１６、アノ−ド電極２１が順次
形成される。一方、Ｎ-半導体基板１１の表面、即ち第
１の主面にＰ型終端領域２２が形成される。このＰ型終
端領域２２は、メインセルの端部、即ちＰソ−ス領域１
３ａと距離Ｌ（詳細を後述）を隔てたところに、Ｐベ−
ス領域１２及びＰソ−ス領域１３より深く拡散形成され
る。更に、Ｐ型終端領域２２とＰソ−ス領域１３ａの間
のＮ-半導体基板１１上及びＰ型終端領域２２上に酸化
膜２３を形成する。このＰ型終端領域２２の例えば中間
付近にＰ型終端領域２２を貫通し、かつＮ-半導体基板
１１に至るようなベベル２４を形成する。このベベル２
４は正ベベルであり、酸化膜２３の一部を開口して、機
械的に削った後にエッチングを施して形成される。ベベ
ル２４の内部は、絶縁層２５が埋め込まれている。ま
た、カソ−ド電極２０は、Ｐ型終端領域２２上（ベベル
２４より、メインセル領域側）に酸化膜２３を介して形
成される。
成されている。Ｎ-半導体基板１１の裏面、即ち第２の
主面には、メインセル領域と同様に、Ｎ+バッファ層１
５、Ｐ+裏面エミッタ層１６、アノ−ド電極２１が順次
形成される。一方、Ｎ-半導体基板１１の表面、即ち第
１の主面にＰ型終端領域２２が形成される。このＰ型終
端領域２２は、メインセルの端部、即ちＰソ−ス領域１
３ａと距離Ｌ（詳細を後述）を隔てたところに、Ｐベ−
ス領域１２及びＰソ−ス領域１３より深く拡散形成され
る。更に、Ｐ型終端領域２２とＰソ−ス領域１３ａの間
のＮ-半導体基板１１上及びＰ型終端領域２２上に酸化
膜２３を形成する。このＰ型終端領域２２の例えば中間
付近にＰ型終端領域２２を貫通し、かつＮ-半導体基板
１１に至るようなベベル２４を形成する。このベベル２
４は正ベベルであり、酸化膜２３の一部を開口して、機
械的に削った後にエッチングを施して形成される。ベベ
ル２４の内部は、絶縁層２５が埋め込まれている。ま
た、カソ−ド電極２０は、Ｐ型終端領域２２上（ベベル
２４より、メインセル領域側）に酸化膜２３を介して形
成される。
【００１９】次に、動作を説明する。アノ−ド電極２１
に正電圧、カソ−ド電極２０に負電圧を印加すると、Ｐ
ベ−ス領域１２、Ｐソ−ス領域１３及びＰ型終端領域２
２からＮ- 半導体基板１１側に空乏層（点線で図示）３
０ａが広がる。空乏層３０ａはＰベ−ス領域１２、Ｐソ
−ス領域１３及びＰ型終端領域２２において平面的に広
がり、ベベル２４近傍でＮ- 半導体基板１１側へ湾曲す
る。更に印加電圧を高くすると、空乏層３０ａは更にＮ
- 半導体基板１１側へ広がると共に、ベベル２４近傍で
は更に湾曲して所定の電圧でブレイクダウンを起こす。
に正電圧、カソ−ド電極２０に負電圧を印加すると、Ｐ
ベ−ス領域１２、Ｐソ−ス領域１３及びＰ型終端領域２
２からＮ- 半導体基板１１側に空乏層（点線で図示）３
０ａが広がる。空乏層３０ａはＰベ−ス領域１２、Ｐソ
−ス領域１３及びＰ型終端領域２２において平面的に広
がり、ベベル２４近傍でＮ- 半導体基板１１側へ湾曲す
る。更に印加電圧を高くすると、空乏層３０ａは更にＮ
- 半導体基板１１側へ広がると共に、ベベル２４近傍で
は更に湾曲して所定の電圧でブレイクダウンを起こす。
【００２０】このような耐圧構造であると、空乏層３０
ａは平面的に広がるため高耐圧化が図りやすく、更に印
加電圧が高くなると、空乏層３０ａは縦方向に広がる。
それゆえに、耐圧は電界が集中されるベベル２４、つま
りベベル２４に埋め込まれた絶縁層２５の絶縁耐量によ
り決定される。
ａは平面的に広がるため高耐圧化が図りやすく、更に印
加電圧が高くなると、空乏層３０ａは縦方向に広がる。
それゆえに、耐圧は電界が集中されるベベル２４、つま
りベベル２４に埋め込まれた絶縁層２５の絶縁耐量によ
り決定される。
【００２１】また、Ｐ型終端領域２２はチップ終端部の
広い領域に形成されており、ベベル２４はその中に形成
されメインセル領域とは離れて形成される。従って、ベ
ベル形成時の機械的歪みがメインセル領域へ影響するこ
とも抑制でき、素子特性を劣化させることもなくなる。
広い領域に形成されており、ベベル２４はその中に形成
されメインセル領域とは離れて形成される。従って、ベ
ベル形成時の機械的歪みがメインセル領域へ影響するこ
とも抑制でき、素子特性を劣化させることもなくなる。
【００２２】尚、絶縁層２５は、絶縁耐量の高いガラ
ス、シリコン樹脂、ポリイミド樹脂等の絶縁材を用いて
形成されている。更に高耐圧化を図るには、Ｎ-型半導
体基板１１の比抵抗を上げたり、Ｎ-型半導体基板１１
の領域を広く（厚く）したり、ベベル２４の角度を最適
な角度にすることにより可能である。
ス、シリコン樹脂、ポリイミド樹脂等の絶縁材を用いて
形成されている。更に高耐圧化を図るには、Ｎ-型半導
体基板１１の比抵抗を上げたり、Ｎ-型半導体基板１１
の領域を広く（厚く）したり、ベベル２４の角度を最適
な角度にすることにより可能である。
【００２３】ここで、上述の距離Ｌに関して説明する。
Ｐベ−ス領域１２及びＰソ−ズ領域１３とＰ型終端領域
２２とは拡散深さが異なり別々の拡散工程により形成さ
れている。そのため、その間隔を適性な距離に制御する
必要がある。例えば、距離Ｌが長すぎると、空乏層（一
点鎖線で図示）３０ｂがＰ型終端領域２２まで到達せ
ず、Ｐソ−ズ領域１３ａとＰ型終端領域２２との間でブ
レイクダウンを起こし、耐圧が低くなってしまう。それ
ゆえ、距離Ｌは空乏層（点線で図示）３０ａがＰ型終端
領域２２へ達するような距離に設定される。
Ｐベ−ス領域１２及びＰソ−ズ領域１３とＰ型終端領域
２２とは拡散深さが異なり別々の拡散工程により形成さ
れている。そのため、その間隔を適性な距離に制御する
必要がある。例えば、距離Ｌが長すぎると、空乏層（一
点鎖線で図示）３０ｂがＰ型終端領域２２まで到達せ
ず、Ｐソ−ズ領域１３ａとＰ型終端領域２２との間でブ
レイクダウンを起こし、耐圧が低くなってしまう。それ
ゆえ、距離Ｌは空乏層（点線で図示）３０ａがＰ型終端
領域２２へ達するような距離に設定される。
【００２４】本発明による第２の実施例を図２より説明
する。但し、第１の実施例と異なるところのみを説明す
る。本実施例では、Ｐ型終端領域２２とメインセルのＰ
ソ−ス領域１３ａの外側に形成した補助Ｐ型セル領域２
６とを重なるように形成し、ベベル２４を第１の実施例
と同様に形成する。アノ−ド電極２１に正電圧、カソ−
ド電極２０に負電圧を印加した際の動作は第１の実施例
と同様であるため省略する。
する。但し、第１の実施例と異なるところのみを説明す
る。本実施例では、Ｐ型終端領域２２とメインセルのＰ
ソ−ス領域１３ａの外側に形成した補助Ｐ型セル領域２
６とを重なるように形成し、ベベル２４を第１の実施例
と同様に形成する。アノ−ド電極２１に正電圧、カソ−
ド電極２０に負電圧を印加した際の動作は第１の実施例
と同様であるため省略する。
【００２５】補助Ｐ型セル領域２６は、Ｎ-半導体基板
１１にＰベ−ス領域１２及びＰソ−ス領域１３と同時に
セルフアラインにより拡散形成される。それにより、Ｐ
ソ−ス領域１３ａと補助Ｐ型セル領域２６とは常に一定
の距離であるから、メインセルの端部（Ｐソ−ス領域１
３ａ）とＰ型終端領域２２との間隔を製造誤差、設計誤
差が生じても常に一定の距離を保つことができる。補助
Ｐ型セル領域２６とＰ型終端領域２２とが重なることに
より、空乏層（点線で図示）３０は確実にＰ型終端領域
２２まで広がる。
１１にＰベ−ス領域１２及びＰソ−ス領域１３と同時に
セルフアラインにより拡散形成される。それにより、Ｐ
ソ−ス領域１３ａと補助Ｐ型セル領域２６とは常に一定
の距離であるから、メインセルの端部（Ｐソ−ス領域１
３ａ）とＰ型終端領域２２との間隔を製造誤差、設計誤
差が生じても常に一定の距離を保つことができる。補助
Ｐ型セル領域２６とＰ型終端領域２２とが重なることに
より、空乏層（点線で図示）３０は確実にＰ型終端領域
２２まで広がる。
【００２６】本発明による第３の実施例を図３より説明
する。但し、第１及び第２の実施例と異なるところのみ
を説明する。本実施例では、ベベル２４をＰ型終端領域
２２表面からＰ+ 裏面エミッタ層１６の裏面まで貫通す
るように形成し、ベベル２４上に絶縁層２５を形成す
る。つまり、基板側面は斜めに切断され、その切断面を
絶縁層２５により被覆する。ベベル２４はＰ型終端領域
２２とＮ-半導体基板１１に対し正ベベルとなってい
る。アノ−ド電極２１に正電圧、カソ−ド電極２０に負
電圧を印加した際の動作は第１の実施例と同様であるた
め省略する。
する。但し、第１及び第２の実施例と異なるところのみ
を説明する。本実施例では、ベベル２４をＰ型終端領域
２２表面からＰ+ 裏面エミッタ層１６の裏面まで貫通す
るように形成し、ベベル２４上に絶縁層２５を形成す
る。つまり、基板側面は斜めに切断され、その切断面を
絶縁層２５により被覆する。ベベル２４はＰ型終端領域
２２とＮ-半導体基板１１に対し正ベベルとなってい
る。アノ−ド電極２１に正電圧、カソ−ド電極２０に負
電圧を印加した際の動作は第１の実施例と同様であるた
め省略する。
【００２７】本発明による第４の実施例を図４より説明
する。但し、第１乃至第３の実施例と異なるところのみ
を説明する。本実施例では、基板の表面及び裏面の両面
からからΣ形状の断面となるようにベベル２４を形成
し、ベベル２４上を絶縁層２５により被覆する。ベベル
２４は、Ｐ型終端領域２２とＮ-半導体基板１１に対し
正ベベルであり、Ｐ裏面エミッタ領域２７とＮ-半導体
基板１１に対し正ベベルである。尚、本実施例では、Ｎ
- 半導体基板１１の裏面にＰ裏面エミッタ層２７を形成
し、その裏面にアノ−ド電極２１を形成している。
する。但し、第１乃至第３の実施例と異なるところのみ
を説明する。本実施例では、基板の表面及び裏面の両面
からからΣ形状の断面となるようにベベル２４を形成
し、ベベル２４上を絶縁層２５により被覆する。ベベル
２４は、Ｐ型終端領域２２とＮ-半導体基板１１に対し
正ベベルであり、Ｐ裏面エミッタ領域２７とＮ-半導体
基板１１に対し正ベベルである。尚、本実施例では、Ｎ
- 半導体基板１１の裏面にＰ裏面エミッタ層２７を形成
し、その裏面にアノ−ド電極２１を形成している。
【００２８】次に、動作を説明する。アノ−ド電極２１
に正電圧、カソ−ド電極２０に負電圧を印加すると、空
乏層（点線で図示）３０ａは、Ｐベ−ス領域１２、Ｐソ
−ス領域１３、補助Ｐ型セル領域２６及びＰ型終端領域
２２からＮ- 半導体基板１１の裏面方向に広がる。空乏
層３０ａはＰベ−ス領域１２、Ｐソ−ス領域１３、補助
Ｐ型セル領域２６及びＰ型終端領域２２の底部では平面
的に広がり、ベベル２４近傍ではＮ- 半導体基板の裏面
側へ湾曲する。更に印加電圧が高くなると、空乏層３０
ａはベベル２４近傍にて更に湾曲して所定の電圧でブレ
イクダウンを起こす。
に正電圧、カソ−ド電極２０に負電圧を印加すると、空
乏層（点線で図示）３０ａは、Ｐベ−ス領域１２、Ｐソ
−ス領域１３、補助Ｐ型セル領域２６及びＰ型終端領域
２２からＮ- 半導体基板１１の裏面方向に広がる。空乏
層３０ａはＰベ−ス領域１２、Ｐソ−ス領域１３、補助
Ｐ型セル領域２６及びＰ型終端領域２２の底部では平面
的に広がり、ベベル２４近傍ではＮ- 半導体基板の裏面
側へ湾曲する。更に印加電圧が高くなると、空乏層３０
ａはベベル２４近傍にて更に湾曲して所定の電圧でブレ
イクダウンを起こす。
【００２９】また、アノ−ド電極２１に負電圧、カソ−
ド電極２０に正電圧を印加すると、空乏層（一点鎖線で
図示）３０ｂは、Ｐ裏面エミッタ層２７からＮ- 半導体
基板１１の表面方向に広がる。空乏層３０ｂはＰ裏面エ
ミッタ層２７の上側では平面的に広がり、ベベル２４近
傍ではＮ- 半導体基板の表面側へ湾曲する。更に印加電
圧が高くなると、空乏層３０ｂは更に湾曲して所定の電
圧でブレイクダウンを起こす。
ド電極２０に正電圧を印加すると、空乏層（一点鎖線で
図示）３０ｂは、Ｐ裏面エミッタ層２７からＮ- 半導体
基板１１の表面方向に広がる。空乏層３０ｂはＰ裏面エ
ミッタ層２７の上側では平面的に広がり、ベベル２４近
傍ではＮ- 半導体基板の表面側へ湾曲する。更に印加電
圧が高くなると、空乏層３０ｂは更に湾曲して所定の電
圧でブレイクダウンを起こす。
【００３０】このように、本実施例では、Σ形状にベベ
ルを形成することにより、アノ−ド電極に正，カソ−ド
電極に負の電圧印加と、アノ−ド電極に負，カソ−ド電
極に正の電圧印加の両方の極性に対して耐圧がある。
ルを形成することにより、アノ−ド電極に正，カソ−ド
電極に負の電圧印加と、アノ−ド電極に負，カソ−ド電
極に正の電圧印加の両方の極性に対して耐圧がある。
【００３１】尚、本発明のいずれの実施例も、Ｐ- 半導
体基板を用いたり、アノ−ドショ−ト構造にも適用でき
る。またベベルの角度を耐圧に応じて様々な角度にする
ことが可能であることはいうまでもない。
体基板を用いたり、アノ−ドショ−ト構造にも適用でき
る。またベベルの角度を耐圧に応じて様々な角度にする
ことが可能であることはいうまでもない。
【００３２】
【発明の効果】本発明によれば、２０００Ｖ以上の高耐
圧化を図ることと共に連続通電状態であっても高信頼性
を保つことが可能であり、チップ面積を増大することも
ない。更に、メインセルはベベル形成時に生じる機械的
歪みの影響を受けることがないため、素子特性を劣化さ
せることもない。その上、ベベルを容易に設計及び製造
することができる。また、Σ形状のベベルとすることに
より両方向の電圧において高耐圧化を図れる。
圧化を図ることと共に連続通電状態であっても高信頼性
を保つことが可能であり、チップ面積を増大することも
ない。更に、メインセルはベベル形成時に生じる機械的
歪みの影響を受けることがないため、素子特性を劣化さ
せることもない。その上、ベベルを容易に設計及び製造
することができる。また、Σ形状のベベルとすることに
より両方向の電圧において高耐圧化を図れる。
【図１】本発明による第１の実施例を示す断面図であ
る。
る。
【図２】本発明による第２の実施例を示す断面図であ
る。
る。
【図３】本発明による第３の実施例を示す断面図であ
る。
る。
【図４】本発明による第４の実施例を示す断面図であ
る。
る。
【図５】ＭＣＴを構成するセルの概略を示す断面図であ
る。
る。
【図６】従来におけるＭＣＴの第１の耐圧構造を示す断
面図である。
面図である。
【図７】従来におけるＭＣＴの第２の耐圧構造を示す断
面図である。
面図である。
１１…Ｎ- 半導体基板、１２…Ｐベ−ス領域、１３…Ｐ
ソ−ス領域 １４…Ｎエミッタ領域、１５…Ｎ+バッファ層、１６…
Ｐ+裏面エミッタ層 １７…ゲ−ト酸化膜、１８…ゲ
−ト電極、１９…酸化膜、２０…カソ−ド電極 ２１…
アノ−ド電極、２２…Ｐ型終端領域、２３…酸化膜、２
４…ベベル ２５…絶縁層、２６…補助Ｐ型セル領
域、２７…Ｐ裏面エミッタ層
ソ−ス領域 １４…Ｎエミッタ領域、１５…Ｎ+バッファ層、１６…
Ｐ+裏面エミッタ層 １７…ゲ−ト酸化膜、１８…ゲ
−ト電極、１９…酸化膜、２０…カソ−ド電極 ２１…
アノ−ド電極、２２…Ｐ型終端領域、２３…酸化膜、２
４…ベベル ２５…絶縁層、２６…補助Ｐ型セル領
域、２７…Ｐ裏面エミッタ層
Claims (7)
- 【請求項１】 一導電型の半導体基板に形成された少な
くとも２つ以上のＭＯＳゲ−ト駆動型サイリスタセルを
有するメインセル領域と、上記半導体基板に形成され上
記メインセル領域を取り囲むメインセル周辺領域とから
なり、 上記メインセル周辺領域は、上記半導体基板に形成され
た反対導電型の第１半導体領域と、上記第１半導体領域
に上記半導体基板の内部に至りかつ傾斜角を有する溝部
と、上記溝部を埋め込む絶縁層とを有することを特徴と
する半導体装置。 - 【請求項２】 上記各セルは、上記半導体基板の表面に
形成された反対導電型の第２半導体領域及び第３半導体
領域と、上記第２半導体領域に形成された一導電型の第
４半導体領域と、第２半導体領域と第３半導体領域とに
挟まれた上記半導体基板の露出する領域上に形成された
ゲ−ト酸化膜と、上記ゲ−ト酸化膜上に形成されたゲ−
ト電極と、上記ゲ−ト電極を被覆する酸化膜と、上記第
３半導体領域と上記４半導体領域とを電気的に接続する
第１導電層と、上記半導体基板の裏面に形成された反対
導電型の第５半導体領域と、上記第５半導体領域上に形
成された第２導電層とからなることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 上記第１半導体領域は、上記第２及び第
３半導体領域よりも深く形成されていることを特徴とす
る請求項２記載の半導体装置。 - 【請求項４】 上記第１半導体領域は、上記第２半導体
領域または上記３半導体領域の周囲にかつ上記半導体基
板に設けられた反対導電型の第６半導体領域と、少なく
とも一部が重なることを特徴とする請求項２記載の半導
体装置。 - 【請求項５】 上記絶縁層は、ガラス若しくはシリコン
樹脂若しくはポリイミド樹脂からなることを特徴とする
請求項１記載の半導体装置。 - 【請求項６】 上記メインセル周辺領域は、上記第１半
導体領域と、上記第１半導体領域の側面及び上記半導体
基板の側面とを露出させ傾斜角を有する断面と、上記断
面を被覆する上記絶縁層とを有することを特徴とする請
求項１記載の半導体装置。 - 【請求項７】 上記断面は、Σ形状であることを特徴と
する請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24906093A JP3281141B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24906093A JP3281141B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106550A true JPH07106550A (ja) | 1995-04-21 |
| JP3281141B2 JP3281141B2 (ja) | 2002-05-13 |
Family
ID=17187416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24906093A Expired - Fee Related JP3281141B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3281141B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000030177A1 (de) * | 1998-11-18 | 2000-05-25 | Infineon Technologies Ag | Halbleiterbauelement mit dielektrischen oder halbisolierenden abschirmstrukturen |
| JP2006303410A (ja) * | 2005-03-25 | 2006-11-02 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2011124325A (ja) * | 2009-12-09 | 2011-06-23 | Renesas Electronics Corp | 半導体装置、及びその製造方法 |
-
1993
- 1993-10-05 JP JP24906093A patent/JP3281141B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000030177A1 (de) * | 1998-11-18 | 2000-05-25 | Infineon Technologies Ag | Halbleiterbauelement mit dielektrischen oder halbisolierenden abschirmstrukturen |
| US6734520B2 (en) | 1998-11-18 | 2004-05-11 | Infineon Technologies Ag | Semiconductor component and method of producing it |
| JP2006303410A (ja) * | 2005-03-25 | 2006-11-02 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2011124325A (ja) * | 2009-12-09 | 2011-06-23 | Renesas Electronics Corp | 半導体装置、及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3281141B2 (ja) | 2002-05-13 |
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