JPH07104950B2 - Image processing circuit - Google Patents

Image processing circuit

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JPH07104950B2
JPH07104950B2 JP1100482A JP10048289A JPH07104950B2 JP H07104950 B2 JPH07104950 B2 JP H07104950B2 JP 1100482 A JP1100482 A JP 1100482A JP 10048289 A JP10048289 A JP 10048289A JP H07104950 B2 JPH07104950 B2 JP H07104950B2
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JP
Japan
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signal
image
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address
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弘幸 寺井
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NEC Corp
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像処理回路、特に、画像メモリ上に記憶され
たデジタル画像に対し、その画像の水平方向および垂直
方向の平均濃淡値をリアルタイムで求める画像処理回路
に関する。
Description: TECHNICAL FIELD The present invention relates to an image processing circuit, and in particular, to a digital image stored in an image memory, in real time, the average gray value in the horizontal and vertical directions of the image is obtained. The present invention relates to a desired image processing circuit.

〔従来の技術〕[Conventional technology]

従来の画像処理回路について図面を参照して詳細に説明
する。
A conventional image processing circuit will be described in detail with reference to the drawings.

第2図は従来の画像処理回路の一例を示すブロック図で
ある。
FIG. 2 is a block diagram showing an example of a conventional image processing circuit.

第2図に示す画像処理回路は、 (A)デジタル画像を記憶した画像メモリ回路1、 (B)前記画像データを水平方向に読み出す水平シリア
ルリード回路102、 (C)前記水平方向に読み出したデータを1行毎に順に
累積してゆく累積加算器103、 (D)前記加算データを最終的に記憶する水平画像累積
メモリ5、 (E)画像メモリ回路1内の画像データを垂直方向に読
み出す垂直シリアルリード回路105、 (F)前記垂直方向に読み出したデータを1行毎に順に
累積してゆく累積加算器106、 (G)前記加算データを最終的に記憶する垂直画像累積
メモリ10、 とを含んで構成される。
The image processing circuit shown in FIG. 2 includes (A) an image memory circuit 1 storing a digital image, (B) a horizontal serial read circuit 102 for reading the image data in the horizontal direction, and (C) data read in the horizontal direction. (D) A horizontal image accumulation memory 5 for finally storing the addition data, and (E) Vertical reading of image data in the image memory circuit 1 in the vertical direction. A serial read circuit 105, (F) a cumulative adder 106 that sequentially accumulates the data read in the vertical direction row by row, and (G) a vertical image cumulative memory 10 that finally stores the added data. It is configured to include.

画像メモリ回路1から水平シリアルリード回路102で各
画素の濃淡値を水平方向に読み出す。
The grayscale value of each pixel is read out in the horizontal direction from the image memory circuit 1 by the horizontal serial read circuit 102.

この場合、読み出し位置は、ラスタースキャン毎に変化
する。
In this case, the read position changes for each raster scan.

画素データ信号pは、水平データpとして累積加算器10
3に入り、水平画像累積メモリ5に各水平ライン毎に記
憶される。
The pixel data signal p is the horizontal data p and the cumulative adder 10
3 is entered and stored in the horizontal image accumulation memory 5 for each horizontal line.

全ラインについて、同様に行なってゆき、最終的に各水
平ラインの平均濃淡値が求められる。
The same process is repeated for all lines, and finally the average gray value of each horizontal line is obtained.

次に、画素データ信号sが垂直シリアルリード回路105
で、垂直方向に読み出され、垂直データtとして累積加
算器106で、垂直方向1ライン分が累積加算される。
Next, the pixel data signal s is transferred to the vertical serial read circuit 105.
Then, the data is read in the vertical direction, and the vertical adder 106 cumulatively adds one line in the vertical direction as vertical data t.

累積したデータは、垂直加算値uとして、垂直画像累積
メモリ10に、各垂直ライン毎に記憶される。
The accumulated data is stored as the vertical addition value u in the vertical image accumulation memory 10 for each vertical line.

全ラインについて同様に行なってゆき、最終的に各垂直
ラインの平均濃淡値が求められる。
The same process is repeated for all lines, and finally the average gray value of each vertical line is obtained.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

上述した従来の画像処理回路は、まず画像データを水平
方向に読み出し、水平方向各列の累積画像濃淡値を求
め、次に垂直方向に読み出し、垂直方向各列の累積画像
濃淡値を求めているため、各画素の濃淡データを2回ず
つ読み出す必要があり、処理に時間がかかるという欠点
があった。
The above-described conventional image processing circuit first reads the image data in the horizontal direction, obtains the cumulative image gray value of each column in the horizontal direction, then reads it in the vertical direction, and obtains the cumulative image gray value of each column in the vertical direction. Therefore, it is necessary to read the grayscale data of each pixel twice, which is disadvantageous in that the processing takes time.

〔課題を解決するための手段〕[Means for Solving the Problems]

本発明の画像処理回路は、 (A)同期信号と、画像メモリのデータの読み込み毎に
インクリメントされてゆき各垂直ラインの列に対応した
第1のアドレス信号とを発生するリード信号同期回路、 (B)前記同期信号にもとづいて、水平ラインの何番目
かを求めライン番号に対応した第2のアドレス信号と、
第1と第2のクリア信号を出力するカウンタ回路、 (C)処理を行なうデジタル画像を記憶し画素データ信
号を出力する画像メモリ回路、 (D)前記画素データ信号を前記同期信号に同期させて
水平方向に順次読み出し、濃淡値信号を出力するシリア
ルリード回路、 (E)前記濃淡値信号と累積値信号とを加算し、第1の
加算値信号を出力する第1の加算器、 (F)前記第1のクリア信号によって初期化され、前記
第1の加算値信号を一時保持し、前記累積値信号を前記
第1の加算器に向けて送出し、累積結果信号を出力する
バッファ回路、 (G)前記第2のアドレス信号で指定された各アドレス
に前記累積結果信号を記憶する水平画像累積メモリ、 (H)前記第2のクリア信号によって初期化され、前記
濃淡値信号とシフトデータ信号とを加算し、第2の加算
値信号を出力する第2の加算器、 (I)前記第2の加算値信号を一水平ライン分だけ遅延
させ、前記シフトデータ信号を前記第2の加算器に向け
て送出する、デジタル画像の水平方向の画素数と同じ段
数をもったシフトレジスタ、 (J)前記第1のアドレス信号で指定された各アドレス
に前記第2の加算値信号を記憶する垂直画像累積メモ
リ、 とを含んで構成される。
The image processing circuit of the present invention comprises: (A) a read signal synchronizing circuit which generates a synchronizing signal and a first address signal which is incremented each time data is read from the image memory and corresponds to a column of each vertical line; B) A second address signal corresponding to the line number is obtained by finding the number of the horizontal line based on the sync signal.
A counter circuit which outputs first and second clear signals; (C) an image memory circuit which stores a digital image to be processed and outputs a pixel data signal; (D) synchronizes the pixel data signal with the synchronization signal A serial read circuit that sequentially reads out in the horizontal direction and outputs a grayscale value signal, (E) A first adder that adds the grayscale value signal and the cumulative value signal, and outputs a first addition value signal, (F) A buffer circuit which is initialized by the first clear signal, temporarily holds the first addition value signal, sends the cumulative value signal toward the first adder, and outputs a cumulative result signal; G) A horizontal image accumulation memory for storing the accumulation result signal at each address designated by the second address signal, (H) The gray value signal and the shift data signal initialized by the second clear signal And a second adder for outputting a second added value signal, (I) delaying the second added value signal by one horizontal line, and transmitting the shift data signal to the second adder. A shift register having the same number of stages as the number of pixels in the horizontal direction of the digital image, which is sent to the (J) vertical image storing the second addition value signal at each address specified by the first address signal It includes a cumulative memory and.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明す
る。
Next, embodiments of the present invention will be described with reference to the drawings.

第1図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

第1図に示す画像処理回路は、 (A)同期信号bと、画像メモリのデータの読み込み毎
にインクリメントされてゆき各垂直ラインの列に対応し
た第1のアドレス信号lとを発生するリード信号同期回
路6、 (B)同期信号bにもとづいて、水平ラインの何番目か
を求めライン番号に対応した第2のアドレス信号hと、
第1と第2のクリア信号f,kを出力するカウンタ回路
7、 (C)処理を行なうデジタル画像を記憶し画素データ信
号aを出力する画像メモリ回路1、 (D)画素データ信号aを同期信号bに同期させて水平
方向に順次読み出し、濃淡値信号cを出力するシリアル
リード回路2、 (E)濃淡値信号cと累積値信号dとを加算し、第1の
加算値信号eを出力する第1の加算器3、 (F)クリア信号fによって初期化され、加算値信号e
を一時保持し、累積値信号dを加算器3に向けて送出
し、累積結果信号gを出力するバッファ回路4、 (G)アドレス信号hで指定された各アドレスに累積結
果信号gを記憶する水平画像累積メモリ5、 (H)クリア信号kによって初期化され、濃淡値信号c
とシフトデータ信号jとを加算し、第2の加算値信号i
を出力する第2の加算器8、 (I)加算値信号iを一水平ライン分だけ遅延させ、シ
フトデータ信号jを加算器8に向けて送出する、デジタ
ル画像の水平方向の画素数と同じ段数をもったシフトレ
ジスタ9、 (J)アドレス信号lで指定された各アドレスに加算値
信号iを記憶する垂直画像累積メモリ10、 とを含んで構成される。
The image processing circuit shown in FIG. 1 includes (A) a read signal that generates a synchronization signal b and a first address signal l that is incremented each time data is read from the image memory and that corresponds to a column of each vertical line. Synchronizing circuit 6, (B) Based on the synchronizing signal b, the second address signal h corresponding to the line number is obtained by finding the number of the horizontal line.
Counter circuit 7 for outputting first and second clear signals f, k, (C) Image memory circuit 1 for storing a digital image to be processed and outputting pixel data signal a, (D) Synchronizing pixel data signal a A serial read circuit 2 that sequentially reads out in the horizontal direction in synchronization with the signal b and outputs a grayscale value signal c. (E) The grayscale value signal c and the cumulative value signal d are added and a first added value signal e is output. First adder 3, which is initialized by (F) clear signal f, and adds value signal e
Buffer circuit 4 for temporarily storing the accumulated value signal d toward the adder 3 and outputting the accumulated result signal g, and (G) storing the accumulated result signal g at each address designated by the address signal h. Horizontal image accumulation memory 5, (H) Initialized by clear signal k, and gray value signal c
And the shift data signal j are added to obtain a second added value signal i
A second adder 8 for outputting (I) The added value signal i is delayed by one horizontal line, and the shift data signal j is sent to the adder 8 which is the same as the number of pixels in the horizontal direction of the digital image. A shift register 9 having a number of stages, and (J) a vertical image accumulation memory 10 for storing an added value signal i at each address designated by an address signal l.

垂直画像累積メモリ10には、デジタル画像の水平ライン
毎の累積濃淡値が記憶され、任意に下位ビットのデータ
をカットすることにより、平均水平濃淡値が求められ
る。
The vertical image cumulative memory 10 stores the cumulative gray value for each horizontal line of the digital image, and the average horizontal gray value is obtained by arbitrarily cutting the lower bit data.

最終的に、すべての画素データ信号aの読み込みが終了
すると、垂直画像累積メモリ10内の各アドレスに各垂直
ライン毎の累積濃淡値が記憶される。
Finally, when all the pixel data signals a have been read, the cumulative gray value for each vertical line is stored at each address in the vertical image cumulative memory 10.

〔発明の効果〕〔The invention's effect〕

本発明の画像処理回路は、画像の濃淡値を水平方向と垂
直方向に読み出す回路を設ける代りに、水平方向に読み
出したデータを一列順々に累積してゆく回路と、読み込
んだ濃淡値を水平方向の画素数分のシフトレジスタに入
力し、前述のシフトレジスタの出力と前述の濃淡値を加
算してゆく回路を追加することにより、1画素あたり1
回のデータ読み出しで水平方向と垂直方向との両方向の
各列毎の平均濃淡値を求めることができるため、画像の
入力タイミングと同期してリアルタイムに処理できると
いう効果がある。
In the image processing circuit of the present invention, instead of providing a circuit for reading the gray value of the image in the horizontal and vertical directions, a circuit for sequentially accumulating the data read in the horizontal direction and the gray value read in the horizontal direction. 1 pixel per pixel is added by adding a circuit for inputting to the shift register for the number of pixels in the direction and adding the output of the shift register and the gray value described above.
Since the average gray value for each column in both the horizontal direction and the vertical direction can be obtained by reading the data once, it is possible to perform the processing in real time in synchronization with the image input timing.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の一実施例を示すブロック図、第2図は
従来の一例を示すブロック図である。 1……画像メモリ回路、2……シリアルリード回路、3
……加算器、4……バッファ回路、5……水平画像累積
メモリ、6……リード信号同期回路、7……カウンタ回
路、8……加算器、9……シフトレジスタ、10……垂直
画像累積メモリ、a……画素データ信号、b……同期信
号、c……濃淡値信号、d……累積値信号、e……加算
値信号、f……クリア信号、g……累積結果信号、h…
…アドレス信号、i……加算値信号、j……シフトデー
タ信号、k……クリア信号、l……アドレス信号。
FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional example. 1 ... Image memory circuit, 2 ... Serial read circuit, 3
...... Adder, 4 ... Buffer circuit, 5 ... Horizontal image accumulation memory, 6 ... Read signal synchronizing circuit, 7 ... Counter circuit, 8 ... Adder, 9 ... Shift register, 10 ... Vertical image Cumulative memory, a ... Pixel data signal, b ... Sync signal, c ... Gray value signal, d ... Cumulative value signal, e ... Addition value signal, f ... Clear signal, g ... Cumulative result signal, h ...
... address signal, i ... added value signal, j ... shift data signal, k ... clear signal, l ... address signal.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】(A)同期信号と、画像メモリのデータの
読み込み毎にインクリメントされてゆき各垂直ラインの
列に対応した第1のアドレス信号とを発生するリード信
号同期回路、 (B)前記同期信号にもとづいて、水平ラインの何番目
かを求めライン番号に対応した第2のアドレス信号と、
第1と第2のクリア信号を出力するカウンタ回路、 (C)処理を行なうデジタル画像を記憶し画素データ信
号を出力する画像メモリ回路、 (D)前記画素データ信号を前記同期信号に同期させて
水平方向に順次読み出し、濃淡値信号を出力するシリア
ルリード回路、 (E)前記濃淡値信号と累積値信号とを加算し、第1の
加算値信号を出力する第1の加算器、 (F)前記第1のクリア信号によって初期化され、前記
第1の加算値信号を一時保持し、前記累積値信号を前記
第1の加算器に向けて送出し、累積結果信号を出力する
バッファ回路、 (G)前記第2のアドレス信号で指定された各アドレス
に前記累積結果信号を記憶する水平画像累積メモリ、 (H)前記第2のクリア信号によって初期化され、前記
濃淡値信号とシフトデータ信号とを加算し、第2の加算
値信号を出力する第2の加算器、 (I)前記第2の加算値信号を一水平ライン分だけ遅延
させ、前記シフトデータ信号を前記第2の加算器に向け
て送出する、デジタル画像の水平方向の画素数と同じ段
数をもったシフトレジスタ、 (J)前記第1のアドレス信号で指定された各アドレス
に前記第2の加算値信号を記憶する垂直画像累積メモ
リ、 とを含むことを特徴とする画像処理回路。
1. A read signal synchronizing circuit for generating a synchronizing signal and a first address signal which is incremented each time data is read from an image memory and which corresponds to a column of each vertical line, (B) A second address signal corresponding to the line number is obtained by finding the number of the horizontal line based on the synchronization signal.
A counter circuit which outputs first and second clear signals; (C) an image memory circuit which stores a digital image to be processed and outputs a pixel data signal; (D) synchronizes the pixel data signal with the synchronization signal A serial read circuit for sequentially reading out in the horizontal direction and outputting a gray value signal, (E) A first adder for adding the gray value signal and the cumulative value signal and outputting a first added value signal, (F) A buffer circuit which is initialized by the first clear signal, temporarily holds the first addition value signal, sends the cumulative value signal toward the first adder, and outputs a cumulative result signal; G) A horizontal image accumulation memory for storing the accumulation result signal at each address designated by the second address signal, (H) The gray value signal and the shift data signal initialized by the second clear signal And a second adder for outputting a second added value signal, (I) delaying the second added value signal by one horizontal line, and transmitting the shift data signal to the second adder. A shift register having the same number of stages as the number of pixels in the horizontal direction of the digital image, which is sent to the (J) vertical image storing the second addition value signal at each address specified by the first address signal An image processing circuit comprising: an accumulating memory;
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