JPH0697822A - Ｐｌｌパラメータの調整方法 - Google Patents

Ｐｌｌパラメータの調整方法

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JPH0697822A
JPH0697822A JP5118253A JP11825393A JPH0697822A JP H0697822 A JPH0697822 A JP H0697822A JP 5118253 A JP5118253 A JP 5118253A JP 11825393 A JP11825393 A JP 11825393A JP H0697822 A JPH0697822 A JP H0697822A
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pll
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Reinhard Greiderer
グライデラー ラインハルト
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Siemens AG
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 殊にチャネル切換えの際立上り（過振）振動
をさらに一層最適化し得る方法を提供することが本発明
の目的である。 【構成】 少なくとも２つの分周器を有するＰＬＬにて
ＰＬＬパラメータを調整する方法であって、上記分周器
の出力信号は、出力段付きの位相検出器回路にて比較さ
れて、当該の位相差に依存するのみならず、別の電気量
によっても影響を受け上記の分周器の分周比の変化を、
存在している依存差に同期して行なうようにした方法に
おいて、当該の分周比の変化の際上記位相検出器の出力
量を定める当該別の量を同期的に可変であるようにす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は少なくとも２つの分周器
を有するＰＬＬにてＰＬＬパラメータを調整する方法で
あって、上記分周器の出力信号は、出力段付きの位相検
出器回路にて比較され、上記出力段の出力量は上記位相
検出器の入力側における位相差に依存するのみならず、
別の電気量によっても影響を受けるものであり、ここに
おいて、上記の少なくとも２つの分周器の分周比の変化
を、存在している依存差に同期して行なうようにした方
法に関する。
【０００２】
【従来の技術】その種装置構成は例えば下記文献ないし
集積回路から公知である。
【０００３】英訳論文“Ｎｅｗ ＣＭＯＳ ＰＬＬ Ｃ
ｏｍｐｏｎｅｎｔ ｆｏｒ Ｕｓｅｉｎ Ｍｏｂｉｌｅ
Ｒａｄｉｏｓ ｉｎ ｔｈｅ ９００ＭＨｚ Ｒａｎ
ｇｅ”Ｃ．Ｋｒｉｎｇｓ，Ｈ．−Ｕ．Ｉｒｍｅｒ及び
Ｒ．Ｇｒｅｉｄｅｒｅｒ著述。
【０００４】雑誌抜刷“Ｎａｃｈｒｉｃｈｔｅｎｔｅｃ
ｈｎｉｓｃｈｅ Ｚｅｉｔｓｃｈｒｉｆｔ”抜刷（１９
８８）、第４１巻、第１冊、第２４〜２８頁。
【０００５】市販の集積回路（名称ＴＢＢ２０６）ない
しジーメンス社のデータブック“ＩＣｓ ｆｏｒ Ｒａ
ｄｉｏ Ｅｑｕｉｐｍｅｎｔ １９８９／９０”、第５
１〜７２頁、殊に第７１頁（５４頁と関連）。
【０００６】そのような装置構成でははじめての投入
（作動接続）の際及び周波数の変化、所謂チャネル切換
えの際立上り振動が生じる。当該の立上り振動過程中当
該装置構成ではそれの出力側から所望の信号が送出され
ない。殊に、ロックされた状態からのチャネル切換えの
際、当該チャネル切換えにより生ぜしめられるロック外
れ状態の量（大きさ）が、新たな立上り振動過程にとっ
て重要である。
【０００７】この問題に対しては市販の回路ＴＢＢ２０
６において所謂“同期プログラミング”により（上記デ
ータブックの第６１頁参照）対処手段が講ぜられた。こ
れにより当該分周器の分周比をプログラミング制御で可
変調整する際、以てＰＬＬの出力周波数を可変調整する
際、当該の新たな分周比はプログラミング時点（変化調
整時点）にて存在する位相差の維持のもとで調整され
る。このことは次のようにして達成される、即ち、直列
的に（シリアルに）読込まれた変化さるべき分周比が所
謂非アドレス制御可能なレジスタ中に中間記憶され、上
記の中間記憶された分周比は同時に相応の分周器の夫々
の相応のデータレジスタ中に転送されないし（取込ま
れ）、（両非アドレス制御可能なレジスタが書込をされ
て後続の位相比較が位相検出器にてなされた後）、ここ
において、両分周器は後続の位相比較の時点にて新たな
分周比に調整されるようにするのである。一方の分周器
の分周比のみが変化される場合でも、存在する位相差に
同期して、当該の新たな分周比の転送（取り込み）が行
なわれる。当該分周器は通常データレジスタを有するカ
ウンタとして構成、実現されており、そして、データレ
ジスタ中に含まれている値−分周比−から零へカウント
ダウンし、次いで、そのつど再び、データレジスタ中に
含まれている値へセットされる。従って、両分周器の、
新たなセッティング（調整）さるべき分周比が夫々の非
アドレス制御可能レジスタ中に存在している際、当該の
両カウンタないし分周器はそのつど零にカウントダウン
した後ごとに新たな調整され、ここにおいて、非アドレ
ス制御可能レジスタ内容が分周器のデータレジスタ内に
転送される（取込まれる）ようにするのである。
【０００８】上記の公知の装置構成では２つの分周器の
出力量が１つの位相検出器において比較される。上記の
位相検出器の出力量は出力の後、ここではチャージポン
プと称される電流源を介してループフィルタへ転送され
る。上記出力段の出力量は位相検出器の出力量に無関係
に付加的に別の量により可変である。本例では１つの電
流源の出力電流の振幅はカレントミラーの出力電流によ
り可制御である。位相検出器の出力信号に影響を与える
当該の別の量へ作用を及ぼすことにより、立上り（過
渡）振動に有効な制御作用を及ぼすことができる。当該
位相検出器の出力振幅は公知の装置構成ではデータ語の
変化により可変であり、それにより、位相検出器の出力
信号が、プログラム制御によりそのつどの必要性に適合
せしめられ得る。
【０００９】しかし乍ら、そのような公知装置構成にお
いてチャネル切換えの際の立上り（過渡）振動は殊に次
のような場合最適にはならない、即ち、当該ＰＬＬがま
だロックイン（同期引込）されていない際には殊に最適
なものにはならない。
【００１０】
【発明の目的】本発明の目的ないし課題とするところ
は、殊にチャネル切換えの際立上り（過振）振動をさら
に一層最適化し得る方法を提供することにある。
【００１１】
【発明の構成】上記課題は請求項１の構成要件により解
決される。
【００１２】有利な発展形態は引用請求項に記載されて
いる。
【００１３】本発明による、ＰＬＬにてＰＬＬパラメー
タを調整する方法では当該の少なくとも２つの分周器の
分周比の変化が、存在する位相差に同期して行なわれ、
更に、位相検出器の出力量を定める別の量が同期的に変
化される。
【００１４】ここにおいて「同期」とは当該量が当該分
周比の変化後できるだけ早く、変化されることを意味す
る。ここにおいて期すべきことは位相検出器の最初の出
力パルス（これは当該の分周比の変化後出力されるもの
である）が、当該の変化された別の量によってもう既に
影響を受けるようにすることである。
【００１５】上記位相検出器の出力段として電流源が使
用され、ここにおいて上記位相検出器の入力側における
位相差によっては上記電流源の出力電流のパルス持続時
間が定められ、そして、上記電流源の出力電流の振幅が
制御量に依存して可変である。
【００１６】当該の電流振幅の調整のための制御量はＰ
ＬＬ装置構成手法によればデータ語のＤ／Ａ変換により
生ぜしめられ得る。位相検出器の出力信号に影響を与え
る別の量ないし制御量としてはカレントミラー回路使用
の場合は制御電流が設けられ得る。
【００１７】次に図を用いて本発明を詳述する。
【００１８】図１は簡単化された図示により、基準発振
器ＯＳＺＲと発振器ＶＣＯから成るＰＬＬが示されてお
り、上記基準発振器ＯＳＺＲは基準信号を発生するもの
であり、上記発振器ＶＣＯはその周波数が電圧依存性で
ある。上記基準信号発振器の出力信号は第１分周器回路
Ｔ１の入力信号として用いられ、上記第１分周器回路は
図示の実施例ではカウンタＲ−Ｃ（これは所定の値から
零までカウントダウンする）と、データレジスタＤＲＲ
とから成り、上記データレジスタＤＲＲにおいては相応
の分周器値（当該の分周器値から当該カウンタがカウン
トダウンされる）がファイルされており、零に到達の後
当該カウンタにより読出される。上記データレジスタＤ
ＲＲは非アドレス制御可能なレジスタないしシャドウレ
ジスタ（ｓｈａｄｏｗ ｒｅｇｉｓｔｅｒ）ＳＲＲから
ロードされ、このレジスタＳＲＲは同じくクロック制御
されてシフトレジスタＳＩＲＲからロードされ得る。カ
ウンタＲ−Ｃの出力側にて、従って分周器Ｔ１の出力側
にて、次のような周波数ｆＲが生ぜしめられる、即ち、
発振器ＯＳＺＲの基準周波数とプログラミングされる分
周器値とに依存する周波数ｆＲが生ぜしめられる。第２
分周器Ｔ２は同様に、カウンタＮ−Ｃ、相応のデータレ
ジスタＤＲに、レジスタＳＲＮ、シフトレジスタＳＩＲ
Ｎを有する。カウンタＮ−Ｃの入力側には発振器ＶＣＯ
の出力信号が供給され、当該カウンタはそれの出力側に
て信号ＦＶを送出し、この信号ＦＶはＶＣＯの出力信号
に依存する。 当該配置構成はシリアル制御ロジックＳ
ＣＬを有し、このロジックＳＣＬは直列バスを介して図
示してないプロセッサユニットからデータを受信し得
る。上記直列制御ロジックＳＣＬは当該データを相応の
シフトレジスタＳＩＲＲ又はＳＩＲＮ及び場合により他
のシフトレジスタに対応付ける。分周器Ｔ１，Ｔ２の出
力側は位相検出器回路ＰＤの相応の入力側と接続されて
おり、上記位相検出器回路は位相検出器ＰＶと出力段Ａ
Ｓとから成る。上記位相検出器回路ＰＶはそれの出力側
にて、当該入力側に加わる信号ｆＲとｆＶに依存して、
ロジックレベルを生成し、このレベルの振幅は出力段Ａ
Ｓの制御入力側を介して可変である。図示の実施例では
出力段ＡＳはデータレジスタＧＤＲによりＤ／Ａ変換器
Ｄ／Ａを介して制御される。従って、位相検出器回路の
出力側ＡＰＤにて送出される信号は当該信号ｆＲ、ｆＶ
のみならず、データレジスタＧＤＲの内容にも依存す
る。位相検出器回路の出力側に現われる信号は制御フィ
ルタＬＰを介して制御量として発振器ＶＣＯに供給され
る。上記データレジスタＧＤＲは直列（シリアル）制御
ロジックＳＣＬと、シフトレジスタＳＩＤＲと、これに
後置接続された非アドレス制御可能レジスタ（ｓｈａｄ
ｏｗ ｒｅｇｉｓｔｅｒ）ＳＲＲとを介してプログラミ
ング可能である。
【００１９】直列制御ロジックＳＣＬは新たな分周比に
係わる情報、及び位相検出器回路の出力段ＡＳに対する
新たな制御量を受け取ると、当該の制御量ないし情報を
シフトレジスタＳＩＲＲ、ＳＩＲＮに、そして、ＳＩＤ
Ｒ中に書込む。シフトレジスタＳＩＲＲの内容は非アド
レス制御可能レジスタＳＲＲ中に転送され、シフトレジ
スタＳＩＤＲの内容は非アドレス制御可能レジスタＳＤ
Ｒ中に転送され、シフトレジスタＳＩＲＲの内容は非ア
ドレス制御可能レジスタＳＲＲ中に転送される。すべて
の非アドレス制御可能なレジスタがプログラミングされ
た場合分周器Ｔ２の非アドレス制御可能レジスタＳＲＮ
の内容がデータレジスタＤＲＮ中に転送される（第２分
周器Ｔ２のカウンタＮ−Ｃが零にカウントされ、当該デ
ータレジスタからなお変らない分周器値を取出した
後）。更に、上記の当該の時点以降、第１分周器Ｔ１の
カウンタＲ−Ｃが零にカウントされ、なお変らない分周
器値をデータレジスタＤＲＲから転送される（受け取
る）と直ちにレジスタＳＲＲの内容が、データレジスタ
ＤＲＲ中に転送される。最も早い際は当該のサイクルに
てカウンタＲ−Ｃが零にカウントし終った後、最も遅い
際はカウンタＮ−Ｃが再び零にカウントする前に、非ア
ドレス制御可能レジスタＳＤＲの内容がデータレジスタ
ＧＤＲ内に転送され、その結果、後続の位相比較のた
め、位相比較器回路ＰＤの出力側ＡＰＤにおける出力信
号の振幅を決定する量に対する新たな値が作用するよう
になる。これにより、データレジスタＧＤＲの内容によ
り影響を受ける量の同期的変化が次のようにして行なわ
れる、即ち、当該の分周比の変化の行なわれた後、当該
の影響を受ける量が適時に変化され、ここにおいて位相
検出器ＰＶにより次の位相差の検出の際新たな値がセッ
ティングされるように当該の同期的変化が行なわれる。
【００２０】
【発明の効果】立上り過渡振動を殊にチャネル切換えの
際さらに一層最適化し得る方法を実現するという効果が
奏される。
【図面の簡単な説明】
【図１】本発明の方法に使用されるＰＬＬを簡単化して
示す回路略図である。
【符号の説明】
ＯＳＺＲ 基準発振器 ＶＣＯ 基準発振器 Ｔ１，Ｔ２ 分周回路 ＰＶ 位相検出器 ＳＣＬ 直列制御ロジック ＡＳ 出力段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/18 Ｂ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも２つの分周器を有するＰＬＬ
    にてＰＬＬパラメータを調整する方法であって、上記分
    周器の出力信号は、出力段付きの位相検出器回路にて比
    較され、上記出力段の出力量は上記位相検出器の入力側
    における位相差に依存するのみならず、別の電気量によ
    っても影響を受けるものであり、ここにおいて、上記の
    少なくとも２つの分周器の分周比の変化を、存在してい
    る依存差に同期して行なうようにした方法において、当
    該の分周比の変化の際さらに上記位相検出器の出力量を
    定める当該別の量を同期的に可変であることを特徴とす
    るＰＬＬパラメータの調整方法。
  2. 【請求項２】 上記位相検出器の出力段として電流源が
    使用され、ここにおいて上記位相検出器の入力側におけ
    る位相差によっては上記電流源の出力電流のパルス持続
    時間が定められ、そして、上記電流源の出力電流の振幅
    が制御量に依存して可変であるようにした請求項１記載
    の方法。
  3. 【請求項３】 当該の電流振幅の調整のための制御量は
    データ語のＤ／Ａ変換により生ぜしめられるようにした
    請求項２記載の方法。
JP5118253A 1992-05-20 1993-05-20 Ｐｌｌパラメータの調整方法 Pending JPH0697822A (ja)

Applications Claiming Priority (2)

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DE4216714.0 1992-05-20
DE4216714A DE4216714A1 (de) 1992-05-20 1992-05-20 Verfahren zum Einstellen von PLL-Parametern

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JPH0697822A true JPH0697822A (ja) 1994-04-08

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ID=6459349

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EP (1) EP0570819B1 (ja)
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2880376B2 (ja) * 1993-06-10 1999-04-05 三菱電機株式会社 周波数安定化装置
TW377533B (en) * 1996-11-06 1999-12-21 Koninkl Philips Electronics Nv Radio receiver for receiving a main radio broadcast signal and a monolithic integrated circuit for use in such radio receiver
JP2001069003A (ja) * 1999-08-25 2001-03-16 Nec Saitama Ltd Ｐｌｌ制御回路及びその制御方法
DE10336297B4 (de) 2003-08-04 2006-09-07 Atmel Germany Gmbh Schaltung und Verfahren zum Erzeugen von Frequenzen mit einem Phasenregelkreis
US8462858B2 (en) * 2005-02-18 2013-06-11 Texas Instruments Incorporated Wireless communications with transceiver-integrated frequency shift control and power control

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4885554A (en) * 1988-12-16 1989-12-05 Tektronix, Inc. Phase-offset signal generator
US4926141A (en) * 1989-05-01 1990-05-15 Motorola, Inc. Frequency synthesizer with improved automatic control of loop bandwidth selection
JP2879763B2 (ja) * 1989-06-27 1999-04-05 ソニー株式会社 Ｐｌｌのチャージポンプ回路
US4980653A (en) * 1989-09-05 1990-12-25 Motorola, Inc. Phase locked loop
DE69107891T2 (de) * 1990-05-21 1995-11-02 Nippon Electric Co Phasenregelschleifenschaltung.
DE69130046T2 (de) * 1990-10-22 1999-05-06 Nec Corp., Tokio/Tokyo Frequenzsynthesierer mit PLL, der einen Frequenzwechsel des Ausgangs mit hoher Geschwindigkeit ermöglicht
US5208546A (en) * 1991-08-21 1993-05-04 At&T Bell Laboratories Adaptive charge pump for phase-locked loops

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US5357215A (en) 1994-10-18
EP0570819A1 (de) 1993-11-24
DE4216714A1 (de) 1993-12-02
EP0570819B1 (de) 1997-12-10
DE59307804D1 (de) 1998-01-22

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