JPH0697360A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH0697360A JPH0697360A JP24619092A JP24619092A JPH0697360A JP H0697360 A JPH0697360 A JP H0697360A JP 24619092 A JP24619092 A JP 24619092A JP 24619092 A JP24619092 A JP 24619092A JP H0697360 A JPH0697360 A JP H0697360A
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- semiconductor chip
- insulating tape
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- sealed
- terminal
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、リード・オン・チップ（Lead On Chip；Ｌ
ＯＣ）構造の樹脂封止形ＬＳＩパッケージに適用して有
効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to lead-on-chip (L).
The present invention relates to a technique effectively applied to a resin-sealed LSI package having an OC) structure.
【０００２】[0002]
【従来の技術】リード・オン・チップ構造の樹脂封止形
ＬＳＩパッケージについては、特開平４−１１４４３８
号公報などに記載がある。2. Description of the Prior Art A resin-sealed LSI package having a lead-on-chip structure is disclosed in JP-A-4-114438.
It is described in the official gazette.
【０００３】上記公報に記載されたＬＳＩパッケージ
は、ＳＯＪ(Small Outline J-lead Package)型のパッケ
ージ本体に封止された半導体チップの主面上に絶縁テー
プを介してリードのインナーリード部を配置し、このイ
ンナーリード部と半導体チップのボンディングパッドと
をワイヤを介して接続している。In the LSI package described in the above publication, an inner lead portion of a lead is arranged via an insulating tape on the main surface of a semiconductor chip sealed in a SOJ (Small Outline J-lead Package) type package body. Then, the inner lead portion and the bonding pad of the semiconductor chip are connected via a wire.
【０００４】また、上記リードとは別に、電源〔ＶCC〕
用および接地〔ＶSS〕用のリードであるバスバーリード
を半導体チップの主面上に延在し、このバスバーリード
と半導体チップのボンディングパッドとをワイヤを介し
て接続している。In addition to the lead, a power source [V CC ]
And a grounding [V SS ] lead, which is a bus bar lead, extends over the main surface of the semiconductor chip, and the bus bar lead and the bonding pad of the semiconductor chip are connected via a wire.
【０００５】上記バスバーリードを有するリード・オン
・チップ構造のＬＳＩパッケージは、半導体チップの主
面上のどの箇所にも短距離で電源を供給することができ
るので、電源ノイズが低減され、回路の高速動作を実現
することができるという利点がある。In the lead-on-chip structure of the LSI package having the bus bar leads, power can be supplied to any place on the main surface of the semiconductor chip in a short distance. There is an advantage that a high speed operation can be realized.
【０００６】[0006]
【発明が解決しようとする課題】前記従来技術は、ＬＳ
Ｉの高集積化に伴って半導体チップ内の配線領域が増大
し、これによってチップ面積が増大するという問題があ
った。The above-mentioned prior art is based on the LS
There is a problem that the wiring area in the semiconductor chip increases with the high integration of I, which increases the chip area.
【０００７】また、前記従来技術において、ＬＳＩの機
能を変更しようとする場合は、半導体チップ内の配線パ
ターンを変更しなければならないため、機能の異なるＬ
ＳＩ毎に半導体チップを作り分ける必要があった。Further, in the above-mentioned prior art, when the function of the LSI is to be changed, the wiring pattern in the semiconductor chip must be changed.
It was necessary to make a semiconductor chip for each SI.
【０００８】そこで、本発明の目的は、リード・オン・
チップ構造のＬＳＩパッケージに封止される半導体チッ
プを小型化することのできる技術を提供することにあ
る。Therefore, an object of the present invention is to lead on.
It is an object of the present invention to provide a technique capable of miniaturizing a semiconductor chip sealed in an LSI package having a chip structure.
【０００９】本発明の他の目的は、リード・オン・チッ
プ構造のＬＳＩパッケージに封止される半導体チップを
多機能化することのできる技術を提供することにある。Another object of the present invention is to provide a technique capable of making a semiconductor chip sealed in an LSI package having a lead-on-chip structure multifunctional.
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１１】[0011]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。The typical ones of the inventions disclosed in the present application will be outlined below.
【００１２】本発明によるリード・オン・チップ構造の
ＬＳＩパッケージは、パッケージ本体に封止された半導
体チップの主面上に配線層を備えた絶縁テープを設け、
この絶縁テープの配線と半導体チップとを電気的に接続
した構造を有している。An LSI package having a lead-on-chip structure according to the present invention is provided with an insulating tape having a wiring layer on the main surface of a semiconductor chip sealed in a package body,
It has a structure in which the wiring of the insulating tape and the semiconductor chip are electrically connected.
【００１３】[0013]
【作用】上記した手段によれば、半導体チップ内の配線
の一部を絶縁テープの配線で代替させることにより、半
導体チップ内の配線領域の面積を縮小することができる
ので、半導体チップを小型化することができる。また、
チップ面積が同一の場合は、半導体チップに形成される
ＬＳＩの集積度を向上させることができる。According to the above means, the area of the wiring region in the semiconductor chip can be reduced by substituting a part of the wiring in the semiconductor chip with the wiring of the insulating tape. Therefore, the size of the semiconductor chip can be reduced. can do. Also,
When the chip areas are the same, the degree of integration of the LSI formed on the semiconductor chip can be improved.
【００１４】上記した手段によれば、絶縁テープの配線
パターンを変更することによってＬＳＩの機能を変更す
ることができるので、同一の半導体チップで異なる機能
のＬＳＩを提供することができる。According to the above means, the function of the LSI can be changed by changing the wiring pattern of the insulating tape, so that the LSI having the different function can be provided in the same semiconductor chip.
【００１５】[0015]
【実施例】図１は、本発明の一実施例であるＬＳＩパッ
ケージに封止された半導体チップの主面の一部を拡大し
て示す平面図、図２は、このＬＳＩパッケージの一部を
破断して示す斜視図である。1 is an enlarged plan view showing a part of the main surface of a semiconductor chip sealed in an LSI package according to an embodiment of the present invention, and FIG. 2 shows a part of the LSI package. It is a perspective view which fractures and shows.
【００１６】図２に示すように、本実施例のＬＳＩパッ
ケージ１は、樹脂封止形パッケージの一種のＳＯＪであ
り、例えば４００〔ｍｉｌ〕幅のパッケージサイズを有
している。As shown in FIG. 2, the LSI package 1 of this embodiment is an SOJ, which is a type of resin-sealed package, and has a package size of 400 [mil] width, for example.
【００１７】ＬＳＩパッケージ１のパッケージ本体２
は、例えばシリコーンフィラーを添加したエポキシ系樹
脂からなり、その内部にはシリコン単結晶からなる半導
体チップ３が封止されている。この半導体チップ３の主
面には、例えば１６メガビット〔Mbit〕の大容量を有す
るＤＲＡＭが形成されている。半導体チップ３の主面の
短辺側には、チップ支持用リード６Ｃが設けられてい
る。Package body 2 of LSI package 1
Is made of, for example, an epoxy resin to which a silicone filler is added, and the semiconductor chip 3 made of a silicon single crystal is sealed inside the epoxy resin. A DRAM having a large capacity of, for example, 16 megabits [Mbit] is formed on the main surface of the semiconductor chip 3. Chip supporting leads 6C are provided on the short side of the main surface of the semiconductor chip 3.
【００１８】上記半導体チップ３の主面上には、絶縁テ
ープ４が接着されている。この絶縁テープ４は、例えば
ポリイミド系樹脂からなり、エポキシ樹脂系またはポリ
イミド樹脂系の接着剤によって半導体チップ３に接着さ
れている。An insulating tape 4 is adhered on the main surface of the semiconductor chip 3. The insulating tape 4 is made of, for example, a polyimide resin, and is adhered to the semiconductor chip 3 with an epoxy resin or polyimide resin adhesive.
【００１９】半導体チップ３の主面の中央部には、半導
体チップ３の長辺方向に沿って複数のボンディングパッ
ド５が設けられている。また、絶縁フィルム４の上に
は、半導体チップ３の長辺方向に沿ってリードのインナ
ーリード部６Ａが配置されている。インナーリード部６
Ａは、パッケージ本体２の長辺の側面から外方に延在す
るアウターリード部６Ｂと一体に構成されている。A plurality of bonding pads 5 are provided in the central portion of the main surface of the semiconductor chip 3 along the long side direction of the semiconductor chip 3. Further, on the insulating film 4, inner lead portions 6A of leads are arranged along the long side direction of the semiconductor chip 3. Inner lead part 6
A is integrally formed with the outer lead portion 6B extending outward from the side surface of the long side of the package body 2.
【００２０】上記リードのアウターリード部６Ｂ、イン
ナーリード部６Ａおよび前記チップ支持用リード６Ｃの
それぞれは、リードフレームから切断され、かつ成形さ
れている。リードフレームは、例えば４２アロイなどの
Ｆｅ−Ｎｉ合金、またはＣｕで構成されており、その板
厚は２００〜２５０μｍ程度である。Each of the outer lead portion 6B, the inner lead portion 6A and the chip supporting lead 6C of the lead is cut and molded from the lead frame. The lead frame is made of, for example, a Fe-Ni alloy such as 42 alloy, or Cu, and has a plate thickness of about 200 to 250 μm.
【００２１】上記リードのそれぞれには、規格に基づき
所定の番号が付されている。本実施例のＬＳＩパッケー
ジ１は、例えば２４本のリードを有し、パッケージ本体
２の手前の左端から右端に沿って１番端子〜６番端子、
９番端子〜１４番端子が配置され、パッケージ本体２の
向こう側の右端から左端に沿って１５番端子〜２０番端
子、２３番端子〜２８番端子が配置されている。A predetermined number is attached to each of the leads based on the standard. The LSI package 1 of the present embodiment has, for example, 24 leads, and the first to sixth terminals are arranged along the front left end to the right end of the package body 2.
The 9th to 14th terminals are arranged, and the 15th to 20th terminals and the 23rd to 28th terminals are arranged from the right end to the left end on the other side of the package body 2.
【００２２】上記２４本の端子のうち、パッケージ本体
２の手前の１番端子および１４番端子は電源〔ＶCC〕用
端子であり、パッケージ本体２の向こう側の１５番端子
および２８番端子は接地〔ＶSS〕用端子である。Of the above-mentioned 24 terminals, the 1st and 14th terminals on the front side of the package body 2 are terminals for the power supply [V CC ], and the 15th and 28th terminals on the other side of the package body 2 are This is a ground [V SS ] terminal.
【００２３】なお、２番端子はデータ入力信号端子、３
番端子は空き端子、４番端子はライトイネーブル信号端
子、５番端子はロウアドレスストローブ信号端子、６番
端子、９〜１３番端子、１６〜２０番端子および２３番
端子はアドレス信号端子、２４番端子は空き端子、２５
番端子はカラムアドレスストローブ信号端子、２６番端
子は空き端子、２７番端子はデータ出力端子である。The second terminal is a data input signal terminal, and the third terminal is
No. terminal is an empty terminal, No. 4 terminal is a write enable signal terminal, No. 5 terminal is a row address strobe signal terminal, No. 6 terminal, No. 9 to No. 13 terminal, No. 16 to No. 20 terminal and No. 23 terminal are address signal terminals, 24 No. terminal is an empty terminal, 25
The No. terminal is a column address strobe signal terminal, the No. 26 terminal is an empty terminal, and the No. 27 terminal is a data output terminal.
【００２４】上記２４本の端子のうち、電源〔ＶCC〕用
端子である１番端子および１４番端子は、図の手前の絶
縁フィルム４上に配置したバスバーリード７を介して一
体に構成されている。また、接地〔ＶSS〕用端子である
１５番端子および２８番端子は、パッケージ本体２の向
こう側の絶縁フィルム４上に配置したバスバーリード７
を介して一体に構成されている。Of the above 24 terminals, the 1st and 14th terminals which are terminals for the power supply [V CC ] are integrally formed through the bus bar lead 7 arranged on the insulating film 4 in the front of the figure. ing. Also, the 15th terminal and the 28th terminal, which are terminals for grounding [V SS ], are arranged on the bus bar lead 7 arranged on the insulating film 4 on the other side of the package body 2.
It is constituted integrally via.
【００２５】電源〔ＶCC〕用端子を構成するバスバーリ
ード７および接地〔ＶSS〕用端子を構成するバスバーリ
ード７のそれぞれは、絶縁フィルム４の二つの短辺と一
つの長辺（中央側）に沿って延在するコの字状のパター
ンを有しており、例えばエポキシ樹脂系またはポリイミ
ド樹脂系の接着剤によって絶縁フィルム４に接着されて
いる。Each of the bus bar lead 7 constituting the power supply [V CC ] terminal and the bus bar lead 7 constituting the ground [V SS ] terminal has two short sides and one long side (center side) of the insulating film 4. ) Has a U-shaped pattern and is adhered to the insulating film 4 by an epoxy resin or polyimide resin adhesive, for example.
【００２６】また、上記二本のバスバーリード７のそれ
ぞれは、例えばＡｕ、ＣｕまたはＡｌからなるワイヤ８
を介して半導体チップ３のボンディングパッド５と電気
的に接続されている。上記ワイヤ８は、例えば熱圧着に
超音波振動を併用したボンディング法を用いてボンディ
ングされている。Each of the two bus bar leads 7 has a wire 8 made of, for example, Au, Cu or Al.
Is electrically connected to the bonding pad 5 of the semiconductor chip 3 via. The wire 8 is bonded, for example, by a bonding method using ultrasonic vibration in combination with thermocompression.
【００２７】上記コの字状のパターンを有するバスバー
リード７によって三方を囲まれた絶縁フィルム４上の領
域には、信号用端子を構成するリードのインナーリード
部６Ａが半導体チップ３の長辺方向に沿って配置されて
いる。上記インナーリード部６Ａのそれぞれは、例えば
エポキシ樹脂系またはポリイミド樹脂系の接着剤によっ
て絶縁フィルム４に接着されている。In the area on the insulating film 4 surrounded by the bus bar leads 7 having the U-shaped pattern on three sides, the inner lead portions 6A of the leads forming the signal terminals are arranged in the long side direction of the semiconductor chip 3. Are arranged along. Each of the inner lead portions 6A is adhered to the insulating film 4 with an epoxy resin or polyimide resin adhesive, for example.
【００２８】また、信号用端子を構成する上記インナー
リード部６Ａのそれぞれは、ワイヤ８を介して半導体チ
ップ３のボンディングパッド５と電気的に接続されてい
る。Each of the inner lead portions 6A forming the signal terminal is electrically connected to the bonding pad 5 of the semiconductor chip 3 via the wire 8.
【００２９】上記ワイヤ８は、前記バスバーリード７の
上を跨ぐようにボンディングされている。The wire 8 is bonded so as to extend over the bus bar lead 7.
【００３０】図１に示すように、本実施例のＬＳＩパッ
ケージ１に封止された半導体チップ３の主面の中央に
は、半導体チップ３の長辺方向に沿って延在する第２の
絶縁テープ９が設けられている。この絶縁テープ９は、
前記絶縁テープ４と同じく、ポリイミド系樹脂からな
り、エポキシ樹脂系またはポリイミド樹脂系の接着剤に
よって半導体チップ３に接着されている。As shown in FIG. 1, at the center of the main surface of the semiconductor chip 3 sealed in the LSI package 1 of the present embodiment, a second insulating film extending along the long side direction of the semiconductor chip 3 is formed. A tape 9 is provided. This insulating tape 9
Like the insulating tape 4, it is made of a polyimide resin and is adhered to the semiconductor chip 3 with an epoxy resin or polyimide resin adhesive.
【００３１】上記絶縁テープ９の主面上には、Ｃｕなど
からなる所定数の配線１０がパターン形成されており、
これらの配線１０と半導体チップ３のボンディングパッ
ド５とは、ワイヤ８を介して電気的に接続されている。A predetermined number of wirings 10 made of Cu or the like are pattern-formed on the main surface of the insulating tape 9.
The wiring 10 and the bonding pad 5 of the semiconductor chip 3 are electrically connected via a wire 8.
【００３２】上記のように構成された本実施例のＬＳＩ
パッケージ１によれば、次のような効果を得ることがで
きる。The LSI of this embodiment configured as described above
According to the package 1, the following effects can be obtained.
【００３３】(1) 半導体チップ３の内部配線の一部を絶
縁テープ９の配線１０で代替させることにより、半導体
チップ３内の配線領域の面積を縮小することができるの
で、半導体チップ３を小型化することができる。また、
半導体チップ３の面積が同一の場合は、ＬＳＩの集積度
を向上させることができる。(1) By replacing a part of the internal wiring of the semiconductor chip 3 with the wiring 10 of the insulating tape 9, the area of the wiring region in the semiconductor chip 3 can be reduced, so that the semiconductor chip 3 can be made compact. Can be converted. Also,
If the semiconductor chips 3 have the same area, the integration degree of the LSI can be improved.
【００３４】(2) 絶縁テープ９の配線１０のパターンを
変更することによってＬＳＩの機能を変更することがで
きるので、同一の半導体チップ３で異なる機能のＬＳＩ
を提供することができる。(2) Since the function of the LSI can be changed by changing the pattern of the wiring 10 of the insulating tape 9, the same semiconductor chip 3 has different functions.
Can be provided.
【００３５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say.
【００３６】前記実施例では、第２の絶縁テープの配線
と半導体チップのボンディングパッドとをワイヤで接続
したが、例えば絶縁テープの直下にボンディングパッド
を配置し、絶縁テープの配線とこのボンディングパッド
とを半田バンプなどを介して電気的に接続してもよい。In the above embodiment, the wiring of the second insulating tape and the bonding pad of the semiconductor chip were connected by a wire. However, for example, the bonding pad is arranged immediately below the insulating tape, and the wiring of the insulating tape and this bonding pad are connected to each other. May be electrically connected via a solder bump or the like.
【００３７】また、本発明では、第２の絶縁テープの配
線を多層化することにより、半導体チップの面積を一層
縮小することができる。Further, in the present invention, the area of the semiconductor chip can be further reduced by forming the wiring of the second insulating tape in multiple layers.
【００３８】前記実施例では、樹脂封止形ＬＳＩパッケ
ージの一種のＳＯＪに適用した場合について説明した
が、これに限定されるものではなく、リード・オン・チ
ップ構造を有する脂封止形ＬＳＩパッケージ全般に適用
することができる。In the above-described embodiment, the case where the present invention is applied to a kind of SOJ of a resin-sealed LSI package has been described, but the present invention is not limited to this, and a fat-sealed LSI package having a lead-on-chip structure. It can be applied to all.
【００３９】[0039]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。The effects obtained by the typical ones of the inventions disclosed in this application will be briefly described as follows.
It is as follows.
【００４０】(1) 本発明によれば、半導体チップ内の配
線領域の面積を縮小することができるので、半導体チッ
プを小型化することができる。また、半導体チップの面
積が同一の場合は、ＬＳＩの集積度を向上させることが
できる。(1) According to the present invention, since the area of the wiring region in the semiconductor chip can be reduced, the semiconductor chip can be miniaturized. Further, when the semiconductor chips have the same area, the integration degree of the LSI can be improved.
【００４１】(2) 本発明によれば、絶縁テープの配線の
パターンを変更することにより、同一の半導体チップで
異なる機能のＬＳＩを提供することができる。(2) According to the present invention, by changing the wiring pattern of the insulating tape, it is possible to provide LSIs having the same semiconductor chip but different functions.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の一実施例であるＬＳＩパッケージに封
止された半導体チップの主面の一部を拡大して示す平面
図である。FIG. 1 is an enlarged plan view showing a part of a main surface of a semiconductor chip sealed in an LSI package according to an embodiment of the present invention.
【図２】本発明の一実施例であるＬＳＩパッケージの一
部を破断して示す斜視図である。FIG. 2 is a perspective view showing a part of an LSI package according to an embodiment of the present invention in a cutaway manner.
１ ＬＳＩパッケージ ２ パッケージ本体 ３ 半導体チップ ４ 絶縁テープ ５ ボンディングパッド ６Ａ インナーリード部 ６Ｂ アウターリード部 ６Ｃ チップ支持用リード ７ バスバーリード ８ ワイヤ ９ 絶縁テープ １０ 配線 1 LSI Package 2 Package Body 3 Semiconductor Chip 4 Insulating Tape 5 Bonding Pad 6A Inner Lead Part 6B Outer Lead Part 6C Chip Support Lead 7 Bus Bar Lead 8 Wire 9 Insulating Tape 10 Wiring
Claims (2)
プの主面上に絶縁テープを介してリードを配置し、前記
リードと前記半導体チップとをワイヤで接続したリード
・オン・チップ構造の樹脂封止形ＬＳＩパッケージを有
する半導体集積回路装置であって、前記半導体チップの
主面上に配線層を備えた第２の絶縁テープを設け、前記
第２の絶縁テープの配線と前記半導体チップとを電気的
に接続したことを特徴とする半導体集積回路装置。1. A resin-sealed lead-on-chip structure in which leads are arranged on the main surface of a semiconductor chip sealed in a package body via an insulating tape, and the leads and the semiconductor chip are connected by wires. A semiconductor integrated circuit device having a static LSI package, wherein a second insulating tape having a wiring layer is provided on a main surface of the semiconductor chip, and the wiring of the second insulating tape and the semiconductor chip are electrically connected to each other. Integrated circuit device characterized in that they are electrically connected.
体チップとをボンディングワイヤまたはバンプ電極を介
して電気的に接続したことを特徴とする請求項１記載の
半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the wiring of the second insulating tape and the semiconductor chip are electrically connected via a bonding wire or a bump electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24619092A JPH0697360A (en) | 1992-09-16 | 1992-09-16 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24619092A JPH0697360A (en) | 1992-09-16 | 1992-09-16 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697360A true JPH0697360A (en) | 1994-04-08 |
Family
ID=17144858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24619092A Pending JPH0697360A (en) | 1992-09-16 | 1992-09-16 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697360A (en) |
-
1992
- 1992-09-16 JP JP24619092A patent/JPH0697360A/en active Pending
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