JPH0697358A - シングルインライン型半導体装置 - Google Patents
シングルインライン型半導体装置Info
- Publication number
- JPH0697358A JPH0697358A JP4242840A JP24284092A JPH0697358A JP H0697358 A JPH0697358 A JP H0697358A JP 4242840 A JP4242840 A JP 4242840A JP 24284092 A JP24284092 A JP 24284092A JP H0697358 A JPH0697358 A JP H0697358A
- Authority
- JP
- Japan
- Prior art keywords
- external
- lead
- leads
- external lead
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＳＩＰ型半導体装置１において、外部リード
３の配列に占める面積を縮小し、外形サイズを小さくす
る。 【構成】 ＳＩＰ型半導体装置１において、封止体７の
一側に多層構造に形成された外部リード３０Ａ，３０Ｂ
を一方向に配列する。
３の配列に占める面積を縮小し、外形サイズを小さくす
る。 【構成】 ＳＩＰ型半導体装置１において、封止体７の
一側に多層構造に形成された外部リード３０Ａ，３０Ｂ
を一方向に配列する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ペレットを封止
する封止体の外部に一方向に外部リードが配列されたシ
ングルインライン（ＳＩＰ：Ｓingle Ｉn−line Ｐacka
ge）型半導体装置に適用して有効な技術に関する。
する封止体の外部に一方向に外部リードが配列されたシ
ングルインライン（ＳＩＰ：Ｓingle Ｉn−line Ｐacka
ge）型半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】ＳＩＰ型半導体装置として代表的なジグ
ザグインライン（ＺＩＰ：Ｚigzag Ｉn−line Ｐackag
e）型半導体装置は高密度な実装を実現できる。このた
め、メモリボードにおいては、大容量化及び動作速度の
高速化の要求が高まるにしたがい、ＺＩＰ型半導体装置
の需要が高くなる傾向にある。
ザグインライン（ＺＩＰ：Ｚigzag Ｉn−line Ｐackag
e）型半導体装置は高密度な実装を実現できる。このた
め、メモリボードにおいては、大容量化及び動作速度の
高速化の要求が高まるにしたがい、ＺＩＰ型半導体装置
の需要が高くなる傾向にある。
【０００３】ＺＩＰ型半導体装置は、半導体ペレットの
複数個の外部端子（ボンディングパッド）の夫々に個々
に複数本の内部リードの夫々が電気的に接続され、半導
体ペレット及び内部リードが樹脂封止体で封止される。
複数個の外部端子（ボンディングパッド）の夫々に個々
に複数本の内部リードの夫々が電気的に接続され、半導
体ペレット及び内部リードが樹脂封止体で封止される。
【０００４】前記半導体ペレットは、例えば単結晶珪素
で形成された半導体ウエーハからダイシングされ、平面
形状が方形状で形成される。この半導体ペレットの素子
形成面には例えばＤＲＡＭ（Ｄinamic Ｒandom Ａccess
Ｍemory）、ＳＲＡＭ（Ｓtatic ＲＡＭ）等の記憶回路
システムが搭載される。
で形成された半導体ウエーハからダイシングされ、平面
形状が方形状で形成される。この半導体ペレットの素子
形成面には例えばＤＲＡＭ（Ｄinamic Ｒandom Ａccess
Ｍemory）、ＳＲＡＭ（Ｓtatic ＲＡＭ）等の記憶回路
システムが搭載される。
【０００５】前記複数本の内部リードの夫々には個々に
複数本の外部リードの夫々が一体に接続される。前記複
数本の内部リード及び複数本の外部リードは一枚のリー
ドフレームから切断され、かつ外部リードはピン挿入型
として形状が成形される。前記複数本の外部リードの夫
々は樹脂封止体の外部に外部リードのリード幅方向と一
致する一方向に等間隔で配列される。また、配列方向に
おいて、奇数番目に配置される外部リード、偶数番目に
配置される外部リードの夫々は、外部リードのリード厚
さ方向において相反する方向に折り曲げられ、ジグザグ
に成形される。
複数本の外部リードの夫々が一体に接続される。前記複
数本の内部リード及び複数本の外部リードは一枚のリー
ドフレームから切断され、かつ外部リードはピン挿入型
として形状が成形される。前記複数本の外部リードの夫
々は樹脂封止体の外部に外部リードのリード幅方向と一
致する一方向に等間隔で配列される。また、配列方向に
おいて、奇数番目に配置される外部リード、偶数番目に
配置される外部リードの夫々は、外部リードのリード厚
さ方向において相反する方向に折り曲げられ、ジグザグ
に成形される。
【０００６】前記半導体ペレットの外部端子、内部リー
ドの夫々はワイヤを通して電気的に接続される。また、
樹脂封止体は、トランスファモールド法で成形され、例
えばエポキシ系樹脂が使用される。
ドの夫々はワイヤを通して電気的に接続される。また、
樹脂封止体は、トランスファモールド法で成形され、例
えばエポキシ系樹脂が使用される。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
ＺＩＰ型半導体装置においては、以下の点が配慮されて
いない。
ＺＩＰ型半導体装置においては、以下の点が配慮されて
いない。
【０００８】（１）前記ＺＩＰ型半導体装置の複数本の
外部リードは、樹脂封止体の外部（樹脂封止体の片側）
に一方向に配列されるとともに、一枚のリードフレーム
から切断されかつ成形されるので、外部リード間の短絡
を防止する目的で隣接外部リード間がリード幅方向に空
きスペースを持って配列される。つまり、複数本の外部
リードの夫々は樹脂封止体の外部に一方向に空きスペー
スを持ったピッチで配列される。このため、複数本の外
部リードの配置に占める面積が樹脂封止体の外形サイズ
を律則するので、この樹脂封止体の外形サイズが増大
し、ＺＩＰ型半導体装置が大型化される。このＺＩＰ型
半導体装置が大型化されると、実装密度が低下する。
外部リードは、樹脂封止体の外部（樹脂封止体の片側）
に一方向に配列されるとともに、一枚のリードフレーム
から切断されかつ成形されるので、外部リード間の短絡
を防止する目的で隣接外部リード間がリード幅方向に空
きスペースを持って配列される。つまり、複数本の外部
リードの夫々は樹脂封止体の外部に一方向に空きスペー
スを持ったピッチで配列される。このため、複数本の外
部リードの配置に占める面積が樹脂封止体の外形サイズ
を律則するので、この樹脂封止体の外形サイズが増大
し、ＺＩＰ型半導体装置が大型化される。このＺＩＰ型
半導体装置が大型化されると、実装密度が低下する。
【０００９】（２）前記問題点（１）の結果、外部リー
ドの本数を増加できないので、ＺＩＰ型半導体装置の多
ピン化が図れない。
ドの本数を増加できないので、ＺＩＰ型半導体装置の多
ピン化が図れない。
【００１０】（３）また、前記ＺＩＰ型半導体装置の複
数本の外部リードは樹脂封止体の片側に一方向に配列さ
れるので、複数本の内部リードの夫々は、樹脂封止体の
内部において、樹脂封止体の片側から対向する他の片側
に向って、半導体ペレットの外周囲に引き回される。こ
のため、内部リードの引き回しに相当する分、樹脂封止
体の外形サイズが増大し、ＺＩＰ型半導体装置が大型化
される。
数本の外部リードは樹脂封止体の片側に一方向に配列さ
れるので、複数本の内部リードの夫々は、樹脂封止体の
内部において、樹脂封止体の片側から対向する他の片側
に向って、半導体ペレットの外周囲に引き回される。こ
のため、内部リードの引き回しに相当する分、樹脂封止
体の外形サイズが増大し、ＺＩＰ型半導体装置が大型化
される。
【００１１】本発明の目的は、ＳＩＰ型半導体装置にお
いて、外部リードの配列に占める面積を縮小し、外形サ
イズを小さくすることが可能な技術を提供することにあ
る。
いて、外部リードの配列に占める面積を縮小し、外形サ
イズを小さくすることが可能な技術を提供することにあ
る。
【００１２】本発明の他の目的は、前記目的を達成する
とともに、ＳＩＰ型半導体装置において、内部リードの
引き回しに占める面積を縮小し、外形サイズを小さくす
ることが可能な技術を提供することにある。
とともに、ＳＩＰ型半導体装置において、内部リードの
引き回しに占める面積を縮小し、外形サイズを小さくす
ることが可能な技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００１５】（１）平面が方形状に形成された半導体ペ
レットを封止する封止体の外部に、前記半導体ペレット
の方形状の周縁の一辺に沿って、前記半導体ペレットの
複数個の外部端子の夫々に個々に電気的に接続された複
数本の外部リードの夫々が一方向に配列されるＳＩＰ型
半導体装置において、第１外部リードにこの第１外部リ
ードのリード厚さの方向に絶縁体を介在しかつ前記第１
外部リードに重複させて第２外部リードを配置し、前記
第１外部リード及び第２外部リードで形成された外部リ
ード群を構成するとともに、この外部リード群が第１外
部リード、第２外部リードの夫々のリード幅方向に一致
する一方向に等間隔で複数配列される。
レットを封止する封止体の外部に、前記半導体ペレット
の方形状の周縁の一辺に沿って、前記半導体ペレットの
複数個の外部端子の夫々に個々に電気的に接続された複
数本の外部リードの夫々が一方向に配列されるＳＩＰ型
半導体装置において、第１外部リードにこの第１外部リ
ードのリード厚さの方向に絶縁体を介在しかつ前記第１
外部リードに重複させて第２外部リードを配置し、前記
第１外部リード及び第２外部リードで形成された外部リ
ード群を構成するとともに、この外部リード群が第１外
部リード、第２外部リードの夫々のリード幅方向に一致
する一方向に等間隔で複数配列される。
【００１６】（２）前記手段（１）に記載される外部リ
ード群の第１外部リード、第２外部リードのいずれか一
方に一体に形成された内部リードのリード長方向の中央
部分にフェースダウンボンディング法により半導体ペレ
ットが絶縁性接着層を介在し搭載される。
ード群の第１外部リード、第２外部リードのいずれか一
方に一体に形成された内部リードのリード長方向の中央
部分にフェースダウンボンディング法により半導体ペレ
ットが絶縁性接着層を介在し搭載される。
【００１７】
【作用】上述した手段（１）によれば、前記第１外部リ
ード及び第２外部リードをリード厚さ方向に２層化し
（多層化し）、複数の外部リード群の一方向の配列方向
（第１外部リード、第２外部リードの夫々のリード幅に
一致する方向）において複数の外部リード群の夫々の第
１外部リードと第２外部リードとの間の離隔寸法を廃止
できるので、前記複数の外部リード群の一方向の配列方
向において第１外部リード及び第２外部リードを含むす
べての外部リードの配列に占める面積を縮小でき、封止
体の外形サイズを縮小し、ＳＩＰ型半導体装置の小型化
が図れる。
ード及び第２外部リードをリード厚さ方向に２層化し
（多層化し）、複数の外部リード群の一方向の配列方向
（第１外部リード、第２外部リードの夫々のリード幅に
一致する方向）において複数の外部リード群の夫々の第
１外部リードと第２外部リードとの間の離隔寸法を廃止
できるので、前記複数の外部リード群の一方向の配列方
向において第１外部リード及び第２外部リードを含むす
べての外部リードの配列に占める面積を縮小でき、封止
体の外形サイズを縮小し、ＳＩＰ型半導体装置の小型化
が図れる。
【００１８】また、前記複数本の外部リード群の一方向
の配列方向において第１外部リード及び第２外部リード
を含むすべての外部リードの本数を増加できるので、Ｓ
ＩＰ型半導体装置の多ピン化が図れる。
の配列方向において第１外部リード及び第２外部リード
を含むすべての外部リードの本数を増加できるので、Ｓ
ＩＰ型半導体装置の多ピン化が図れる。
【００１９】上述した手段（２）によれば、封止体の内
部において、半導体ペレット、内部リードの夫々を重複
し、半導体ペレットの占有面積を前記内部リードの引き
回しに占める面積に利用できるので、封止体の外形サイ
ズを縮小し、ＳＩＰ型半導体装置の小型化が図れる。
部において、半導体ペレット、内部リードの夫々を重複
し、半導体ペレットの占有面積を前記内部リードの引き
回しに占める面積に利用できるので、封止体の外形サイ
ズを縮小し、ＳＩＰ型半導体装置の小型化が図れる。
【００２０】以下、本発明の構成について、一実施例と
ともに説明する。
ともに説明する。
【００２１】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２２】
【実施例】本発明の一実施例であるＳＩＰ型半導体装置
の断面構造を図１（断面図）で示し、外部リードの配列
構造を図２（底面図）で示す。
の断面構造を図１（断面図）で示し、外部リードの配列
構造を図２（底面図）で示す。
【００２３】図１及び図２に示すように、ＳＩＰ型半導
体装置１は半導体ペレット２が樹脂封止体７で封止され
る。前記半導体ペレット２は例えば単結晶珪素で形成さ
れた半導体ウエーハをチップとしてダイシングすること
により形成され、この半導体ペレット２は平面形状が方
形状で構成される。半導体ペレット２の素子形成面の中
央領域には例えばＤＲＡＭ、ＳＲＡＭ、ＲＯＭ(Ｒead
Ｏnly Ｍemory）等の記憶回路システムが搭載される。
前記半導体ペレット２の素子形成面の周辺領域には、こ
の半導体ペレット２の方形状の少なくとも対向する２辺
の夫々に沿って個々に複数個の外部端子（ボンディング
パッド）２Ｐが配列される。
体装置１は半導体ペレット２が樹脂封止体７で封止され
る。前記半導体ペレット２は例えば単結晶珪素で形成さ
れた半導体ウエーハをチップとしてダイシングすること
により形成され、この半導体ペレット２は平面形状が方
形状で構成される。半導体ペレット２の素子形成面の中
央領域には例えばＤＲＡＭ、ＳＲＡＭ、ＲＯＭ(Ｒead
Ｏnly Ｍemory）等の記憶回路システムが搭載される。
前記半導体ペレット２の素子形成面の周辺領域には、こ
の半導体ペレット２の方形状の少なくとも対向する２辺
の夫々に沿って個々に複数個の外部端子（ボンディング
パッド）２Ｐが配列される。
【００２４】前記半導体ペレット２の一方の辺（図１
中、右側の辺）に沿って配列された複数個の外部端子２
Ｐの夫々は、個々に、複数本の内部リード３０Ｂの夫々
の一端に電気的に接続される。半導体ペレット２の他方
の辺（図１中、左側の辺）に沿って配列された複数個の
外部端子２Ｐの夫々は、同様に、個々に、複数本の内部
リード３１Ｂの夫々の一端が電気的に接続される。半導
体ペレット２の外部端子２Ｐと内部リード３０Ｂ、３１
Ｂの夫々との接続はワイヤ６を通して行われる。
中、右側の辺）に沿って配列された複数個の外部端子２
Ｐの夫々は、個々に、複数本の内部リード３０Ｂの夫々
の一端に電気的に接続される。半導体ペレット２の他方
の辺（図１中、左側の辺）に沿って配列された複数個の
外部端子２Ｐの夫々は、同様に、個々に、複数本の内部
リード３１Ｂの夫々の一端が電気的に接続される。半導
体ペレット２の外部端子２Ｐと内部リード３０Ｂ、３１
Ｂの夫々との接続はワイヤ６を通して行われる。
【００２５】前記複数本の内部リード３０Ｂの夫々は、
リードフレーム３０から形成され（１枚の板材から形成
され）、このリードフレーム３０から切断されかつ成形
される。複数本の内部リード３１Ｂの夫々は、前記リー
ドフレーム３０と別のリードフレーム３１から形成さ
れ、このリードフレーム３１から切断されかつ成形され
る。すなわち、本実施例のＳＩＰ型半導体装置１は、２
枚のリードフレーム３０及び３１から形成され、複数本
の内部リード３１Ｂ、及びこの複数本の内部リード３１
Ｂにそのリード厚さ方向に重複して（配列方向において
同一の配列位置に）配列された内部リード３０Ｂを有す
る２層構造で構成される。前記リードフレーム３０、３
１の夫々は例えばＦｅ−Ｎｉ合金、Ｃｕ、Ｃｕ系合金の
いずれかで形成される。
リードフレーム３０から形成され（１枚の板材から形成
され）、このリードフレーム３０から切断されかつ成形
される。複数本の内部リード３１Ｂの夫々は、前記リー
ドフレーム３０と別のリードフレーム３１から形成さ
れ、このリードフレーム３１から切断されかつ成形され
る。すなわち、本実施例のＳＩＰ型半導体装置１は、２
枚のリードフレーム３０及び３１から形成され、複数本
の内部リード３１Ｂ、及びこの複数本の内部リード３１
Ｂにそのリード厚さ方向に重複して（配列方向において
同一の配列位置に）配列された内部リード３０Ｂを有す
る２層構造で構成される。前記リードフレーム３０、３
１の夫々は例えばＦｅ−Ｎｉ合金、Ｃｕ、Ｃｕ系合金の
いずれかで形成される。
【００２６】図１中、下側に配置された複数本の内部リ
ード３１Ｂのすべて若しくはその一部は、半導体ペレッ
ト２の裏面に沿ってこの半導体ペレット２の一方の辺側
（右側）から他方の辺側（左側）まで引き回される。こ
の複数本の内部リード３１Ｂの引き回されたリード長方
向の中央部分にはフェースダウンボンディング方式（又
はＣhip Ｏn Ｌead 構造）により半導体ペレット２が搭
載される。この半導体ペレット２の搭載は絶縁性接着層
５例えばＡｇペーストを介在して行われる。
ード３１Ｂのすべて若しくはその一部は、半導体ペレッ
ト２の裏面に沿ってこの半導体ペレット２の一方の辺側
（右側）から他方の辺側（左側）まで引き回される。こ
の複数本の内部リード３１Ｂの引き回されたリード長方
向の中央部分にはフェースダウンボンディング方式（又
はＣhip Ｏn Ｌead 構造）により半導体ペレット２が搭
載される。この半導体ペレット２の搭載は絶縁性接着層
５例えばＡｇペーストを介在して行われる。
【００２７】前記複数本の内部リード３０Ｂの夫々の他
端には、個々に、複数本の外部リード３０Ａの夫々の一
端が一体にかつ電気的に接続される。つまり、複数本の
外部リード３０Ａの夫々は複数本の内部リード３０Ｂを
形成するリードフレーム３０から切断されかつ成形され
る。同様に、前記複数本の内部リード３１Ｂの夫々の他
端には、個々に、複数本の外部リード３１Ａの夫々の一
端が一体にかつ電気的に接続される。つまり、複数本の
外部リード３１Ａの夫々は複数本の内部リード３１Ｂを
形成するリードフレーム３１から切断されかつ成形され
る。
端には、個々に、複数本の外部リード３０Ａの夫々の一
端が一体にかつ電気的に接続される。つまり、複数本の
外部リード３０Ａの夫々は複数本の内部リード３０Ｂを
形成するリードフレーム３０から切断されかつ成形され
る。同様に、前記複数本の内部リード３１Ｂの夫々の他
端には、個々に、複数本の外部リード３１Ａの夫々の一
端が一体にかつ電気的に接続される。つまり、複数本の
外部リード３１Ａの夫々は複数本の内部リード３１Ｂを
形成するリードフレーム３１から切断されかつ成形され
る。
【００２８】すなわち、前記複数本の内部リード３０
Ｂ、３１Ｂの夫々と同様に、ＳＩＰ型半導体装置１は、
図１及び図２に示すように、複数本の外部リード３１
Ａ、及びそれにリード厚さ方向に同一位置に重複された
複数本の外部リード３０Ａを有する２層構造で構成され
る。同一位置に配置された外部リード３０Ａ及び３１Ａ
はリード厚さ方向に１つの外部リード群（リード厚さ方
向に重ねた外部リード３０Ａ及び３１Ａを１組の単位）
として構成される。この外部リード群は、ほぼ直方体
（六面体）で形成された樹脂封止体の一面においてこの
樹脂封止体７の外部に、より詳細には半導体ペレット２
の方形状の周縁の一辺に沿って樹脂封止体７の外部に、
一方向に（リード幅方向に）等間隔で複数配列される。
Ｂ、３１Ｂの夫々と同様に、ＳＩＰ型半導体装置１は、
図１及び図２に示すように、複数本の外部リード３１
Ａ、及びそれにリード厚さ方向に同一位置に重複された
複数本の外部リード３０Ａを有する２層構造で構成され
る。同一位置に配置された外部リード３０Ａ及び３１Ａ
はリード厚さ方向に１つの外部リード群（リード厚さ方
向に重ねた外部リード３０Ａ及び３１Ａを１組の単位）
として構成される。この外部リード群は、ほぼ直方体
（六面体）で形成された樹脂封止体の一面においてこの
樹脂封止体７の外部に、より詳細には半導体ペレット２
の方形状の周縁の一辺に沿って樹脂封止体７の外部に、
一方向に（リード幅方向に）等間隔で複数配列される。
【００２９】前記外部リード群の外部リード３０Ａ、３
１Ａの夫々は、各々、一端側において絶縁体４を介在し
て電気的に分離されかつ離隔される。また、外部リード
群の外部リード３０Ａ、３１Ａの夫々は、各々、他端側
において相反する方向に（図１中、外部リード３０Ａは
上側に、外部リード３１Ａは下側に折り曲げられ）成形
される。前記絶縁体４は樹脂封止体７の成形時に耐え得
る溶融温度が高い樹脂、例えばエポキシ系樹脂を主体に
形成される。
１Ａの夫々は、各々、一端側において絶縁体４を介在し
て電気的に分離されかつ離隔される。また、外部リード
群の外部リード３０Ａ、３１Ａの夫々は、各々、他端側
において相反する方向に（図１中、外部リード３０Ａは
上側に、外部リード３１Ａは下側に折り曲げられ）成形
される。前記絶縁体４は樹脂封止体７の成形時に耐え得
る溶融温度が高い樹脂、例えばエポキシ系樹脂を主体に
形成される。
【００３０】前記半導体ペレット２、内部リード３０Ｂ
及び３１Ｂを封止する樹脂封止体７は、トランスファモ
ールド法で成形され、例えばエポキシ系樹脂で形成され
る。
及び３１Ｂを封止する樹脂封止体７は、トランスファモ
ールド法で成形され、例えばエポキシ系樹脂で形成され
る。
【００３１】このように、平面が方形状に形成された半
導体ペレット２を封止する樹脂封止体７の外部に、前記
半導体ペレット２の方形状の周縁の一辺に沿って、前記
半導体ペレット２の複数個の外部端子２Ｐの夫々に個々
に電気的に接続された複数本の外部リード３の夫々が一
方向に配列されるＳＩＰ型半導体装置１において、外部
リード３０Ａにこの外部リード３０Ａのリード厚さの方
向に絶縁体４を介在しかつ前記外部リード３０Ａに重複
させて外部リード３１Ａを配置し、前記外部リード３０
Ａ及び３１Ａで形成された外部リード群を構成するとと
もに、この外部リード群が外部リード３０Ａ、３１Ａの
夫々のリード幅方向に一致する一方向に等間隔で複数配
列される。
導体ペレット２を封止する樹脂封止体７の外部に、前記
半導体ペレット２の方形状の周縁の一辺に沿って、前記
半導体ペレット２の複数個の外部端子２Ｐの夫々に個々
に電気的に接続された複数本の外部リード３の夫々が一
方向に配列されるＳＩＰ型半導体装置１において、外部
リード３０Ａにこの外部リード３０Ａのリード厚さの方
向に絶縁体４を介在しかつ前記外部リード３０Ａに重複
させて外部リード３１Ａを配置し、前記外部リード３０
Ａ及び３１Ａで形成された外部リード群を構成するとと
もに、この外部リード群が外部リード３０Ａ、３１Ａの
夫々のリード幅方向に一致する一方向に等間隔で複数配
列される。
【００３２】この構成により、前記外部リード３０Ａ及
び３１Ａをリードの厚さ方向に２層化し、複数の外部リ
ード群の一方向の配列方向（リード幅に一致する方向）
において複数の外部リード群の夫々の外部リード３０Ａ
と３１Ａとの間の離隔寸法を廃止できる（両者の離隔寸
法をリード厚さ方向に求めた）ので、前記複数の外部リ
ード群の一方向の配列方向において外部リード３０Ａ及
び３１Ａを含むすべての外部リード３の配列に占める面
積を縮小でき、樹脂封止体７の外形サイズを縮小し、Ｓ
ＩＰ型半導体装置１の小型化が図れる。また、前記複数
本の外部リード群の一方向の配列方向において外部リー
ド３０Ａ及び３１Ａを含むすべての外部リード３の本数
を増加できるので、ＳＩＰ型半導体装置１の多ピン化が
図れる。
び３１Ａをリードの厚さ方向に２層化し、複数の外部リ
ード群の一方向の配列方向（リード幅に一致する方向）
において複数の外部リード群の夫々の外部リード３０Ａ
と３１Ａとの間の離隔寸法を廃止できる（両者の離隔寸
法をリード厚さ方向に求めた）ので、前記複数の外部リ
ード群の一方向の配列方向において外部リード３０Ａ及
び３１Ａを含むすべての外部リード３の配列に占める面
積を縮小でき、樹脂封止体７の外形サイズを縮小し、Ｓ
ＩＰ型半導体装置１の小型化が図れる。また、前記複数
本の外部リード群の一方向の配列方向において外部リー
ド３０Ａ及び３１Ａを含むすべての外部リード３の本数
を増加できるので、ＳＩＰ型半導体装置１の多ピン化が
図れる。
【００３３】また、前記構成に記載される外部リード群
の外部リード３１Ａに一体に形成された内部リード３１
Ｂのリード長方向の中央部分にフェースダウンボンディ
ング法により半導体ペレット２が絶縁性接着層５を介在
し搭載される。
の外部リード３１Ａに一体に形成された内部リード３１
Ｂのリード長方向の中央部分にフェースダウンボンディ
ング法により半導体ペレット２が絶縁性接着層５を介在
し搭載される。
【００３４】この構成により、樹脂封止体７の内部にお
いて、半導体ペレット２、内部リード３１Ｂの夫々を重
複し、半導体ペレット２の占有面積を前記内部リード３
１Ｂの引き回しに占める面積に利用できるので、樹脂封
止体７の外形サイズを縮小し、ＳＩＰ型半導体装置１の
小型化が図れる。
いて、半導体ペレット２、内部リード３１Ｂの夫々を重
複し、半導体ペレット２の占有面積を前記内部リード３
１Ｂの引き回しに占める面積に利用できるので、樹脂封
止体７の外形サイズを縮小し、ＳＩＰ型半導体装置１の
小型化が図れる。
【００３５】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００３６】例えば、本発明は、前記ＳＩＰ型半導体装
置１において、外部リードを３層以上の多層リード構造
で構成してもよい。
置１において、外部リードを３層以上の多層リード構造
で構成してもよい。
【００３７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３８】ＳＩＰ型半導体装置において、外部リード
の配列に占める面積を縮小し、外形サイズを小さくでき
る。
の配列に占める面積を縮小し、外形サイズを小さくでき
る。
【００３９】また、前記効果が得られるとともに、ＳＩ
Ｐ型半導体装置において、内部リードの引き回しに占め
る面積を縮小し、外形サイズを小さくできる。
Ｐ型半導体装置において、内部リードの引き回しに占め
る面積を縮小し、外形サイズを小さくできる。
【図１】 本発明の一実施例のＳＩＰ型半導体装置の断
面図。
面図。
【図２】 前記ＳＩＰ型半導体装置の底面図。
１…ＳＩＰ型半導体装置、２…半導体ペレット、２Ｐ…
外部端子、３０Ａ，３１Ａ…外部リード、３０Ｂ，３１
Ｂ…内部リード、４…絶縁体、７…樹脂封止体。
外部端子、３０Ａ，３１Ａ…外部リード、３０Ｂ，３１
Ｂ…内部リード、４…絶縁体、７…樹脂封止体。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 元部 一典 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 茂木 保雄 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 久松 仁 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (2)
- 【請求項１】 平面が方形状に形成された半導体ペレッ
トを封止する封止体の外部に、前記半導体ペレットの方
形状の周縁の一辺に沿って、前記半導体ペレットの複数
個の外部端子の夫々に個々に電気的に接続された複数本
の外部リードの夫々が一方向に配列されるシングルイン
ライン型半導体装置において、第１外部リードにこの第
１外部リードのリード厚さの方向に絶縁体を介在しかつ
前記第１外部リードに重複させて第２外部リードを配置
し、前記第１外部リード及び第２外部リードで形成され
た外部リード群を構成するとともに、この外部リード群
が第１外部リード、第２外部リードの夫々のリード幅方
向に一致する一方向に等間隔で複数配列されたことを特
徴とするシングルインライン型半導体装置。 - 【請求項２】 前記請求項１に記載される外部リード群
の第１外部リード、第２外部リードのいずれか一方に一
体に形成された内部リードのリード長方向の中央部分に
フェースダウンボンディング法により半導体ペレットが
絶縁性接着層を介在し搭載されることを特徴とするシン
グルインライン型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242840A JPH0697358A (ja) | 1992-09-11 | 1992-09-11 | シングルインライン型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242840A JPH0697358A (ja) | 1992-09-11 | 1992-09-11 | シングルインライン型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697358A true JPH0697358A (ja) | 1994-04-08 |
Family
ID=17095079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4242840A Withdrawn JPH0697358A (ja) | 1992-09-11 | 1992-09-11 | シングルインライン型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
-
1992
- 1992-09-11 JP JP4242840A patent/JPH0697358A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6683377B1 (en) | Multi-stacked memory package | |
| US5483024A (en) | High density semiconductor package | |
| US7576431B2 (en) | Semiconductor chip package and multichip package | |
| US7211900B2 (en) | Thin semiconductor package including stacked dies | |
| US20060125093A1 (en) | Multi-chip module having bonding wires and method of fabricating the same | |
| JP4068336B2 (ja) | 半導体装置 | |
| US20060290005A1 (en) | Multi-chip device and method for producing a multi-chip device | |
| JPH04179264A (ja) | 樹脂封止型半導体装置 | |
| US20090032969A1 (en) | Arrangement of Integrated Circuit Dice and Method for Fabricating Same | |
| JP2000232200A (ja) | 半導体チップおよびチップ・オン・チップ構造の半導体装置 | |
| TW200402856A (en) | Semiconductor device | |
| JPH05109975A (ja) | 樹脂封止型半導体装置 | |
| TW200402133A (en) | Semiconductor device | |
| US5250840A (en) | Semiconductor lead frame with a chip having bonding pads in a cross arrangement | |
| US20070052079A1 (en) | Multi-chip stacking package structure | |
| JPH04302164A (ja) | 半導体装置 | |
| JP2000101016A (ja) | 半導体集積回路装置 | |
| JP2003124434A (ja) | チップ間にスペーサが挿入されたマルチチップパッケージ及びその製造方法 | |
| KR20150122679A (ko) | 위치 반전을 갖는 마이크로 전자 유닛 및 패키지 | |
| JP3124381B2 (ja) | 半導体装置及び実装構造体 | |
| JPH0697358A (ja) | シングルインライン型半導体装置 | |
| US6214648B1 (en) | Semiconductor chip package and method for fabricating the same | |
| US20080073772A1 (en) | Stacked semiconductor package and method of manufacturing the same | |
| KR20210006115A (ko) | 적층 반도체 칩을 포함하는 반도체 패키지 | |
| USRE40061E1 (en) | Multi-chip stacked devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |