JPH0695634B2 - ダイナミック論理装置 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、パルス駆動される回路のための論理装置に関
し、特に、DC（直流）制御電流が存在する場合には、印
加されたパルス信号を導通し、上記制御電流が存在しな
い場合には、上記印加されたパルス信号を阻止する飽和
可能な磁心もしくは鉄心を有するダイナミック論理装置
に関するものである。

【従来の技術】

ダイナミック論理装置は、パルス信号で動作する論理回
路である。パルス回路のための論理装置の一例が米国特
許第4,661,310号明細書に開示されている。この論理装
置は、矩形ヒステリシスループの材料から形成された磁
心を備えており、該磁心には、入力巻線、制御巻線及び
出力巻線が巻回されている。一方向に磁心を飽和するの
に充分な大きさを有するDC電流が制御巻線に選択的に印
加される。入力巻線に印加されるパルス信号は、磁心を
反対方向に飽和させるのに充分な大きさ及び極性を有し
ている。従って、制御巻線が付勢された状態において
は、磁心は、交互に一方向次いで他方向に飽和される都
度、大きな磁束反転を経験する。その結果、出力巻線に
パルス信号が発生される。制御巻線が付勢されていない
状態においては、磁心は、入力パルスにより定められる
方向において飽和された状態に留どまるので、パルスは
実質的に阻止される。 入力パルスの前縁及び後縁によって誘起され出力巻線に
現れるパルスから、入力パルスを忠実に表すパルスを発
生するために、出力巻線にはフリップ・フロップが接続
されている。更に、制御巻線が減勢される際に出力巻線
に発生する電圧スパイクがフリップ・フロップをスイッ
チング即ち切り換えするのを阻止するために、出力巻線
とフリップ・フロップのセット及びリセット入力端には
低域Ｒ−Ｃフィルタが接続されている。

【発明が解決しようとする課題】 上記のような低域Ｒ−Ｃフィルタは、効果的ではあるけ
れども、出力巻線に現れる信号を積分して、CMOSフリッ
プ・フロップに入力されるこの信号の前縁を劣化するこ
とが判明している。そのため、フリップ・フロップ出力
の波形のデューティサイクル（衝撃係数）に変動が生ず
る。更に、この種のダイナミック論理装置が原子力発電
プラントの保護システムに使用される場合には、これ等
のダイナミック論理装置は、単一の故障で望ましくない
状態が生じてはならないという米国原理力規制委員会の
要件を満たさなければならない。これと関連して２つの
フィルタのコンデンサの共通モードでの故障で、フリッ
プ・フロップが、ろ波されないスパイクに応答しスイッ
チングし続けると言う問題がある。 上の情況に鑑み、改良された応答時間で、飽和可能な磁
心を使用するダイナミック論理装置の必要性が存在して
おり、本発明はそのようなダイナミック論理装置を提供
することを目的とするものである。 また、経済的に製造でき、且つ最小量の回路しか必要と
しないようなダイナミック論理装置の必要性も存在して
おり、このような必要性を満たすダイナミック論理装置
を提供することも本発明の目的である。

【課題を解決するための構成、作用効果】

上述の目的を達成するため、本発明は、矩形ヒステリシ
スループの磁気材料から形成された磁心と、該磁心に巻
装された入力巻線と、前記磁心に巻装されると共に、中
心にタップが設けられた出力巻線と、該出力巻線の前記
タップを接地するために接地手段と、前記磁心に巻装さ
れた制御巻線であって、前記磁心に一方向に飽和を生ぜ
しめるのに充分な大きさの直流電流が前記制御巻線に印
加されている場合に、前記磁心を反対方向に飽和するの
に充分な大きさを有するパルスの前記入力巻線に対する
印加で、前記出力巻線に出力パルスを発生させるように
なっている、前記制御巻線と、セット入力端及びリセッ
ト入力端を有するフリップ・フロップであって、前記出
力巻線の両端と前記セット入力端及びリセット入力端と
の間で該フリップ・フロップに接続され接地された第１
及び第２の低域Ｒ−Ｃフィルタを有する前記フリップ・
フロップと、を備えるダイナミック論理装置を提供す
る。 本発明によるこのダイナミック論理装置においては、フ
リップ・フロップの入力端には接地された低域Ｒ−Ｃフ
イルタを介し出力巻線が接続され、そして出力巻線は、
接地された中心タップを有する中心タップ付き巻線から
構成される。このダイナミック論理装置によれば、制御
電流がオフに切り換えられる際に、中心タップ付き巻線
の２つの二分巻線を経る低インピーダンス放電路が与え
られ、それにより、フリップ・フロップがスパイクに応
答してその状態を切り換えることが阻止され、それによ
り、ダイナミック論理装置の応答時間が改善される。 また、本発明によれば、上述の目的を達成するため、矩
形ヒステリシスループの磁気材料から形成された第１磁
心と、矩形ヒステリシスループの磁気材料から形成され
た第２磁心と、前記第１及び第２磁心の双方に巻装され
た入力巻線と、ある極性で前記第１の磁心に巻装された
第１の出力巻線と、反対の極性で前記第２の磁心に巻装
された第２の出力巻線と、前記第１及び第２の出力巻線
を直列に接続するための接続手段と、前記第１及び第２
の磁心の一方に巻装された制御巻線であって、前記一方
の磁心に一方向に飽和を生ぜしめるのに充分な大きさの
直流電流が該制御巻線に印加されている場合に、前記一
方の磁心を反対方向に飽和するのに充分な大きさを有す
るパルスの前記入力巻線に対する印加で、直列に接続さ
れた前記出力巻線を横切って、電圧スパイクを生ずるこ
となく、出力パルスを発生させるようになっている、前
記制御巻線と、を備えるダイナミック論理回路が提供さ
れている。 この後者のダイナミック論理装置では、矩形ヒステリシ
スループの磁気材料からなる２つの磁心を備える。２つ
の別個の直列接続された入力巻線又は１つの共通の入力
巻線が２つの磁心に巻装される。更に、別の直列接続さ
れた出力巻線が反対の極性で上記２つの磁心に巻装され
る。制御巻線は２つの磁心の内の１つにのみ巻装され
る。この構成によれば、２つの逆に巻回された出力巻線
に発生されるスイッチング・スパイクは、制御電流が存
在する場合でもまた存在しない場合でも互いに相殺し合
い、他方、DC制御電流が存在する際に一方の出力巻線に
発生される大きいパルスは、直列接続された出力巻線の
出力端に現れる。電圧スパイクが上記のように相殺され
るので、直列に接続された出力巻線の出力端子は、限流
入力抵抗器のみを有する交さ結合NORゲートから構成さ
れたＲ−S CMOSフリップ・フロップのようなフリップ・
フロップの入力端に直接接続することができよう。 本発明の一層深い理解は、例示された好適な実施例に関
する以下の詳細な説明を添付図面を参照して読むことに
より得られるであろう。

【実施例】

第１図は、本発明によるダイナミック論理装置１の第１
の実施例を示す。このダイナミック論理装置は、図示の
ようにテープが巻装された環状のトロイダルコアのよう
な矩形のヒステリシスループを有する磁気材料からなる
磁心３を備えている。この磁心は、図示のように２つの
方向５及び７に磁化することができる。磁心３には３個
のコイルが巻かれている。即ち、入力巻線９と、中心タ
ップが設けられている出力巻線11と制御巻線13である。 出力巻線11は、２つの交さ結合されたCMOS NORゲート19
及び21と、一対の接地された低域Ｒ−Ｃフイルタ23及び
25と、一対のダイオード27及び29とから構成されたＲ−
Ｓフリップ・フロップ17を有する弁別・整形回路15に接
続されている。 出力巻線11の１つの端子35は、抵抗器31及びコンデンサ
33から構成される１つの低域フィルタ23を介してフリッ
プ・フロップ17のセット入力端Ｓに接続されている。同
様にして、出力巻線11の他方の端子41は、抵抗器37及び
コンデンサ39から構成されるフィルタ25を介して、フリ
ップ・フロップ17のリセット入力端Ｒに接続されてい
る。出力巻線11の中心タップ45は、リード線（接地手
段）43により接地されている。 Ｒ−Ｓフリップ・フロップの出力は、例えば、米国特許
第4,661,310号明細書に開示されているような多段論理
システムにおける別のダイナミック論理装置１のための
ドライバ（駆動回路）としての働きをする増幅基47に印
加される。 ダイナミック論理装置１の動作は、磁心３内における磁
束反転に基づく。磁心を形成している材料の矩形ヒステ
リシスループ曲線が第２図に図解してある。論理装置の
ようなデバイスの動作にとつて、この曲線の３つのパラ
メータが重要である。これ等の３つのパラメータとは、
最大（飽和）磁束Ｂ（ｍ）、残留磁束Ｂ（ｒ）及び“保
磁力"hcであり、該保磁力は、磁心を切り換えるのに要
求される駆動磁化力である。磁化力が取り払われた後に
残留する残留磁束は、材料のヒステリシスと共に２つの
安定状態を画成する。即ち、第１図に示してある時計方
向５の磁束状態と反時計方向７の磁束状態である。 能動もしくは動作状態においては、反時計方向７に磁心
を飽和するのに充分な大きさを有し、第１図に示した極
性を有するDC電流が、制御巻線に印加されて、磁心を、
磁束が−Ｂ（ｍ）である第１図に示した点Ｃに設定す
る。制御巻線13におけるDC電流の磁化力及び保磁力hcの
双方を克服するのに充分な大きさを有し且つ第１図に示
した極性を有する電流パルスが入力巻線９に印加される
と、磁心３は点Ｄにおける時計方向５の磁束状態に切り
換わり、最終的には、磁束は、＋Ｂ（ｍ）である動作点
Ａで飽和する。 磁心３におけるこの磁束の変化で、中心タップを有する
出力巻線11には電圧パルスが誘起される。入力巻線９か
ら電流パルスを取り払うと、制御巻線13を流れるDC電流
で磁心は、点Ｂを経て点Ｃに戻され、再び、出力巻線11
にパルスを発生するが、しかし、この場合には、発生さ
れるパルスは反対の極性を有する。このようにして入力
巻線９に周期的なパルス信号が印加されると、磁束が＋
Ｂ（ｍ）と−Ｂ（ｍ）との間で切り換わり、出力巻線11
には連続した出力パルスの流れもしくはパルス列が現れ
る。 制御巻線13からDC電流信号を取り払うと、入力巻線９の
連続したパルスで、磁束は、点ＡとＤとの間においての
み変動せしめられる。これにより、出力巻線11には、ス
イッチングによるスパイクが誘起される。 上述の仕方で出力巻線11に発生されるパルスは、入力パ
ルスと同じ形状ではないことは理解されるであろう。そ
こで弁別・整形回路15によりパルスに対し元の形状を回
復すると共に、磁心が２つの反対の方向における飽和状
態間で切り換わる際に発生される大きいパルスと、制御
電流が取り払われる際に磁束が飽和と残留磁束との間で
変わることにより発生されるスパイクとの間の弁別もし
くは識別が行われる。 弁別・整形回路15のフリップ・フロップ17に印加さえる
パルスは、セット入力端Ｓに大きいパルスが印加される
際に該フリップ・フロップ17の出力を高レベルにし、そ
して上記のようなパルスがフリップ・フロップのリセッ
ト入力端Ｒに印加される時には該フリップ・フロップ17
の出力を低レベルにする。出力巻線に発生される交番極
性を有するパルスで、フリップ・フロップの出力は、入
力巻線９に印加される入力パルスのパターンを追従せし
められる。ダイオード27及び29は、ゲートに印加される
パルスを、順方向に導通することによりアース電位に対
して標準化する。 低域フィルタ23及び25は、制御電流は存在しない場合に
出力巻線に発生されるスパイクがフリップ・フロップ17
のゲートを動作しないことを保証する。これらフィルタ
の時定数は、磁心が磁束反転を行う際に出力巻線11に現
れる大きいパルスの振幅を毀損するほどに減少はしない
が、スパイクの振幅を減少するように選択されている。 中心タップが接地された中心タップ付き出力巻線を備え
ず、各端部が低域フィルタを介してフリップ・フロップ
の各入力端に接続されている単一の出力巻線を備えてい
る米国特許第4,661,310号明細書に記載されているダイ
ナミック論理装置においては、妨害性のスイッチングス
パイクは減衰されるが、回路の総合応答時間は、満足す
べきものではない。問題となる動作モードは、制御巻線
電流がなくなった直後の動作モードである。この動作モ
ードにおいては、磁心３は、入力巻線電流により飽和さ
れる。その場合、出力巻線は、２つの抵抗器を介してフ
ィルタの２つのコンデンサを接続する低インピーダンス
路を与える。従って、コンデンサは、制御巻線電流をな
くする前に存在している電荷を共有することになる。２
つのコンデンサには、アースに対して高インピーダンス
路（CMOS入力及び逆方向にバイアスされたダイオード）
が与えられるので、該コンデンサにかかる電圧は、存在
し得る漏洩路を経て徐々に放電する。これにより、出力
巻線に発生する電圧スパイクは、減衰指数曲線に沿って
減衰し、電圧が、CMOSのゲートの閾値以下に落ちるま
で、CMOSフリップ・フロップを誤ってトリガする。直列
に接続されたダイナミック論理装置の数が増えるのに伴
い、総合応答時間は相当大きくなり且つ予測不可能にな
る。 第１図に示したダイナミック論理装置１においては、上
記の問題は、回路に対して共通に接続された中心タップ
45を有する中心タップ付き出力巻線11を使用することに
より解決されている。第１図に示したこの構成によれ
ば、制御電流が制御巻線13から取り払われる際に、磁心
３が飽和して、出力巻線は接地もしくはアースに対し低
インピーダンス路を与える。これにより、コンデンサ33
及び39は、迅速に放電し、残留DCバイアスをなくす。こ
の結果、総合応答時間が減少する。 第１図のダイナミック論理装置に適用された場合の本発
明の利点としては、上述のように、総合応答時間に減少
が挙げられる。第１図に示したダイナミック論理装置の
応答時間は、主にフイルタ回路のRC時定数により決定さ
れ、従って応答時間の予測可能性は高くなる。米国特許
第4,661,310号明細書のダイナミック論理装置において
は、応答時間は、アースもしくは接地に対する漏洩路に
依存する。このような回路を縦続接続した場合には、応
答時間は一層予測不可能になる。更に、本発明のこの実
施例においては、中心タップにより電圧が二分されるの
で、出力巻線に２倍の巻線数が必要とされるが、この点
を除けば付加的な回路素子は必要とされない。勿論、中
心タップ巻線の代わりに、接続箇所を設置した２つの直
列接続の出力巻線を使用することも可能であろう。 第３図には本発明の第２の実施例が示してある。この実
施例においては、発生する電圧スパイクを相殺する差電
圧を発生するために補償磁心及び出力巻線が利用され
る。このダイナミック論理装置49は、同じ繰りヒステリ
シスループの材料から形成されて同じ寸法を有し、従っ
て、同じ磁性を示す２つの磁心53及び55を有する変成器
パッケージ51を備えている。磁心53は、２つの独立した
巻線、即ち出力巻線57と制御巻線59とを有する。磁心55
は唯一の独立した別の出力巻線61を有する。出力巻線57
及び61は、反対の極性の信号を発生するようにそれぞれ
の磁心に反対方向に巻装されており、リード線（接続手
段）62により直列接続されて端子63及び65（接続手段）
に単一の出力を発生する。２つの磁心53及び55は１つの
共通の入力巻線67を共有しており、従って、この巻線に
より同じ磁化力を受ける。出力端子63及び65は、限流入
力抵抗器69及び71を介して、それぞれ、第１図の実施例
におけるものに類似のＲ−S CMOSフリップ・フロップ73
のセット入力端Ｓ及びリセット入力端Ｒに接続されてい
る。第１の実施例の場合と同様に、ダイオード75及び77
は、フリップ・フロップに印加する信号をアース電位に
対して標準化する。この実施例においてもフリップ・フ
ロップ73の出力は、別のダイナミック論理装置のための
駆動回路としての働きをする増幅器79に印加される。 第３図に示した実施例の通常動作モードにおいては、入
力巻線67は矩形波で駆動され、そして制御巻線59にはDC
電流が供給される。磁心55は、制御巻線を備えていない
ので、その磁束は、第２図に示す磁路Ａ−Ｂ−Ａ等を通
る。曲線Ａ−Ｂ及びＣ−Ｄの部分は、望ましくない電圧
スパイクが発生する飽和領域である。これ等の領域にお
いては、２つの磁心は、入力巻線電流における急激な変
化の影響を受け、そして２つの出力巻線57及び61には電
圧スパイクが誘起される。これ等の出力巻線57及び61は
互いに反対の極性で接続されているので、合成電圧は零
である。これにより、実効的に、出力端子63及び65にお
ける出力スパイクは除去される。 第２図の非飽和領域でのＢからＣ或はＤからＡへの遷移
時には、磁心53の磁束変化で、時間Ｔ中電圧Ｖが維持さ
れる。ＶとＴの積は、磁心の物理的性質に依存する定数
である。しかし、磁心55は、制御巻線59を備えていない
ので同じ軌跡を辿らない。即ち、磁心55は点Ｂ又はＡに
留どまり、その出力電圧は零である。従って、合成出力
電圧は、磁心53にのみ起因する電圧である２つの出力の
総和である。 阻止動作モードにおいては、制御巻線電流は磁心53から
なくされ、該磁心は、磁心55と同じ磁路Ａ−Ｂ−Ａ等に
追従する。従って、磁心53及び55は、同じ電圧スパイク
を発生するが、反対の極性で接続されるために、該電圧
スパイクは互いに相殺し、端子63及び65における電圧は
零となる。このように、端子63及び65には、CMOSフリッ
プ・フロップ73を誤ってトリガし得る電圧スパイクは現
れないので、このようなスパイクの振幅を減少する低域
フィルタは要求されない。 第３図の実施例においては、２つの磁心53及び55は共通
の入力巻線を共有している。しかし、別法として、１つ
が制御巻線を有し他方が制御巻線を有しない２つの別個
の変成器をその入力巻線を直列接続して使用することも
できよう。しかしながら、この構成では、単一の故障で
回路の動作が不能になる可能性が存在する。即ち、補償
磁心の入力巻線に短絡が生ずると、この短絡は出力巻線
にも反映して現れ、従って、スパイクは最早や相殺され
なくなる。共有の巻線の場合には、入力巻線における短
絡で２つの磁心の動作が不能になる。このことは、論理
装置が、非常に高い安全レベルを要求する用とに使用さ
れるべく企図される場合には重要な問題となる。例え
ば、米国原子力規制委員会の規制では、原子炉における
制御又は保護システムに使用される回路に単一の故障が
生じても、それにより安全でない状態が惹起されてはな
らないことが要請されている。 第３図の実施例においては、入力電流の変動は自動的に
補償される。２つの磁心53及び55は、同じ入力巻線を共
有し、しかも同じ材料で同じ物理的寸法を有しているの
で、入力電流の変化によって生ずるスパイクの振幅の変
化は、補償磁心の出力巻線における同等で反対の変化に
よって相殺されることになる。 第３図に示した実施例においては、複数のフイルタコン
デンサを省略することができる。この省略により、双方
のフイルタコンデンサの故障が原因で、回路がろ波され
ない電圧スパイクに対して動作し続けるような共通モー
ドの故障の可能性を除去する。また、この回路は、所要
の部品数が減少しているために全体的信頼性が改善され
る。更に、部品数の減少により、特に、使用されていた
フイルタコンデンサが高価で高信頼性の密封デバイスで
あるために、費用が軽減される。また、フイルタコンデ
ンサの省略で、段毎にデューティ・サイクル（衝撃係
数）を維持するのが一層容易になる。部品数が少ないこ
とで製造費用が軽減されるばかりではなく、在庫部品数
も減少することができ、格納スペースも小さくなる。 以上、本発明の特定の実施例について詳細に説明した
が、当業者には、ここに開示した教示全体に徴して、細
部に関する種々な変更及び代替を想到し得ることは明ら
かである。従って、ここに開示した特定の構成は、単な
る例示に過ぎず、本発明の範囲を制限する意図に解釈さ
れてはならないことを付記する。

【図面の簡単な説明】

第１図は、本発明の第１の実施例によるダイナミック論
理装置の概略回路図、第２図は、本発明のダイナミック
論理装置の磁心の磁気特性を図解するヒステリシスダイ
ヤグラム、第３図は、本発明の別の実施例によるダイナ
ミック論理装置の概略回路図である。 1,49……ダイナミック論理装置、3,53,55……磁心、5,7
……方向、9,67……入力巻線、11,57,61……出力巻線、
13,59……制御巻線、15……弁別・整形回路、43……リ
ード線（接地手段）、62……リード線（接続手段）、6
3,65……端子（接続手段）、73……Ｒ−S CMOSフリップ
・フロップ）、Ｓ……セット入力端、Ｒ……リード入力
端。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 昭56−30499（ＪＰ，Ｕ) 特公 昭38−5616（ＪＰ，Ｂ１) 特公 昭48−33340（ＪＰ，Ｂ１) 米国特許4845384（ＵＳ，Ａ) 米国特許5050544（ＵＳ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】ダイナミック論理装置（１）であって、 矩形ヒステリシスループの磁気材料から形成された磁心
   （３）と、 該磁心（３）に巻装された入力巻線（９）と、 前記磁心（３）に巻装されると共に、中心にタップ（4
   5）が設けられた出力巻線（11）と、 該出力巻線（11）の前記タップ（45）を接地するための
   接地手段（43）と、 前記磁心（３）に巻装された制御巻線（13）であって、
   前記磁心（３）に一方向に飽和を生ぜしめるのに充分な
   大きさの直流電流が前記制御巻線（13）に印加されてい
   る場合に、前記磁心（３）を反対方向に飽和するのに充
   分な大きさを有するパルスの前記入力巻線（９）に対す
   る印加で、前記出力巻線（11）に出力パルスを発生させ
   るようになっている、前記制御巻線（13）と、 セット入力端（Ｓ）及びリセット入力端（Ｒ）を有する
   フリップ・フロップ（17）であって、前記出力巻線（1
   1）の両端と前記セット入力端及びリセット入力端との
   間で該フリップ・フロップ（17）に接続され接地された
   第１及び第２の低域Ｒ−Ｃフィルタ（23,25）を有する
   前記フリップ・フロップ（17）と、 を備えるダイナミック論理装置。
2. 【請求項２】ダイナミック論理装置（49）であって、 矩形ヒステリシスループの磁気材料から形成された第１
   磁心（53）と、 矩形ヒステリシスループの磁気材料から形成された第２
   磁心（55）と、 前記第１及び第２磁心（53,55）の双方に巻装された入
   力巻線（67）と、 ある極性で前記第１の磁心（53）に巻装された第１の出
   力巻線（57）と、 反対の極性で前記第２の磁心（55）に巻装された第２の
   出力巻線（61）と、 前記第１及び第２の出力巻線（57,61）を直列に接続す
   るための接続手段（62）と、 前記第１及び第２の磁心（53,55）の一方に巻装された
   制御巻線（59）であって、前記一方の磁心に一方向に飽
   和を生ぜしめるのに充分な大きさの直流電流が該制御巻
   線（59）に印加されている場合に、前記一方の磁心を反
   対方向に飽和するのに充分な大きさを有するパルスの前
   記入力巻線（９）に対する印加で、直列に接続された前
   記出力巻線（57,61）を横切って、電圧スパイクを生ず
   ることなく、出力パルスを発生させるようになってい
   る、前記制御巻線（59）と、 を備えるダイナミック論理回路。