JPH0695012B2

JPH0695012B2 - マトリックス状に配列されたフォトダイオ−ド・アレイのための装置

Info

Publication number: JPH0695012B2
Application number: JP59501185A
Authority: JP
Inventors: ホルクハイメル，ロ−ベルト; エードマルク，アンデシユ
Original assignee: アイヴィピーインテグレイテッドヴイジョンプロダクツアクチボラグ
Priority date: 1983-03-15
Filing date: 1984-03-07
Publication date: 1994-11-24
Anticipated expiration: 2009-11-24
Also published as: IT1178107B; CA1210852A; IT8447854A1; BR8407259A; US4684991A; EP0168399A1; SE8301398D0; AU565350B2; EP0168399B1; KR900008373B1; IT8447854A0; WO1984003810A1; IE55103B1; AU2656684A; KR840008859A; DE3472051D1; JPS60500887A; IE840633L; SE431145B; MX159939A

Description

【発明の詳細な説明】本発明は、マトリックス状に配列されたフォトダイオー
ド・アレイのための装置に関する。

このフォトダイオードは、それと接続されている画像プ
ロセッサと同じ基板に集積され、かつこの画像プロセッ
サは、フォトダイオードから出る画像信号を画像変換す
るような並列信号処理可能な型式になっている。

コンピュータ化された画像処理は、1960年代に既に実施
されているが、装置として、工業的に関心が持たれ、ま
たアルゴリズムが満足の行くレベルに到達したのは、こ
こ数年にすぎない。

従来、この種の画像処理は、TVカメラ及びコンピュータ
が基本的な構成要素となっている離散システムだけで行
われている。

この技術をより効果的に利用するため、1982年６月に開
かれた第10回北欧半導体会議において、本発明者は、フ
ォトダイオード・マトリックス並びに画像プロセッサの
形式をとるカメラを含む集積的解決法を提案した。この
画像プロセッサは、高度の並列性を有し、そのため、画
像に対し、迅速な操作をなすことができる。

この種の装置は、専ら原型的な使い方をしているだけで
ある。

使用の際に、画像処理の結果を、回路から遠く、しかも
能率的に取り出すことができないので、全体として要求
される能率が悪くなるのは明白である。

欠点の１つは、この画像が、次の数値計算のベースにな
るので、結果として生ずる画像を、回路から読み出さな
ければならないことである。回路への接続の数が、画素
の数より相当少なく、この読み出しを直列方式で行わな
ければならないので、これが、高速画像プロセッサの速
度を、可成り減退させてしまう。

最近の画像処理装置は、各画素と関連しているプロセッ
サ部があることから高度に画像を並列的に処理を行なう
ことによって特徴づけられている。これらの装置は、半
導体技術の処理を行なうことによって特徴づけられてい
る。これらの装置は、半導体技術の進歩により同じシリ
コン装置（基板）の上に非常に密にセンサー素子と画像
プロセッサとの両者の集積化を可能にすることによって
製作可能になっている。新しい装置によって、多くの画
像処理動作が、画素のすべてが同時に処理される、と云
う意味において並列に行ない得るだけである。

本願の発明者は、本願発明に先立って、新しい並列な構
成を有する装置においてもある画像処理動作が十分に行
ない得ないことを認めていた。しかしながら、この様な
処理動作は、いずれにしても集積化した装置の内部また
は外部で画像データを時系列的なフォームに変換して行
なわなければならない。この様な処理動作の重要な点
は、選択された対象物の重心または幅を計算してすべて
のグレー値の合計を得るような画像測定を行なうことで
ある。一般に、これらの測定値は連続している早期の処
理段階を受けた画像に関する最後の段階として使用され
るのである。これらの測定値は、画像を画像に関するデ
ータを相当減縮したフォームで描くようになっているも
のであった。

本発明は、画像から従来の解決策より十分に、かつ画像
データが順次的に読み出される必要のない測定値を引き
出すと云う課題の解決策について開示している。

本発明によれば、装置の内部または外部のいずれにおい
ても画像を時系列的なデータとして表わす必要がないの
で、上記の集積化された装置の高速の処理能力は、たと
え画像測定が行なわれても何ら損われないものである。

本発明によれば、装置の内部または外部のいずれにも、
画像をデータの時系列のセットとして常に表示する必要
はない。本発明においては、前記集積化されたセンサお
よびプロセッサ装置と類似の並列構造を有する測定ユニ
ットを備えており、測定値が時系列的な画像データ表示
に基づく従来のシステムより遥かに早く得られる（即
ち、従来画素の数Ｎに直線的（１次的）に比例していた
時間がlog（Ｎ）に比例する時間で）。本発明によれ
ば、仮令画像測定を行う場合でも、上記の集積化された
装置の高速度の動作に影響しない。

本発明の目的は、以上の欠点を解消することにある。

本発明によれば、プロセッサへ接続され、かつフォトダ
イオード、及び画像プロセッサが、デジタル基準を満た
すべく作り上げた画素の数、または場所を決定するよう
になっている組合せ型式、又は、シーケンス型式のデジ
タル回路を含む装置が提供される。

本発明によれば、簡単に取り出せ、しかも、後の更の処
理に使用できる高度に圧縮された情報が提供されるの
で、画像データを読み出す手間は省かれる。

以下、添付の図面を参照して、本発明を説明する。

第１図は、単一の半導体基板に集積された本発明による
装置のブロックチャートである。

第２図は、本発明によるデジタル回路の好適な１実施例
を示す図である。

第３図は、本発明に含まれる回路ブロックの好適な１実
施例を示す図である。

第１図において、（１）は、フォトダイオード（PD）か
ら成るダイオード・マトリックスを示す。これは、デー
タバス（２）を介し、マトリックス状のフォトダイオー
ドと同数のチャンネルを有する画像プロセッサ（３）へ
接続される。

その数については、決まっていないが、全ての信号は、
画像プロセッサによって受取られ、かつ処理されるよ
う、デジタル信号に変換される。フォトダイオード・マ
トリックス（１）及び画像プロセッサ（３）は、確立し
た半導体技術を用い、共通の半導体基板に取り付けら
れ、かつ画像プロセッサは、既に述べた形式のもので、
並列画像処理操作を行うことができる。

このプロセッサは、画像レジスタ（Pn）（５）、大域論
理ユニット（GLU）（６）、隣接論理ユニット（NLU）
（７）、ポイント論理ユニット（PLU）（８）、および
アキュムレータレジスタ（Ａ）（９）から成るアレイを
含んでいる。画像レジスタ（５）は、バス（２）を介
し、GLU（６）の一方の入力と、アキュムレータ（９）
の出力（10）とに接続している。

また、このアキュムレータ（９）の出力は、GLU（６）
の別の入力と、PLU（８）の一方の入力とへ接続してい
る。GLU（６）の出力は、NLU（７）の入力へ接続され、
またこのユニットの出力は、PLU（８）の別の入力へ接
続している。

PLU（８）の出力は、アキュムレータレジスタの入力へ
接続される。GLU（６）は、アキュムレータレジスタ
（９）から送られてくる画像の然るべきオブジェクト、
即ち、データバス（２）から出てくる画像Ｄによって、
どれが指示されるか、次にその画像を、ダイオードマト
リックス（１）か、画像レジスタ・アレイ（５）のどれ
から発生させることができるかを、識別するべく作られ
ている。

一つのオブジェクトを指摘するということは、画像Ａに
おける少なくとも一つの画素が、選別されるオブジェク
トに属しており、それ故、ある２進値を持っていること
を意味している。一つのオブジェクトを指摘するために
画像Ｄを用いるということは、対応している画素に、前
記２進値が与えられていることを意味する。

GLU（６）の好適な回路を第３図に示す。

ダイオードマトリックス（１）における各フォトダイオ
ードに対するGLU（６）は、２つの入力を有するANDゲー
ト（12）（13）とORゲート（14）（15）（16）とからな
るブロック回路（11）を含んでいる。

ANDゲート（12）（13）の一方の入力は、アキュムレー
タレジスタ（９）へ接続され、他方の入力は、ORゲート
（14）（15）の出力へそれぞれ接続している。ANDゲー
トの出力は、それぞれ、ORゲート（16）の入力へ接続さ
れている。

ORゲート（14）（15）の一方の入力は、それぞれデータ
バス（２）へ接続される。ORゲート（14）の他方の入力
は、隣接するGLUブロック回路におけるANDゲート（12）
の出力へ接続され、ORゲート（15）の他方の入力は、隣
接する別のGLUブロック回路におけるANDゲート（13）の
出力へ接続されている。

ブロック回路（11）は、次のように働く。

対応する画素が、オブジェクトに属していれば、云い換
えると、Ａ＝１である場合、画素は、指摘される可能
性、即ち、Ｇ＝１となる可能性がある。

指摘されるべき画素に対する条件は、ゲート（14）（1
5）の出力の少なくとも一つが「１」にセットされるこ
とである。これは、画像ポイントが正確に指示されたも
のであること、即ちＤ＝１になっている場合か、隣接す
るGLUブロック回路のゲート（12）若しくは（13）の出
力が「１」にセットされている場合、即ち対応する画素
が、オブジェクトに属しているものと解った場合のいず
れかである。

これのもつ効果は、GLU（６）のブロック回路（11）
が、ゲート（12）（13）から出る出力信号を介して相互
に協働していることである。ゲート（12）の出力信号
（Ｌ）は、ブロック回路からブロック回路への一方の方
向へ、また、ゲート（13）の出力信号（13）は、ブロッ
ク回路からブロック回路への他の方向へ行くものと考え
ることができる。

NLU（７）は、テンプレートを有するGLU（６）から出た
画像の各ローカル領域を比較するべくつくられている。
この画像が、テンプレートと一致する際に、これは、論
理値「１」で示される。他のすべての場所において、画
像は論理値「０」をとる。

従って、NLU（７）は、エッジ、若しくは絶縁ポイント
をマークするために用いられるが、画像をけた送りさせ
たり、それを反転させることもできる。

PLU（８）は、アキュムレータレジスタ（９）とNLU
（７）それぞれからもたらされる２つの画像の間におけ
るAND、論理和、並びに排他的論理和に係る明確な論理
操作を実行するべくつくられている。

例えば、排他的論理和操作は、前記画像の間における差
を指示するために用いられる。

画像レジスタ・アレイ（５）およびアキュムレータレジ
スタ（９）は、画像の中間的記憶をさせるのに用いられ
る。

本発明による装置は、組合せ型、又はシーケンス型のデ
ジタル回路（17）を含んでいる。

基板（４）に設けられている回路（17）は、ダイオード
マトリックス（１）および画像プロセッサ（３）を介し
て、デジタル基準を満たすべく確立されている画素の数
または場所を決定するように作られている。

第１図において、例えば回路（17）は、アキュムレータ
レジスタ（９）の出力（10）へ接続されているが、画像
が存在しているプロセッサのポイントならどれに対して
も接続できる。

計算ユニット、好ましくはコンピュータへ接続される回
路（17）の出力（18）には、デジタル数がつくられ、こ
れが、オブジェクトの多くの特性、例えば場所、長さ、
周辺部、領域、および重心の位置などを計算するための
ベースを形成することができる。

第２図は、本発明によるデジタル回路（17）の好適な構
成を示す。この回路は、多数のコンパレータ（19）を含
み、その数は、マトリックス（１）におけるフォトダイ
オードの数と同じである。第２図には、例として、８組
を示してある。

各コンパレータの各出力には、２つの出力を有する乗算
器（20）が接続されている。デジタル回路（17）は、デ
ジタル加算回路（21）を備え、その入力は、乗算器（2
0）の出力へ接続され、またその出力は、回路の出力（1
8）を形成する。

各コンパータ（19）は、もし、対応する画素が、例えば
前に述べたコンピュータから送られてくるような外部条
件と一致するなら、出力に対し、数値１を与えるように
なっている。

各乗算器の別の入力に対し、一定の値1,2,3,……８が、
フォトダイオードの各画像ポイントの場所へ対応するよ
うにして用いられる。また、乗算器の各出力は、前記基
準が満たされるか、又は数値的にゼロになる際に、画像
ポイントの場所を決定する。

加算回路（21）は、乗算器（20）から出てくる全ての値
を合計するようになっており、かつ結果として生ずる単
一の数値である加算回路の出力信号は、前記基準を満た
している画素に対する場所の数または和の測定値であ
る。

コンパレータ（19）の出力信号が、直接加算回路（21）
へ達するように、乗算器がバイパスさせる際に、第１の
場合が達成される。

一次元で２値の画像からなる簡単な実施例について述べ
る。この様な画像の例は、参考図１に示されている。以
下、本発明がグレーレベル画像（gray−level images）
を処理するためにどの様に使用され得るかについて述べ
る。

上記の様に１つの画像によって、それぞれが０または１
の値を取る画素の直線的な組（ベクトル）を意味させて
いる。１つのオブジェクトによって、画像の中に１の連
続的なストリング（紐）を意味させている。この様な画
像は、プロセシングチェーン（processing chain）にお
いて早期に、例えば、フォトダイオードからの出力をス
レショホールドすることによって、発生させることがで
きる。それは例えば動いている「オブジェクト」の高度
の空間占有頻度のような原画の複雑な特性を表わしてい
る一連の処理の結果である。

この様に、デジタル回路（本発明のユニット（17））へ
の入力は画素から成っており、それらの画素は、画像プ
ロセッサによって、所定の条件を満たしていることが分
かるようになっている。正確な条件は、画像（image）
が、本発明においては使用される前に行われた処理が、
本発明に無関係であることである。この処理は、ユーザ
の考えている特定の応用方法によるだけであるからであ
る。もし、ユーザが動いているオブジェクトを検出しよ
うと望む場合に、この処理は、彼が明るい背景で暗いオ
ブジェクトを見つけようとする場合とは異なる。いずれ
の場合においてもユーザは、オブジェクトの測定を行う
ことができるように本発明の装置を必要とする。

次に、第２図及び第３図に示されている本発明の実施例
を利用して、測定値をどの様にして得るかを述べること
にする。

重心の計算は、第２図に示されている回路を介して行わ
れる。画像は、コンパレータ（19）への１つの入力とし
て使用される。各画素は、対応するコンパレータへ接続
される。第２の入力は一定、即ち、値１である。コンパ
レータの出力は示されている乗算器へ接続される。第２
のオペランド（入力の１つ）は、一組の1,2,3…Ｎが成
っており、各乗算器に対して１つの値が与えられてい
る。ここで、Ｎは画像の中の画素の数である。デジタル
加算回路（21）からの出力はである。ここで、a_iは画素の値であり、x_iはその位置で
ある。上記の合計を、画素の合計で除すことによって、
重心が得られる。画素の合計Ｓは、同じ回路によって得
ることができる。これは、乗算器をバイパスすることに
よって行われる（例えば、重量数＝１を使用することに
よって）。測定を行うための時間は、デジタル加算回路
によって規制され、かつlog（Ｎ）に比例して大きくな
る。

その他の測定事項は、画像の中の個々のオブジェクトの
寸法である。第３図に示されている回路は、画像から関
心あるオブジェクトを抜き出すために使用することがで
きるものである。参考図２において、これを説明する。

ポインタ画像は、少なくともオブジェクト画素の１つと
一致する位置における１組のビットを有することによっ
て、どのオブジェクトが問題のオブジェクトであるかを
決定する。ポインタ画像と入力画像はそれぞれ第３図に
指示されている“D"入力および“A"入力であり、各回路
ブロック（11）に対する１つの画素である。出力画像
は、出力ゲート（16）によって発された結果を示してい
る。この様に、１つの特別のオブジェクトを選択してい
るので、前記した様にすべてのセット画素を合計するこ
とによって、第２図の回路を介して、そのサイズを見る
ことができる。

本発明における主な特徴は、測定ユニットへ順次に読み
出され、Ｎに関して直線的な（一次的）に変化する場合
と異なり、log（Ｎ）に比例して増大する時間で測定値
が得られることである。

グレイ−レベル画像（image）グレイ−レベル画像への広がりは、いくつかの方法で行
ない得る。もっとも簡単な場合は、上述の技術をデジタ
ルグレイ−レベル表示の各ビット面に応用する場合であ
る。他の１つは、第２図に示されている回路によって、
コンパレータ（19）への入力が丁度２進数の代わりにグ
レイ値であることである。

次に、第３図の回路の入出力関係を説明する。

第３図の回路は、画像の中に１つ以上のオブジェクトが
存在する場合に、特別のオブジェクトを１つ選択して引
き出すために利用されるものである。この回路は、１次
元の画像について作用するものである。これをライン毎
に連続して応用することによって２次元の画像応用に使
用することができる。画像ラインは、以下のようにな
る。

ここで“0"は、背景を意味し、“1"はオブジェクトを表
わす。“1"で表わされている４画素から成る左のオブジ
ェクトを引き出すためには、以下の作用が行われる。

第３図の５個のゲートの各“セル”は、１つの画素を取
扱う。入力Ａは、画像ラインを表わすものであり、入力
Ｄは、どのオブジェクトが引き出されるべきかを指示す
る信号（ポインター）を表わしている。この様に、Ｄ
は、画像ラインの中の少なくとも１つのオブジェクトの
ポイントに対して“1"でなければならない。選択された
オブジェクトは、以下の説明から理解し得るように、ゲ
ート（16）の出力に関連して見つけられるであろう。

ケース1:ポイント（Ｄ）における数値が“1"であり、か
つ１つのオブジェクト（Ａ＝１）がある場合、ゲート
（12）（13）は開き、かつオブジェクトの画素をゲート
（16）から出力させる。左右の伝播信号は、セル（Ｌ＋
およびＲ＋）から発生する。

ケース2:ポイント（Ｄ）における数値が“0"（Ｄ＝０）
であるが、オブジェクトが存在する（Ａ＝１）場合、も
し隣り合っているセルの１つが伝播信号を発生させる
と、その時ゲート（12）と（13）はまだ開いており、か
つオブジェクトの画素は、ゲート（16）から出力する。
もし伝播信号がないならばオブジェクトは指示されてい
なく、出力に現われない。

この様に、上記の場合の出力の状態は、以下の通りであ
る。

本発明は、図面をもとにこれまで説明してきた実施例に
制限されるものではなく、本発明の範囲に反することな
く、種々に変更することができる。

これは、特にブール（Boolean）代数によるデジタル回
路（17）およびGLU（６）の設計を、既に説明した以外
のゲート組合せが達成されるよう、不変関数によって変
換できることに関連している。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭50−127574（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】マトリックス状に配列された複数のフォト
ダイオードからなるアレイ（１）のための装置であっ
て、それら（複数のフォトダイオード）がフォトダイオ
ードと接続された画像プロセッサ（３）と共に半導体基
板（４）上に集積されており、そこでは画像プロセッサ
（３）はフォトダイオードから到来する画像信号の画像
変換などの並列信号処理可能なタイプのものであり、さ
らに前記基板（４）上に配列されそしてプロセッサ
（３）に接続されたデジタル回路（17）を包含している
装置において、前記デジタル回路（17）は、処理される画像からの選択
された、画像プロセッサによって前もって決められた条
件を満たすように検出された複数の画素の数及び／また
は位置及び／または複数の位置の総和を決定することに
より、前記基板からの画像データフローの減少が達成さ
れることを特徴とする装置。
【請求項２】マトリックス状に配列された複数のフォト
ダイオードからなるアレイ（１）のための装置であっ
て、それら（複数のフォトダイオード）がフォトダイオ
ードと接続された画像プロセッサ（３）と共に半導体基
板（４）上に集積されており、そこでは画像プロセッサ
（３）は、フォトダイオードから到来する画像信号の画
像変換などの並列信号処理可能なタイプのものであり、
さらに、前記基板（４）上に配列され、そしてプロセッ
サ（３）に接続されたデジタル回路（17）を包含してい
る装置において、前記デジタル回路（17）はフォトダイオードと同じ数の
コンパレータ（19）を含み、そして当該コンパレータ
（19）は画像プロセッサに接続され、外部基準に相応す
る各々の画素についての出力に数値“1"と、乗算器（2
0）の数は前記コンパレータ（19）の数と等しく、そし
て乗算器（20）はそれぞれのコンパレータの出力に接続
され、そして前記基準が満たされるとき画像ポイントの
位置を示す出力を発生し、そしてそうでないとき、出力
“0"を発生し、かつデジタル加算器（21）はその入力が
乗算器（20）の出力に接続され、その出力は前記基準を
満たす複数の画素の数及び／または位置の測定値及び／
または位置の総和の測定値であることを特徴とする装
置。
【請求項３】マトリックス状に配列された複数のフォト
ダイオードからなるアレイ（１）のための装置であっ
て、それら（複数のダイオード）がフォトダイオードと
接続された画像プロセッサ（３）と共に半導体基板
（４）上に集積されており、そこでは画像プロセッサ
（３）は、フォトダイオードから到来する画像信号の画
像変換などの並列信号処理可能なタイプのものであり、
さらに、前もって選ばれたオブジェクトを選択するよう
に配列されたデジタル回路（17）を包含している装置に
おいて、当該装置は、各々のフォトダイオードについて１つづつ
の複数の回路ブロック（11）からなり、各回路ブロック
（11）がその画像ポイントがオブジェクトの背景かまた
は部分かを決定する入力と、選ばれたオブジェクトを表
示するポイントとしてその画像ポイントを選択する入力
の２つの入力を有することにより、前記回路ブロック
は、オブジェクトに相応して、当該回路ブロックによ
り、選ばれたオブジェクトに属することが既に指摘され
ている、その画像ポイントが選ばれたオブジェクトを示
すポイントであるかまたは画像ポイントが隣接するオブ
ジェクトのポイントであるとき、２進の信号を出力する
ように配列されていることを特徴とする装置。