JPS60500887A - マトリックス状に配列されたフォトダイオ−ド・アレイのための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マトリックス゛に耐重されたフォトダイオード・アレイのための装置 本発明は、マトリックス状に配列されたフォトダイオード・アレイのための装置 に関する。

このフォトダイオードは、それへ接続されている画像プロセッサと同じ基板に集 積され、がっこの画像プロセッサは、フォトダイオードから出る画像信号を画像 変換するような並列信号処理可能な型式になっている。

コンピユータ化された画像処理は、１９６０年代に既に実施されているが、装置 として、工業的に関心が持たれ、またアルゴリズムが満足の行くレベルに到達し たのは、ここ数年にすぎない。

従来、この種の画像処理は、ＴＶカメラ及びコンピュータが基本的な構成要素と なっている離散系で行なわれている。

この技術をより効果的に利用するため、１９８２年６月に開かれた第１０回北欧 半導体会議において、本発明者は、フォトダイオード・マトリックス並びに画像 プロセッサの形式をとるカメラを含む統合的解決法を提案した。この画像プロセ ッサは、高度の並列性を有し、そのため、画像に対し、迅速な操作をなすことが できる。

この種の装置は、専ら原型的な使い方をしているだけで使用の際に、画像処理の 結果を、回路から速く、しかも能率的に取り出すことができないので、全体とし て要求される能率が悪くなるのは明白である。

主な欠点は、この画像が、次の数値計算のベースになるので、結果として生ずる 画像を、回路がら読み出さなけ九ばならないことである。回路への接続の数が、 画素の数より相当少なく、この読み出しを直列方式で行なゎなけ九ばならないの で、これが、高速画像プロセッサの速度を、可成り減退させてしまう。

本発明の目的は１以上の欠点を解消することにある。

本発明によれば、プロセッサへ接続され、がっフォ１−ダイオード、及び画像プ ロセッサが、ディジタル基準を満たすべく作り上げた画素の数、または場所を決 定するようになっている組合せ型式、又は、シーケンス型式のディジタル回路を 含む装置が提供される。

本発明によれば、簡単に取り出せ、しかも、後の処理に使用できる高度に圧縮さ れた情報が提供されるので、画像データを読み出す手間は省かれる。

以下、添付の図面を参照して、本発明を説明する。

第１図は、単一の半導体基板に統合された本発明しこよる装置のブロックチャー トである。

第２図は、本発明によるディジタル回路の好適な１実施例を示す図である。

第３図は、本発明に含まれる回路ブロックの好適な１実施例を示す図である。

第１図において、（１）は、フォトダイオード（ＰＤ）から成るダイオード・マ トリックスを示す。これは、データバス（２）を介し、マトリックス状のフォト ダイオードと同数のチャンネルを有する画像プロセッサ（３）へ接続される。

その数については、はっきり云えないが、全ての信号は、画像プロセッサによっ て受取られ、かつ処理されるよう、ディジタル形に変換される。フォトダイオー ド・マトリックス（１）及び画像プロセッサ（３）は、確立した半導体技術を用 い、共通の半導体基板に取り付けられ、かつ画像プロセッサは、既に述べた形式 のもので、並列画像処理操作を行なうことができる。

このプロセッサは、画像レジスタ（Ｐ　ｎ）　（５）−大域論理ユニット（Ｇ　 Ｌ　Ｕ）（６）、隣接論理ユニット（Ｎ　Ｌ　Ｕ）（７）、ポイント論理ユニッ ト（Ｐ　Ｌ　Ｕ）（８）、およびアキュムレータレジスタ（Ａ）（９）から成る アレイを含んでいる。画像レジスタ（５）は、バス（２）を介し、Ｇ　Ｌ　Ｕ　 （６）の一方の入力と、アキュムレータ（９）の出力（１０）とに接続している 。

また、この出力は、Ｇ　Ｌ　Ｕ　（６）の別の入力と、Ｐ　Ｌ　ｔＪ　（８）の 一方の入力とへ接続している。Ｇ　Ｌ　Ｕ　（６）の出力は、ＮＬＵ（７）の入 力へ接続され、またこのユニットの出力は、Ｐ　Ｌ　Ｕ　（８）の別の入力へ接 続している。

ＰＬＵ（８）の出力は、アキュムレータレジスタの入力へ接続される。Ｇ　Ｌ　 Ｕ　（６）は、アキュムレータレジスタ（９）から送られてくる画像の然るべき オブジェクト、即ち、データバス（２）から出でくる画像りによって、どれが指 示されるか、次にその画像を、ダイオードマトリックス（１）か、画像レジスタ ・アレイ（５）のどれから発生させることができるかを、識別するべく作られて いる。

一つのオブジェクトを指摘するということは、画像Ａにおける少なくとも一つの 画素が、識別されるオブジェクトに属しており、それ故、ある２進値を持ってい ることを意味している。一つのオブジェクトを指摘するべく画像りを用いるとい うことは、対応している画素に、前記２進値が与えられていることを意味する。

Ｇ　Ｌ　Ｕ　（６）の好適な回路を第３図に示す。

ダイオードマトリックス（１）における各フォトダイオードに対するａ　Ｌ　Ｕ 　（６）は、２つの入力を有するＡＮＤゲート（１２）　（１３）とＯＲゲート （１４）（１，５）　（１６）とからなるブロック回路（１１）を含んでいる。

ＡＮＤゲート（１２）　（１３）の一方の入力は、アキュムレータレジスタ（９ ）へ接続され、他方の入力は、ＯＲゲート（１４）（１５）の出力へそれぞれ接 続している。ＡＮＤゲートの出力は、それぞれ、ＯＲゲート（１６）の入力へ接 続されている。

ＯＲゲート（１４）（１５）の一方の入力は、それぞれデータバス（２）へ接続 される。ＯＲゲート（１４）の他方の入力は、隣接するＧＬＵブロック回路にお けるＡＮＤゲート（１２）の出力へ接続され、ＯＲゲート（１５）の他方の入力 は、隣接する別のＧＬＵブロック回路におけるＡＮＤゲート（１３）の出力へ接 続されている。

ブロック回路（１１）は、次のように働らく。

対応する画素が、オブジェクトに属していれば、云い換えると、Ａ＝’ｌである 場合、画素は、指摘される可能性、即ち、Ｇ＝１．どなる可能性がある。

指摘されるべき画素に対する条件は、ゲート（１４）　（１５）の出力の少なく とも一つが、「１」にセットされることである。これは、画像ポイントが正確に 指示されたものであること、即ちＤ＝１になっている場合か、隣接するＧＬＵブ ロック回路のゲート（１２）若しくは（１３）の出力が「１」にセットされてい る場合、即ち対応する画素が、オブジェクトに属しているものと解かった場合の いずれかである。

これのもつ効果は、ａ　Ｌ　Ｕ　（６）のブロック回路（１１）が、ゲート（１ ２）　（１３）から出る出力信号を介して相互に協働していることである。ゲー ト（１２）の出力信号（Ｌ）は、ブロック回路からブロック回路への一方の方向 へ、また、ゲート（１３）の出力信号（１３）は、ブロック回路からブロック回 路への他の方向へ行くものと考えることができる。

ＮＬＵ（７）は、テンプレートを有するａ　Ｌ　Ｕ　（６）から出た画像の各ロ ーカル領域を比較するべくつくられている。この画像が、テンプレートと一致す る際に、これは、論理値「１」で示される。他のすべての場所において、画像は 論従って、Ｎ　Ｌ　Ｕ　（７）は、エツジ、若しくは絶縁ポイントをマークする ために用いられるが、画像をけた送りさせたり、それを反転させることもできる 。

Ｐ　Ｌ　Ｕ　（８）は、アキュムレータレジスタ（９）とＮ　Ｌ　Ｕ　（７）そ れぞれからもたらされる２つの画像の間におけるＡＮＤ。

ＯＲ１並びに排他的ＯＲに係る明確な論理操作を実行するべくつくられている。

例えば、排他的ＯＲ操作は、前記画像の間における差を指示するために用いられ る。

画像レジスタ・アレイ（５）およびアキュムレータレジスタ（９）は、画像の中 間的記憶をさせるのに用いられる。

本発明による装置は、組合せ型、又はシーケンス型のディジタル回路（１７）を 含んでいる。

基板（４）に設けられている回路（１７）は、ダイオードマトリックス（１）お よび画像プロセッサ（３）を介して、ディジタル基準を満たすべく確立されてい る画素の数または場所を決定するように作られている。

第１図において、例えば回路（１７）は、アキュムレータレジスタ（９）の出力 （１０）へ接続されているが、画像が存在しているプロセッサのポイントならど れに対しても接続できる。

計算ユニット、好ましくはコンピュータへ接続される回路（１７）の出力（１８ ）には、ディジタル数がつくられ、これが、オブジェクトの多くの特性、例えば 場所、長さ、周辺部、領域、および重心の位置などを計算するためのベースを形 成することができる。

第２図は、本発明によるディジタル回路（１７）の好適な構成を示す。この回路 は、多数のコンパレータ（１９）を含み、その数は、マトリックス（１）におけ るフォトダイオードの数と同じである。第２図には、例として、８組を示しであ る。

各コンパレータの各出力には、２つの出方を有するマルチプリケータ（２０）が 接続されている。ディジタル回路（１７）は、ディジタル加算回路（２１）を備 え、その入力は、マルチプリケータ（２０）の出力へ接続され、またその出方は 、回路の出力（１８）を形成する。

各コンパレータ（１９）は、もし、対応する画素が、例えば前に述べたコンピュ ータから送られてくるような外部条件と一致するなら、出力に対し、数値１を与 えるようになっている。

各マルチプリケータの別の入力に対し、一定の値１，２゜へ対応するようにして 用いられる。また、マルチプリケータの各出力は、前記基準が満たされるか、又 は数学的にゼロになる際に、画像ポイントの場所を決定する。

加算回路（２１）は、マルチプリケータ（２ｏ）から出てくる全ての値を合計す るようになっており、かつ結果として生ずる単一の数値である加算回路の出力信 号は、前記基準を満たしている画素に対する場所の数または和の測定値である。

コンパレータ（１９）の出力信号が、直接加算回路（２１）へ達するように、マ ルチプリケータがバイパスさせる際に、第１の場合が達成される。

本発明は、図面をもとにこれまで説明してきた実施例に制限されるものではなく 、本発明の範囲に反することなく、種々に変更することができる３ これは、特にプール（Ｂｏｏｌｅａｎ）代数によるディジタル回路（１７）およ びＧ　Ｌ　Ｕ　（６）の設計を、既に説明した以外のゲート組合せが達成される よう、不変関数によって変換できることに関連している。

国際調歪報告

Claims (1)

1. 【特許請求の範囲】 （１）フォトダイオードが、それへ接続される画像プロセッサと同じ基板（４） に集積され、かっこの画像プロセッサ（３）が、フォトダイオードから出てくる 画像信号を画像変換するような並列信号処理可能な型式になっている、マトリッ クス状に配列されたフォトダイオード・アレイ（１）のための装置であって、 前記装置が、前記基板（４）に取り付けられるとともに、プロセッサ（３）へ接 続され、かつフォトダイオード（１）および画像プロセッサ（３）が、ディジタ ル基準を満たすべくつくった画素の数、または場所、又はその場所の和を決定す るようにつくられている組合せ型式、又はシーケンス型式のディジタル回路（１ ７）を有していることを特徴とする、マトリックス状に配列されたダイオード・ アレイのための装置。 （２）ディジタル回路（Ｉ７）は、画像プロセッサへ接続され、しかも外部基準 に対応する各画素に対し、出方において数字「１」を発生させるにくっくられて いる、フォトダイオードと同数のコンパレータ（１９）と、各コンパレータの出 力へ接続さ九、しかも前記基準が満たされ、数学的に「０」になる際に、画像ポ イントの場所を指示する出力を発生するるへくっくられている、前記コンパレー タ（１９）と同数のマルチプリケータ（２ｏ）と、久方が、前記マルチプリケー タ（２０）の出方へ接続され、一方、出方が、前記基準を満たす画素の数または 場所、又はその場所の和の測定値とされるようになっているディジタル加算回路 （２１）とから成っていることを特徴とする請求の範囲第（１）項に記載の装置 。 （３）接続オブジェクトに属している画像ポイントを指摘するため、各フォトダ イオードに１組ずつ設けられているブロック回路（１１）から成り、前記各ブロ ック回路（１１）は、対象物における画像ポイントが、対象物に対する固有の基 準を満たし、同時に、対象物に属するものとして選択された際か、または対象物 に最も近い画像ポイントが指摘された際に、対象物に対応した２進信号を発生し うるようにつくられていることを特徴とする請求の範囲第（１）項に記載の装置 。