JPH0685612A - 確定したインパルスに応答するデイジタル・フイルタ - Google Patents

確定したインパルスに応答するデイジタル・フイルタ

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JPH0685612A
JPH0685612A JP5008799A JP879993A JPH0685612A JP H0685612 A JPH0685612 A JP H0685612A JP 5008799 A JP5008799 A JP 5008799A JP 879993 A JP879993 A JP 879993A JP H0685612 A JPH0685612 A JP H0685612A
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JP5008799A
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Jonathan D Coker
ジョナサン・ダレル・クッカー
Richard L Galbraith
リチャード・レオ・ガルブレイス
Pablo A Ziperovich
パブロ・アレジャンドロ・ジペロビッチ
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International Business Machines Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
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  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

(57)【要約】 【目的】 １０タツプ確定インパルス応答（ＦＩＲ）デ
イジタル・フイルタを与える。 【構成】 所定のタツプ・ウエイト値の複数個の部分的
な合計値がパレツトＲＡＭ中にストアされる。所定のタ
ツプ・ウエイト値を計算するために、ストアされた部分
的な合計値内の選択された合計値と共に、修飾子の一定
値が受け取られ、使用される。所定のフイルタ係数が計
算され、そして、計算された所定のタツプ・ウエイト値
とストアされた部分的合計値の所定の値とを使用して、
フイルタＲＡＭ中にストアされる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デイジタル・フイルタ
作用（digital filtering）を有する部分的応答信号の
発生及び最大確度の検出（partial-response signaling
and maximum-likelihood-ＰＲＭＬ）方式を使用した直
接アクセス・ストレージ装置（ＤＡＳＤ）に関し、より
詳細に言えば、ＰＲＭＬ方式を使用した磁気記録チヤネ
ルにおけるデイジタル・フイルタの分散された算術的手
法に関する。
【０００２】
【従来の技術】コンピユータは、データを書き込み可能
な媒体であつて、しかも、書き込まれたデータを後で読
み取ることのできる媒体を有するストレージ装置を補助
的なメモリとして含んでいる。デイスク装置は、通常、
デイスクの表面に磁化された形式でデータをストアする
のに用いる積層され回転する硬い磁気デイスクが組み込
まれている。データは、デイスクの表面に配列され、半
径方向に離隔された同心円状の情報トラツク中に記録さ
れる。駆動軸に向かう方向、または、駆動軸から離れる
方向に沿つた通路中で駆動される変換ヘツドは、デイス
クにデータを書き込み、或はデイスクからデータを読み
取る。デイスク上にデイジタル・データを書き込み、ま
たは、デイスク上からデイジタル・データを読み取るた
めに、ＰＲＭＬ方式のチヤネルを使用することによつ
て、高いデータ密度と、高いデータ速度とを達成するこ
とができる。
【０００３】ＰＲＭＬ方式のチヤネルのすべての利益を
享受するために、受け取られた信号、即ち読み取り信号
は、最大確度検出装置により決められた波形に対応する
信号スペクトルを最大確度検出装置の出力に発生するよ
うに特別に設計された等化フイルタを通らなければなら
ない。ＰＲＭＬシステムにおいてデイジタル・フイルタ
装置を使用する場合、そのフイルタ装置は、アナログか
らデイジタル変換器（ＡＤＣ）と、システムを制御し、
かつ、検出を行なう他の信号処理のハードウエアとの間
に設けられている。
【０００４】デイジタル・フイルタは、異なつたフイル
タ構造によつて実行されてきた。例えば、通常の形式の
二次デイジタル・フイルタの分散された算術的な（dist
ributed arithmetic-ＤＡ）方式、即ち分散算術的方式
が、米国特許第４８１１２６２号に開示されている。こ
の特許に開示されたデイジタル・フイルタは、後続のス
テツプで合計され、かつ、メモリをアドレスするために
繰り返し使用される各部分的合計値をデイジタル・フイ
ルタ中で発生するために、ルツクアツプ・テーブルを持
つ読取専用メモリを含む分散算術的テーブル・ルツクア
ツプ方式を使用している。
【０００５】ランダム・アクセス・メモリ（ＲＡＭ）に
よつて実行されるデイジタル・フイルタは、読取専用ス
トレージ（ＲＯＳ）装置の利点を上回る下記の利点を持
つている。第１に、ＲＡＭは、製造時において、正確な
システム変数調整（tuning）ができるけれども、ＲＯＳ
は、最良の場合でも、ＳＥＲ性能に直接に影響する所定
の（予め決められた）等化値（equalization）から、妥
協的な適合値を与えるだけである。第２に、ＲＡＭは、
開発、または製造において、磁気素子のデザインが変更
された場合でも、即座に対応することができるが、ＲＯ
Ｓの変更は、新しい回路モジユールを必要とし、また、
その変更に関連した対策時間を必要とする。第３に、Ｒ
ＡＭは、一つの製品から他の製品への移行性（migratea
bility）が可能である。
【０００６】１０タツプ・フイルタのような多数のタツ
プを有する従来の分散算術的（ＤＡ）デイジタル・フイ
ルタは、若し、ＲＡＭにおいて実行されたならば、受忍
できない程大きなラウンドオフ・エラー（roundoff err
or）（端数の丸めによる誤差値）が生じる。ＰＲＭＬ方
式のデータ・チヤネルにおいて、等化値毎に、多数のタ
ツプ・ウエイト値に対応する１０個の数字をストアし、
そして、これらの各ＲＡＭ値に対して必要な加算及び減
算を行なうためのハードウエアを設けることは、実用的
ではない。何故ならば、多数のロジツク回路を必要とす
る複雑性の問題に加えて、これらの回路動作による信号
遅延が生じ、更に重要なことは、ラウンドオフ・エラー
が非常に大きくなるからである。ＰＲＭＬ方式のデータ
・チヤネル中に経済的で実用的なＤＡデイジタル・フイ
ルタを備えたＲＡＭストレージを得ることが望まれてい
る。
【０００７】
【発明が解決しようとする課題】本発明の目的は、デイ
スク・フアイル装置のＰＲＭＬ方式の磁気記録チヤネル
用の改良されたデイジタル・フイルタを提供することに
ある。本発明の他の目的は、ストレージ装置中の従来の
デイジタル・フイルタの多くの問題点を解決し、実質的
な悪影響を与えないデイジタル・フイルタを提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明の目的は、ＰＲＭ
Ｌ方式のデータ・チヤネル中にＴ個のタツプを有し、確
定したインパルスに応答する（ＦＩＲ）デイジタル・フ
イルタによつて達成される。所定のタツプ・ウエイト値
の複数個の部分的合計値がパレツトＲＡＭの中にストア
される。修飾子（qualifier）の一定値が受け取られ、
この一定値は、所定のタツプ・ウエイト値を計算するた
めに、ストアされた部分的合計値の選択された値と共に
使用される。所定のフイルタ係数は、所定のタツプ・ウ
エイト値と、ストアされた部分的合計値の予め定義され
た値とを使用して計算され、計算結果はフイルタＲＡＭ
中にストアされる。
【０００９】
【実施例】図１を参照すると、参照数字１２で全体を示
されたデイスク駆動装置と、参照数字１４で全体を示さ
れた制御ユニツトとを含むデータ・ストレージ・デイス
ク・フアイル装置１０の一部を示す模式図が示されてい
る。本発明の良好な実施例において、データ・ストレー
ジ媒体１６は、硬い磁気デイスクの駆動装置１２中に組
み込まれているが、他のメモリ装置の構成も使用するこ
とができる。本発明を適用するストレージ装置は、図示
された特定のデータ・ストレージ・デイスク・フアイル
装置に限定されるものではないから、デイスク駆動装置
１２は簡略化されて示されている。
【００１０】図１及び図２を参照すると、デイスク駆動
装置１２は、少なくとも１つの磁気面２０を持つデイス
ク１８からなるデイスク積層体１６を含んでいる。デイ
スク１８は回転軸とモータとが組み合わされたモータ組
立体２６により回転される。各デイスク１８上のデータ
情報は、デイスク面２０上で移動し、対応する変換ヘツ
ド２８によつて読み取られ、または書き込まれる。
【００１１】複数個の変換ヘツド２８は、保持スピンド
ル３４の周りで同時に回転運動を行なえるように一緒に
固定されてアーム３２によつて担持されているスプリン
グ３０に装着されている。アーム３２の中の１つは、ヘ
ツド駆動モータ３８によつて揺動運動を行なう伸縮腕３
６を含んでいる。他の形式のヘツド駆動装置も、通常、
使用されているけれども、ヘツド駆動モータ３８は、磁
石とコア組立体とで動作するボイス・コイル・モータ３
９を含んでおり、磁石とコアの組立体は、追従されるべ
きデータ・シリンダと変換ヘツド２８とを整列するよう
位置付けるために、変換ヘツドを同期して半径方向に移
動するよう協働する。ボイス・コイル・モータ３９は、
一定の磁界の中で移動可能であり、コイルの移動の方向
及び速度は、供給される電流によつて制御される。デイ
スク・フアイル装置１０の動作の間で、デイスク・フア
イル装置１０の種々の素子は、ライン２６Ａ上のモータ
制御信号や、ライン３８Ａ上の位置制御信号のような制
御装置１４により発生される信号により動作が制御され
る。
【００１２】図３を参照すると、本発明のデイジタル・
フイルタ機能を含むデイスク・フアイル装置１０中で使
用される部分的応答信号の発生及び最大確度の検出（Ｐ
ＲＭＬ）方式の記録チヤネル４０のブロツク図が示され
ている。先ず、書き込みの場合を説明すると、書き込ま
れるデータは、例えば、記録されたデータ全体の順序に
おいて、奇数番目及び偶数番目の記録データ中の連続し
たゼロの最大ラン・レングスと、ゼロの最大数及び最小
数とのような予め定義されたラン・レングス制限条件を
有する変調コード化出力を与えるためのエンコーダ４２
に印加される。エンコーダ４２に続いて、１／（１−Ｄ
2）と記された前置コーダ４４が設けられており、ここ
で、Ｄはユニツト遅延演算子である。前置コーダに接続
されているＰＲＭＬ−ＰＲＥＣＯＭＰ、４６は、書き込
み回路４８に印加される変調バイナリ・パルスを与え、
書き込み回路４８は、デイスク面に対して変調書き込み
電流を与える。次に、読み取りの場合を説明すると、ア
ナログの読み取り信号は、（１−Ｄ2）演算動作によつ
て表示されたヘツド及びデイスクのブロツク５０におい
て得られる。読み取り信号は、可変利得増幅器（ＶＧ
Ａ）５２に印加され、ここで増幅された読み取り信号
は、低域フイルタ５４に印加される。フイルタを通過し
た読み取り信号は、例えば、６４個の６ビツト・サンプ
ル値を与えるデイジタル変換器（ＡＤＣ）５６によつ
て、アナログ形式からデイジタル形式に変換される。
【００１３】ＡＤＣ５６のサンプル値は、本発明に従つ
て構成される１０タツプの確定したインパルスに応答す
る（finite impulse response-ＦＩＲ）デイジタル・フ
イルタ５８と、利得及びタイミング制御回路６０とに印
加される。利得及びタイミング制御回路６０は、ＶＧＡ
５２に利得及び制御信号を与え、また、電圧で制御され
る発信器６２を介してＡＤＣ５６にタイミング制御信号
を与える。デイジタル・フイルタ５８を通過して濾過さ
れた信号は、読み取られたデータの最大確度（maximum
likelihood-ＭＬ）の検出処理を完成するために、デコ
ーダ６６に接続されたビテルビ（Viterbi）デコーダ６
４に印加される。
【００１４】図４を参照すると、本発明に従つて構成さ
れたデイジタル・フイルタ５８のブロツク図が示されて
いる。
【００１５】ＦＩＲデイジタル・フイルタ５８は次式に
よつて定義される。
【００１６】
【数１】
【００１７】上式において、ｙnはｎ時間におけるフイ
ルタの出力サンプル値であり、Ｔ1．．．Ｔ10はタツプ
・ウエイト値であり、Ｘnはｎ番目のデイジタル・サン
プル値である。
【００１８】デイジタル・フイルタ５８は、その内部Ｒ
ＡＭの中に、以下に示した３２個の数字をストアしてい
る。
【００１９】
【表１】 フイルタのＲＡＭのアドレス フイルタのＲＡＭ中にストアされた値 00000 (-T1)+(-T3)+(-T5)+(-T7)+(-T9) 00001 (-T1)+(-T3)+(-T5)+(+T7)+(-T9) 00010 (-T1)+(-T3)+(+T5)+(-T7)+(-T9) 00011 (-T1)+(-T3)+(+T5)+(+T7)+(-T9) 00100 (-T1)+(+T3)+(-T5)+(-T7)+(-T9) 00101 (-T1)+(+T3)+(-T5)+(+T7)+(-T9) 00110 (-T1)+(+T3)+(+T5)+(-T7)+(-T9) 00111 (-T1)+(+T3)+(+T5)+(+T7)+(-T9) 01000 (+T1)+(-T3)+(-T5)+(-T7)+(-T9) 01001 (+T1)+(-T3)+(-T5)+(+T7)+(-T9) 01010 (+T1)+(-T3)+(+T5)+(-T7)+(-T9) 01011 (+T1)+(-T3)+(+T5)+(+T7)+(-T9) 01100 (+T1)+(-T3)+(-T5)+(-T7)+(-T9) 01101 (+T1)+(+T3)+(-T5)+(+T7)+(-T9) 01110 (+T1)+(+T3)+(+T5)+(-T7)+(-T9) 01111 (+T1)+(+T3)+(+T5)+(+T7)+(-T9) 10000 (-T2)+(-T4)+(-T6)+(-T8)+(-T10) 10001 (-T2)+(-T4)+(-T6)+(+T8)+(-T10) 10010 (-T2)+(-T4)+(+T6)+(-T8)+(-T10) 10011 (-T2)+(-T4)+(+T6)+(+T8)+(-T10) 10100 (-T2)+(+T4)+(-T6)+(-T8)+(-T10) 10101 (-T2)+(+T4)+(-T6)+(+T8)+(-T10) 10110 (-T2)+(+T4)+(+T6)+(-T8)+(-T10) 10111 (-T2)+(+T4)+(+T6)+(+T8)+(-T10) 11000 (+T2)+(-T4)+(-T6)+(-T8)+(-T10) 11001 (+T2)+(-T4)+(-T6)+(+T8)+(-T10) 11010 (+T2)+(-T4)+(+T6)+(-T8)+(-T10) 11011 (+T2)+(-T4)+(+T6)+(+T8)+(-T10) 11100 (+T2)+(+T4)+(-T6)+(-T8)+(-T10) 11101 (+T2)+(+T4)+(-T6)+(+T8)+(-T10) 11110 (+T2)+(+T4)+(+T6)+(-T8)+(-T10) 11111 (+T2)+(+T4)+(+T6)+(+T8)+(-T10)
【００２０】これらの３２個の数字は１０タツプ・ウエ
イト値の関数である。各等化値は、拡張時に無視できる
ラウンドオフ・エラーを持つ８個の９ビツト数字でスト
アされる。本発明に従つて、１０タツプ・ウエイト値
は、以下の８個の数字でストアされる。
【００２１】先ず、タツプ・ウエイト値は、以下の制約
条件の１つに従がわねばならない。
【００２２】
【数２】
【００２３】これらの制約条件は、以下の理由により必
要である。即ち、同期をとるための裕度を、１０タツプ
・フイルタよりも、８タツプ・フイルタの場合を狭くす
ることによつて、２タツプ・ウエイト値を固定して、８
タツプ・ウエイト値が与えられるようにするからであ
る。これらの制約条件を用いることによつて、２タツプ
・ウエイト値は、以下の式で定義付けられた８つの所定
の数字から計算される。
【００２４】 T1 - T3 + T5 - T7 + T9 = K1 T2 - T4 + T6 - T8 + T10 = K2
【００２５】４個の偶数のタツプ・ウエイト値が与えら
れた時、５番目のタツプ・ウエイト値は、与えられたK2
から計算可能である。同様に、４個の奇数のタツプ・ウ
エイト値が与えられた時、５番目のタツプ・ウエイト値
は、与えられたK2から計算可能である。予め決められる
（所定の）値、K1、K2はフイルタのモードに依存する。
【００２６】８個のタツプ・ウエイト値は、以下のよう
に、パレツトＲＡＭストレージ中にストアされる。
【００２７】
【表２】 パレツトＲＡＭテーブルの内容 パレツトＲＡＭのアドレス パレツトＲＡＭ中にストアされる値 A0A1A2A3A4A5000 T3 - T5 A0A1A2A3A4A5001 -T3 - T5 A0A1A2A3A4A5010 T7 - T9 A0A1A2A3A4A5011 -T7 - T9 A0A1A2A3A4A5100 T4 - T6 A0A1A2A3A4A5101 -T4 - T6 A0A1A2A3A4A5110 T8 - T10 A0A1A2A3A4A5111 -T8 - T10
【００２８】各インターリーブの４タツプ・ウエイト値
を含む部分的合計値の８個の数字は、各等化値に対して
パレツトＲＡＭ中にストアされる。８個のタツプ・ウエ
イト値の上述の制約条件を与えられた従来の直接ストア
の方法と比較して、本発明の方法のストレージ効率は低
下しない。然しながら、直接にストアする８タツプ・ウ
エイトは、ラウンドオフの有害な結果を与え、そして、
ロジツクの複雑さ及びロジツクの動作速度に関しても最
適ではない。
【００２９】T1は、式T1 - T3 + T5 - T7 + T9 = K1を
用いて算出される。次に、奇数タツプ・フイルタＲＡＭ
の00000から01111までの各アドレスは、計算された値T1
と、２つのパレツトＲＡＭ値とを含む３つの値の加算
（または減算）を行なつた合計値がロードされる。例え
ば、表１に示したように、ロケーシヨン00001のフイル
タＲＡＭの値は、-[T1] + [-T3-T5] + [T7-T9]である。
同様に、T2は、式T2 - T4 + T6 - T8 + T10 = K2を用い
て算出され、それらの値は、偶数タツプ・フイルタＲＡ
Ｍのロケーシヨンの10000乃至11111の各アドレスにロー
ドするのに用いられる。フイルタＲＡＭの各数値に必要
とされる演算は、下記の表３に示されている。表３にお
いて、Ｐnは、使用するパレツトＲＡＭロケーシヨンの
ｎ番目の値を表わす。
【００３０】
【表３】 フイルタＲＡＭのアドレス ロケーシヨンのために必要な演算 00000 -T1 + P1 + P3 00001 -T1 + P1 + P2 00010 -T1 - P0 + P3 00011 -T1 - P0 + P2 00100 -T1 + P0 + P3 (= -K1) 00101 -T1 + P0 + P2 00110 -T1 -P1 + P3 00111 -T1 - P1 + P2 01000 +T1 + P1 + P3 01001 +T1 + P1 + P2 01010 +T1 - P0 + P3 01011 +T1 - P0 + P2 01100 +T1 + P0 + P3 01101 +T1 + P0 + P2 01110 +T1 - P1 + P3 01111 +T1 - P1 + P2 10000 -T2 + P5 + P7 10001 -T2 + P5 + P6 10010 -T2 - P4 + P7 10011 -T2 - P4 + P6 10100 -T2 + P4 + P7 (= -K2) 10101 -T2 + P4 + P6 10110 -T2 - P5 + P7 10111 -T2 - P5 + P6 11000 +T2 + P5 + P7 11001 +T2 + P5 + P6 11010 +T2 - P4 + P7 11011 +T2 - P4 + P6 11100 +T2 + P4 + P7 11101 +T2 + P4 + P6 11110 +T2 - P5 + P7 11111 +T2 - P5 + P6
【００３１】上表において、加算演算を最小限に止める
ことによつて、受忍可能なラウンドオフ・エラーの特性
が達成される。
【００３２】図４は、表３に示された演算を行なうため
のＤＡフイルタ５８を示すブロツク図である。３路加算
器８０は、表３に必要とされる演算を遂行する。デコー
ド・カウンタ８２は、パレツトＲＡＭ８４及びフイルタ
ＲＡＭ８６の両方に対するアドレス及び読み取り／書き
込み制御信号と、２つのマルチプレクサ８８及び９０の
選択ビツトと、加算器８０の符号制御信号と、２つのデ
ータ・ラツチ９２及び９４のストローブ信号とを含んで
ＤＡデイジタル・フイルタ５８に必要な制御信号を与え
る。奇数タツプ・ウエイト値のフイルタＲＡＭの部分に
対して、回路の最初の動作は、例えば-P0-P3-K1に等し
い-T1を計算することである。計算されたT1の結果は、
次の動作のために、上部のラツチ９２に差し向けられ、
そして、-K1は、アドレス、00010のようなフイルタＲＡ
Ｍ８６のロケーシヨンにストアするために選択される。
フイルタＲＡＭの残りの１５個の奇数タツプ・ウエイト
値は、フイルタＲＡＭ中に直接にストアするために適当
な符号制御の下で、パレツトＲＡＭ８４からのＰn値を
加算器８０の下部の２つの入力に与えることによつて計
算される。次に、偶数インターリーブのためにも同様の
動作が繰り返される。つまり、マルチプレクサ８８及び
９０の入力に現われる-K2の値及び-T2の値が計算され、
そして、上部のラツチ９２中にストアされる。この方法
により、T1及びT2を計算するための別個のハードウエア
は必要としない。
【００３３】計算値T1及びT2中に与えられたラウンドオ
フ・エラーを最小にすることによつて、すべての演算動
作で与えられるラウンドオフ・エラーは最小にされる。
利得制御６０は、合計値、T1 = -P0 -P3 -K1中で与えら
れたラウンドオフ・エラーが消去されるような方法でデ
イジタル・フイルタ５８の利得に対して、制御され、逐
次増加的な調節を与える。従つて、T1は、パレツトＲＡ
Ｍ８４及びフイルタＲＡＭ８６中にストアされたＲＡＭ
値と同じ有効デイジツト数を含んでいる。３路加算器８
０の出力は、最悪の場合で、１ＬＳＢのラウンドオフ・
エラーを持つている。パレツトＲＡＭのＬＳＢの大きさ
の程度は、デイジタル・フイルタの合計値出力よりも小
さく、これは、ラウンドオフ・エラーの差異を無視でき
る程小さくさせる。
【００３４】動作時において、ＤＡデイジタル・フイル
タ５８は、フイルタＲＡＭをロードするために、例えば
３２０クロツク・サイクルか、または、計算ロジツクか
ら８ビツトの修飾子を受け取つた後、１セクタ・タイム
の約５％の時間を必要とする。
【００３５】要約すると、本発明のデイジタル・フイル
タ５８の効果的な等化ストレージ効率は、従来の直接的
な圧縮／拡張方式よりも遥かに優れている。第１に、等
化値をストアするために必要とする数値の数は、タツプ
・ウエイト値の数よりも少ないことである。第２に、こ
の拡張技術は、ラウンドオフ・エラー及びロジツク回路
の複雑さを妥当な範囲内に止め、そして、合計値を計算
するために必要な算術演算の回数を最小限に止どめるこ
とである。従来の直接的なストア方式とは異なつて、本
発明の技術は、ラウンドオフの影響を受忍可能範囲に止
めるために、ストレージのパレツトＲＡＭの幅をフイル
タＲＡＭよりも幅広くすることを必要としない。
【００３６】加えて、フアイル・プロセツサ・ストレー
ジの代わりに、チヤネル中の等化ストレージを使用する
ことは、等化値の索引付けを可能にする。パワー・オン
・ルーチンの後、等化値の変更が必要な時に、フアイル
・プロセツサは、等化値の修飾子を特定するだけでよ
い。この利点は、第１に、多数のフアイルＲＡＭを必要
としないことであり、第２に、情報転送速度は、例えば
８倍乃至３２倍まで高速化することができ、インターフ
エース全体の時間を改善する。
【００３７】
【発明の効果】本発明は、デイスク・フアイル装置中の
部分的応答信号の場及び最大確度の検出方式の磁気記録
チヤネルに用いられるデイジタル・フイルタを与える。
【図面の簡単な説明】
【図１】本発明を適用するデータ・ストレージ・デイス
ク・フアイル装置の模式図である。
【図２】図１の装置の１つのデイスク面のアクセス機構
を示す図である。
【図３】図１に示したデータ・ストレージ・デイスク・
フアイル装置中の部分的応答信号の発生及び最大確度の
検出（ＰＲＭＬ）方式のチヤネルを説明するためのブロ
ツク図である。
【図４】本発明のデイジタル・フイルタの実施例のブロ
ツク図である。
【符号の説明】
１０ デイスク・フアイル装置 １２ デイスク駆動装置 １４ 制御ユニツト １６ ストレージ媒体 １８ 磁気デイスク ２０ 磁気面 ２８ 変換ヘツド ４０ 記録チヤネル ４２ エンコーダ ４４ 前置コーダ ４８ 書き込み回路 ５０ 変換ヘツド及び磁気デイスクのブロツク ５２ 可変利得増幅器 ５４ 低域フイルタ ５６ アナログからデイジタル変換器（ＡＤＣ） ５８ デイジタル・フイルタ ６０ 利得及びタイミング制御回路 ６２ 電圧で制御される発信器 ６４ ビテルビ・タイプのデコーダ ６６ デコーダ ８０ ３路加算器 ８２ デコード・カウンタ ８４ パレツトＲＡＭ ８６ フイルタＲＡＭ ８８、９０ マルチプレクサ ９２、９４ ラツチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・レオ・ガルブレイス アメリカ合衆国ミネソタ州、ロチェスタ ー、フィフティセカンド・ストリート ノ ースウエスト 2232 (72)発明者 パブロ・アレジャンドロ・ジペロビッチ アメリカ合衆国カリフォルニア州、サンジ エゴ、レボン・ドライブ ナンバー101 3393

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 Ｔ個のタツプを有し、確定したインパル
    スに応答する（ＦＩＲ）デイジタル・フイルタにおい
    て、 所定のタツプ・ウエイト値の複数個の部分的合計値をス
    トアする手段と、 修飾子の一定値を受け取る手段と、 上記ストアされた部分的合計値の選択された合計値と、
    上記受け取られた一定値とを用いて、所定のタツプ・ウ
    エイト値を計算する手段と、 上記計算された、所定のタツプ値と、上記ストアされた
    部分的合計値の予め定義された合計値とを用いて、所定
    のフイルタ係数を計算し、かつストアする手段とからな
    る確定したインパルスに応答するデイジタル・フイル
    タ。
  2. 【請求項２】 上記部分的合計値ストア手段及び上記フ
    イルタ係数ストア手段はランダム・アクセス・メモリを
    含んでいることを特徴とする請求項１に記載の確定した
    インパルスに応答するデイジタル・フイルタ。
  3. 【請求項３】 上記ストアされたタツプ・ウエイト値の
    複数個の部分的合計値は、所定の奇数タツプ・ウエイト
    値の部分的合計値と、所定の偶数タツプ・ウエイト値の
    部分的合計値とを含んでいることを特徴とする請求項１
    に記載の確定したインパルスに応答するデイジタル・フ
    イルタ。
  4. 【請求項４】 上記計算する手段は、３路加算器を含む
    ことを特徴とする請求項１に記載の確定したインパルス
    に応答するデイジタル・フイルタ。
  5. 【請求項５】 １０タツプを持つ確定したインパルスに
    応答するデイジタル・フイルタにおいて、 所定の奇数タツプ・ウエイト値の４つの部分的合計値
    と、所定の偶数タツプ・ウエイト値の４つの部分的合計
    値とをストアする手段と、 修飾子の奇数の一定値と、修飾子の偶数の一定値とを受
    け取る手段と、 所定の奇数タツプ・ウエイト値と、所定の偶数タツプ・
    ウエイト値とを計算する加算手段と、上記所定の奇数タ
    ツプ・ウエイト値は、所定の奇数タツプ・ウエイト値の
    上記ストアされた部分的合計値の２つの値と、上記受け
    取られた奇数の一定値とを加算することによつて計算さ
    れることと、上記所定の偶数タツプ・ウエイト値は、所
    定の偶数タツプ・ウエイト値の上記ストアされた部分的
    合計値の２つの値と、上記受け取られた偶数の一定値と
    を加算することによつて計算されることと、 所定のフイルタ係数を計算するために、上記加算手段は
    上記計算された、所定のタツプ・ウエイト値と、上記ス
    トアされた部分的合計値の予め定義された合計値とを用
    いることとを含む確定したインパルスに応答するデイジ
    タル・フイルタ。
  6. 【請求項６】 上記加算手段に対する符合制御を含む制
    御信号を与えるカウンタを含むことを特徴とする請求項
    ７に記載の確定したインパルスに応答するデイジタル・
    フイルタ。
  7. 【請求項７】 ハウジングと、 軸の周りに回転するように上記ハウジング中に装着さ
    れ、かつ、データをストアするための少なくとも１つの
    デイスク面を有する少なくとも１つのデイスクと、 上記デイスク面上を移動するように設けられ、上記デイ
    スク面にデータを書き込み、または上記デイスク面から
    データを読み取るための変換手段と、 上記変換手段に結合された部分的応答信号の発生及び最
    大確度の検出（ＰＲＭＬ）方式のデータ・チヤネル中に
    あり、デイジタル・サンプル値を濾過するためのデイジ
    タル・フイルタとからなるＰＲＭＬ方式のデータ・チヤ
    ネルを含む直接アクセス・ストレージ装置において、 所定のタツプ・ウエイト値の複数個の部分的合計値をス
    トアする手段と、 一定クオリフアイア値を受け取る手段と、 上記ストアされた部分的合計値の選択された合計値と、
    上記受け取つた一定値とを用いて、所定のタツプ・ウエ
    イト値を計算する手段と、 上記計算された、所定のタツプ・ウエイト値と、上記ス
    トアされた部分的合計値の予め定義された合計値とを用
    いて、所定のフイルタ係数値を計算し、ストアする手段
    とを含むことを特徴とするデイジタル・フイルタ。
JP5008799A 1992-03-16 1993-01-22 確定したインパルスに応答するデイジタル・フイルタ Pending JPH0685612A (ja)

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