JPH0683512B2 - ネットワ−ク構成 - Google Patents
ネットワ−ク構成Info
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- JPH0683512B2 JPH0683512B2 JP59024300A JP2430084A JPH0683512B2 JP H0683512 B2 JPH0683512 B2 JP H0683512B2 JP 59024300 A JP59024300 A JP 59024300A JP 2430084 A JP2430084 A JP 2430084A JP H0683512 B2 JPH0683512 B2 JP H0683512B2
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- JP
- Japan
- Prior art keywords
- switch
- network
- space
- interface circuit
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 （従来技術） 本発明は時分割交換機のネットワーク容量を拡張するた
めのネットワーク構成に関するものである。
めのネットワーク構成に関するものである。
（従来技術） 関係文献名 近代通信交換工学 昭和48年１月20日 第１版発行 電気書院 ８空間分割形スイッチ回路網 ９ 時分割形スイッチ回路網 時分割交換機は時分割多重化された情報の時間的位置を
交換する時間スイッチと経路を選択する空間スイッチの
組合せで構成されている。
交換する時間スイッチと経路を選択する空間スイッチの
組合せで構成されている。
従来、空間スイッチの規模が10,000erl程度の大きさを
もつ時、時間スイッチと空間スイッチを別ユニットの別
機能モジュールに分離した構成としていた。
もつ時、時間スイッチと空間スイッチを別ユニットの別
機能モジュールに分離した構成としていた。
第１図はｎ×ｎの格子構成をもつ空間スイッチとｎ個の
１次時間スイッチ３とｎ個の２次時間スイッチ４で構成
したネットワークを示している。１次時間スイッチ３と
空間スイッチ１の入力との接続は入線11を介して接続
し、２次時間スイッチ４と空間スイッチ１の出力との接
続は出線12を介して接続する。空間スイッチ１を４つに
分割した場合、ｎ×ｎのマトリックスを構成するために
分割空間スイッチ20〜23の入力を１次時間スイッチ３に
複式接続しなければならない。さらに分割空間スイッチ
20と22及び21と23の出力を、オアした出力を２次時間ス
イッチ４に接続しなければならない。１次時間スイッチ
３、２次時間スイッチをそれぞれn/4個群としたブロッ
クを１時間スイッチ群50〜53、２次時間スイッチ群60〜
63と称することにする。
１次時間スイッチ３とｎ個の２次時間スイッチ４で構成
したネットワークを示している。１次時間スイッチ３と
空間スイッチ１の入力との接続は入線11を介して接続
し、２次時間スイッチ４と空間スイッチ１の出力との接
続は出線12を介して接続する。空間スイッチ１を４つに
分割した場合、ｎ×ｎのマトリックスを構成するために
分割空間スイッチ20〜23の入力を１次時間スイッチ３に
複式接続しなければならない。さらに分割空間スイッチ
20と22及び21と23の出力を、オアした出力を２次時間ス
イッチ４に接続しなければならない。１次時間スイッチ
３、２次時間スイッチをそれぞれn/4個群としたブロッ
クを１時間スイッチ群50〜53、２次時間スイッチ群60〜
63と称することにする。
第２図は時間スイッチモジュールと分割空間スイッチモ
ジュールの２つのモジュールから第１図に示すネットワ
ークを構成する従来のネットワーク構成図である。時間
スイッチモジュール０〜３は１次時間スイッチ群50〜5
3、２次時間スイッチ群60〜63、モジュール間の接続を
司どるインタフェース回路a0〜a3,a0′〜a3′,d0〜d3,d
0′〜d3′から構成され、記号の下位がモジュール番号
を表わし、下位番号が等しいものが同一モジュールを示
す。また、分割空間スイッチモジュール０〜３は分割空
間スイッチ20〜23、インタフェース回路b0〜b3,b0′〜b
3′,c0〜c3,c0′〜c3′から構成され、下位番号が等し
いものが同一モジュールを示す。前述したｎ×ｎのマト
リックスを構成するために１次時間スイッチ群50の出力
を分割空間スイッチモジュール0,1に複式接続する場
合、１次時間スイッチ群50とインタフェース回路a0及び
a0′を複式接続し入線j00及びj01を介して分割空間スイ
ッチモジュール０内のインタフェース回路b0及び分割空
間スイッチモジュール１内のインタフェース回路b1と接
続する。時間スイッチモジュール１〜３と分割空間スイ
ッチモジュール０〜３の他の入側複式接続についても同
様である。次に、分割空間スイッチ20と22の出力をオア
するには分割空間スイッチ20の出力をインタフェース回
路c0から出線k00を介して時間スイッチモジュール０内
に設置したインタフェース回路d0に接続する。一方、分
割空間スイッチ22の出力をインタフェース回路c2から出
線k20を介して時間スイッチモジュール０内に設置した
インタフェース回路d0′に接続する。インタフェース回
路d0及びd0′の出力を、オアした出力を２次時間スイッ
チ群60へ接続する。時間スイッチモジュール１〜３と分
割空間スイッチモジュール０〜３の他の出側複式接続に
ついても同様である。
ジュールの２つのモジュールから第１図に示すネットワ
ークを構成する従来のネットワーク構成図である。時間
スイッチモジュール０〜３は１次時間スイッチ群50〜5
3、２次時間スイッチ群60〜63、モジュール間の接続を
司どるインタフェース回路a0〜a3,a0′〜a3′,d0〜d3,d
0′〜d3′から構成され、記号の下位がモジュール番号
を表わし、下位番号が等しいものが同一モジュールを示
す。また、分割空間スイッチモジュール０〜３は分割空
間スイッチ20〜23、インタフェース回路b0〜b3,b0′〜b
3′,c0〜c3,c0′〜c3′から構成され、下位番号が等し
いものが同一モジュールを示す。前述したｎ×ｎのマト
リックスを構成するために１次時間スイッチ群50の出力
を分割空間スイッチモジュール0,1に複式接続する場
合、１次時間スイッチ群50とインタフェース回路a0及び
a0′を複式接続し入線j00及びj01を介して分割空間スイ
ッチモジュール０内のインタフェース回路b0及び分割空
間スイッチモジュール１内のインタフェース回路b1と接
続する。時間スイッチモジュール１〜３と分割空間スイ
ッチモジュール０〜３の他の入側複式接続についても同
様である。次に、分割空間スイッチ20と22の出力をオア
するには分割空間スイッチ20の出力をインタフェース回
路c0から出線k00を介して時間スイッチモジュール０内
に設置したインタフェース回路d0に接続する。一方、分
割空間スイッチ22の出力をインタフェース回路c2から出
線k20を介して時間スイッチモジュール０内に設置した
インタフェース回路d0′に接続する。インタフェース回
路d0及びd0′の出力を、オアした出力を２次時間スイッ
チ群60へ接続する。時間スイッチモジュール１〜３と分
割空間スイッチモジュール０〜３の他の出側複式接続に
ついても同様である。
以上説明したうに、従来のネットワーク構成はネットワ
ークを構成する単位機能モジュールが２種類存在するた
めに、モジュール数、モジュールを構成している気温的
単位であるパッケージ数、モジュール間インタフェース
のためのハード量及びモジュール間接続ケーブル本数が
増加するという欠点があった。
ークを構成する単位機能モジュールが２種類存在するた
めに、モジュール数、モジュールを構成している気温的
単位であるパッケージ数、モジュール間インタフェース
のためのハード量及びモジュール間接続ケーブル本数が
増加するという欠点があった。
（発明の目的） 本発明は、この様な欠点を解決するためになされたもの
で、時間スイッチと空間スイッチを１つの単位としたネ
ットワークモジュールを用いてネットワーク容量に応じ
たネットワーク構成を提供するものである。
で、時間スイッチと空間スイッチを１つの単位としたネ
ットワークモジュールを用いてネットワーク容量に応じ
たネットワーク構成を提供するものである。
（発明の構成） 本発明は、最大ｎ×ｎの格子構成を有する空間スイッチ
（Ｓ）と、該空間スイッチの入側出側に1:1で接続可能
な入側、出側各最大ｎ個の時間スイッチ（Ｔ）で構成さ
れるＴ−Ｓ−Ｔ形式のネットワーク構成において、前期
最大ｎ×ｎの空間スイッチを同一単位の４個の格子構成
の空間スイッチに分割し、この分割された１つの空間ス
イッチと、該空間スイッチの入側に第１の遅延回路を経
由して接続する第１次時間スイッチと、該空間スイッチ
の出側に第２の遅延回路を経由して接続する第２次時間
スイッチと、前記第１時間スイッチに接続し信号を送出
する第１の送信インタフェース回路と、信号を受信して
前記空間スイッチの入側に接続する第１の受信インタフ
ェース回路と、前記空間スイッチの出側に接続し信号を
送出する第２の送信インタフェース回路及び信号を受信
し前記２次時間スイッチに接続する第２の受信インタフ
ェース回路より構成されるネットワークモジュールを２
個ないし４個設けてなるネットワーク構成であって、前
記各ネットワークモジュールの前記１次時間スイッチの
出力が前記ネットワークを構成する全てのネットワーク
モジュールの前記２次時間スイッチと接続できるよう
に、前記各ネットワークモジュールの前記第１の送信イ
ンタフェース回路と他のネットワークモジュールの前記
第１の受信インタフェース回路、前記各ネットワークモ
ジュールの第２の送信インタフェース回路と他のネット
ワークモジュールの第２の送信インタフェース回路を適
宜接続して、ネットワークを構成するものである。
（Ｓ）と、該空間スイッチの入側出側に1:1で接続可能
な入側、出側各最大ｎ個の時間スイッチ（Ｔ）で構成さ
れるＴ−Ｓ−Ｔ形式のネットワーク構成において、前期
最大ｎ×ｎの空間スイッチを同一単位の４個の格子構成
の空間スイッチに分割し、この分割された１つの空間ス
イッチと、該空間スイッチの入側に第１の遅延回路を経
由して接続する第１次時間スイッチと、該空間スイッチ
の出側に第２の遅延回路を経由して接続する第２次時間
スイッチと、前記第１時間スイッチに接続し信号を送出
する第１の送信インタフェース回路と、信号を受信して
前記空間スイッチの入側に接続する第１の受信インタフ
ェース回路と、前記空間スイッチの出側に接続し信号を
送出する第２の送信インタフェース回路及び信号を受信
し前記２次時間スイッチに接続する第２の受信インタフ
ェース回路より構成されるネットワークモジュールを２
個ないし４個設けてなるネットワーク構成であって、前
記各ネットワークモジュールの前記１次時間スイッチの
出力が前記ネットワークを構成する全てのネットワーク
モジュールの前記２次時間スイッチと接続できるよう
に、前記各ネットワークモジュールの前記第１の送信イ
ンタフェース回路と他のネットワークモジュールの前記
第１の受信インタフェース回路、前記各ネットワークモ
ジュールの第２の送信インタフェース回路と他のネット
ワークモジュールの第２の送信インタフェース回路を適
宜接続して、ネットワークを構成するものである。
以下、本発明の実施例を図にしたがって詳細に説明す
る。
る。
第３図は本発明の実施例のネットワーク構成図である。
同図は第２図における時間スイッチモジュールと分割空
間スイッチモジュールの併合しなネットワークモジュー
ルを単位としたネットワーク等価である。即ち、１次時
間スイッチ群50、２次時間スイッチ群60と分割空間スイ
ッチ20が同一モジュールとなるため、１次時間スイッチ
群50と分割空間スイッチ20及び分割空間スイッチ20と２
次時間スイッチ群60は直接接続することができる。この
ため、従来のネットワーク構成（第２図）上では必要で
あった入線j00を介し使用されているモジュール間接続
のためインタフェース回路a0,b0が不要となる。また、
同様の理由から出線k00を介して使用されているモジュ
ール間接続のためインタフェース回路c0,d0が不要とな
る。
同図は第２図における時間スイッチモジュールと分割空
間スイッチモジュールの併合しなネットワークモジュー
ルを単位としたネットワーク等価である。即ち、１次時
間スイッチ群50、２次時間スイッチ群60と分割空間スイ
ッチ20が同一モジュールとなるため、１次時間スイッチ
群50と分割空間スイッチ20及び分割空間スイッチ20と２
次時間スイッチ群60は直接接続することができる。この
ため、従来のネットワーク構成（第２図）上では必要で
あった入線j00を介し使用されているモジュール間接続
のためインタフェース回路a0,b0が不要となる。また、
同様の理由から出線k00を介して使用されているモジュ
ール間接続のためインタフェース回路c0,d0が不要とな
る。
なお最大ｎ×ｎのネットワーク構成を同一単位のネット
ワーク構成に４分割した場合、１モジュール当りの空間
スイッチの構成はn/2×n/2の規模となる。分割された１
空間スイッチ当りの時間スイッチは、空間スイッチの入
線数n/2に対して最終的にはn/2個必要となるが、入線側
は他のモジュールと複式に接続される。このような場
合、分割した各モジュールに均等のハードを設置するこ
とが望ましく、従って分割された１空間スイッチ当りn/
2×1/2＝n/4個の時間スイッチが必要となる。
ワーク構成に４分割した場合、１モジュール当りの空間
スイッチの構成はn/2×n/2の規模となる。分割された１
空間スイッチ当りの時間スイッチは、空間スイッチの入
線数n/2に対して最終的にはn/2個必要となるが、入線側
は他のモジュールと複式に接続される。このような場
合、分割した各モジュールに均等のハードを設置するこ
とが望ましく、従って分割された１空間スイッチ当りn/
2×1/2＝n/4個の時間スイッチが必要となる。
従って、分割空間スイッチ20〜23の入線複式接続は、１
次時間スイッチ50〜53が分割空間スイッチ20〜23とで同
一のネットワークモジュールを構成するので、モジュー
ル間接続用のインタフェース回路数及びモジュール間接
続用のケーブル数が1/2になる。また、同様の理由によ
り、モジュール間接続用のインタフェース回路数及びモ
ジュール間接続用のケーブル数が1/2になる。
次時間スイッチ50〜53が分割空間スイッチ20〜23とで同
一のネットワークモジュールを構成するので、モジュー
ル間接続用のインタフェース回路数及びモジュール間接
続用のケーブル数が1/2になる。また、同様の理由によ
り、モジュール間接続用のインタフェース回路数及びモ
ジュール間接続用のケーブル数が1/2になる。
分割空間スイッチ20〜23において各出力方路の特定の出
力方路に着目すると、単位タイムスロット時間内に各入
力方路の内１つのみクロスポイントが閉じ入力情報が出
力方路へ接続される。このクロスポイントが閉じるタイ
ミングは各入力方路で同一になるので入力方路の位相が
各方路でずれていると入力情報が正確に出力方路に伝わ
らない。従って、この様な事を回避するために図３には
図示されていないが分割空間スイッチ20〜23の自モジュ
ールからの入力に遅延回路を入れ、モジュール間接続ケ
ーブルを経由する他モジュールからの入力との位相合わ
せを行うことが必要となる。同じ理由から分割空間スイ
ッチ20〜23の出力においても自モジュールと２次時間ス
イッチを接続する出力に遅延回路を設置する必要があ
る。
力方路に着目すると、単位タイムスロット時間内に各入
力方路の内１つのみクロスポイントが閉じ入力情報が出
力方路へ接続される。このクロスポイントが閉じるタイ
ミングは各入力方路で同一になるので入力方路の位相が
各方路でずれていると入力情報が正確に出力方路に伝わ
らない。従って、この様な事を回避するために図３には
図示されていないが分割空間スイッチ20〜23の自モジュ
ールからの入力に遅延回路を入れ、モジュール間接続ケ
ーブルを経由する他モジュールからの入力との位相合わ
せを行うことが必要となる。同じ理由から分割空間スイ
ッチ20〜23の出力においても自モジュールと２次時間ス
イッチを接続する出力に遅延回路を設置する必要があ
る。
以上説明したように、第１の実施例では最大容量時のト
ータルなモジュール数、モジュール間接続用のインタフ
ェース回路数、モジュール間接続用ケーブル本数が従来
の構成に比較して1/2になり、製造面からもパッケージ
コード数の減少、ハード量の減少が可能となり経済的な
ネットワークを構成できる利点がある。
ータルなモジュール数、モジュール間接続用のインタフ
ェース回路数、モジュール間接続用ケーブル本数が従来
の構成に比較して1/2になり、製造面からもパッケージ
コード数の減少、ハード量の減少が可能となり経済的な
ネットワークを構成できる利点がある。
第４図は本発明の他の実施例の説明図であって、前述し
たネットワークモジュールのうち、No.0のモジュールを
示す。ここで、インタフェース回路a0″は自モジュール
外へ情報を送出する能力をもつ送信回路DVa0と分割空間
スイッチ20の入力において自モジュール内の１次時間ス
イッチ３の出力情報と他モジュールから送られている情
報の時間位置を等しくするための遅延回路DLa0で構成さ
れる。１次時間スイッチ３の出力が、送信回路DVa0の入
力と遅延回路DLa0の入力への接続を行なうための分岐を
含むインタフェース回路a0″で入線複式接続を実施す
る。これにより機能分割が明確になり、インタフェース
回路a0″をいくつかに等分したパッケージを用意して、
入線数に応じたインタフェース回路を構成することがで
きる。
たネットワークモジュールのうち、No.0のモジュールを
示す。ここで、インタフェース回路a0″は自モジュール
外へ情報を送出する能力をもつ送信回路DVa0と分割空間
スイッチ20の入力において自モジュール内の１次時間ス
イッチ３の出力情報と他モジュールから送られている情
報の時間位置を等しくするための遅延回路DLa0で構成さ
れる。１次時間スイッチ３の出力が、送信回路DVa0の入
力と遅延回路DLa0の入力への接続を行なうための分岐を
含むインタフェース回路a0″で入線複式接続を実施す
る。これにより機能分割が明確になり、インタフェース
回路a0″をいくつかに等分したパッケージを用意して、
入線数に応じたインタフェース回路を構成することがで
きる。
さらに、インタフェース回路d0″は他モジュールから情
報を受信する受信回路RVd0と、分割空間スイッチ20の出
力情報と他モジュールから受信した情報の時間位置を等
しくするための遅延回路DLd0と、受信回路RVd0の出力と
遅延回路DLd0の出力との論理和を行なうオア回路OR0を
含むインタフェース回路d0″で出力複式接続を実施す
る。これにより機能分割が明確になり、インタフェース
回路d0″をいくつかに等分したパッケージを用意して、
出線数に応じたインタフェース回路を構成することがで
きる。
報を受信する受信回路RVd0と、分割空間スイッチ20の出
力情報と他モジュールから受信した情報の時間位置を等
しくするための遅延回路DLd0と、受信回路RVd0の出力と
遅延回路DLd0の出力との論理和を行なうオア回路OR0を
含むインタフェース回路d0″で出力複式接続を実施す
る。これにより機能分割が明確になり、インタフェース
回路d0″をいくつかに等分したパッケージを用意して、
出線数に応じたインタフェース回路を構成することがで
きる。
（発明の効果） 本発明は時間スイッチと空間スイッチを１つの単位とし
たネットワークモジュールを有しているので、ネットワ
ーク容量に応じて同一機能ネットワークモジュールで経
済的なネットワークを構成できる。
たネットワークモジュールを有しているので、ネットワ
ーク容量に応じて同一機能ネットワークモジュールで経
済的なネットワークを構成できる。
第１図はｎ×ｎの格子構成を有するネットワーク構成
図、第２図は従来のネットワーク構成図、第３図は本発
明のネットワーク構成図、第４図は本発明の他の実施例
の説明図。 １……空間スイッチ、20,21,22,23……分割空間スイッ
チ、３……１次時間スイッチ、４……２次時間スイッ
チ、50,51,52,53……１次時間スイッチ、60,61,62,63…
…２次時間スイッチ、11……入線、12……出線、a0,a1,
a2,a3,a0′,a1′a2′,a3′,a0″,b0,b1,b2,b3,b0′,
b1′b2′,b3′,c0,c1,c2,c3,c0′,c1′c2′,c3′,d0,
d1,d2,d3,d0′,d1′d2′,d3′,d0″……インタフェース
回路、j00,j01,j10,j11,j22,j23,j32,j33……入線、
k00,k02,k20,k11,k13,k22,k31,k33……出線、DVa0……
送信回路、RVd0……受信回路、DLa0,DLd0……遅延回
路。
図、第２図は従来のネットワーク構成図、第３図は本発
明のネットワーク構成図、第４図は本発明の他の実施例
の説明図。 １……空間スイッチ、20,21,22,23……分割空間スイッ
チ、３……１次時間スイッチ、４……２次時間スイッ
チ、50,51,52,53……１次時間スイッチ、60,61,62,63…
…２次時間スイッチ、11……入線、12……出線、a0,a1,
a2,a3,a0′,a1′a2′,a3′,a0″,b0,b1,b2,b3,b0′,
b1′b2′,b3′,c0,c1,c2,c3,c0′,c1′c2′,c3′,d0,
d1,d2,d3,d0′,d1′d2′,d3′,d0″……インタフェース
回路、j00,j01,j10,j11,j22,j23,j32,j33……入線、
k00,k02,k20,k11,k13,k22,k31,k33……出線、DVa0……
送信回路、RVd0……受信回路、DLa0,DLd0……遅延回
路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西山 茂 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 亀田 晴俊 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 三瓶 健 東京都武蔵野市緑町３丁目９番11号 日本 電信電話公社武蔵野電気通信研究所内 (72)発明者 岡下 一広 東京都港区芝５丁目33番１号 日本電気株 式会社内 (56)参考文献 特開 昭53−72406（ＪＰ，Ａ)
Claims (1)
- 【請求項１】最大ｎ×ｎの格子構成を有する空間スイッ
チ（Ｓ）と、該空間スイッチの入側及び出側に1:1で接
続可能な入側、出側各最大ｎ個の時間スイッチ（Ｔ）で
構成されるＴ−Ｓ−Ｔ形式のネットワーク構成におい
て、 前記最大ｎ×ｎの空間スイッチを同一単位の４個の格子
構成の空間スイッチに分割し、 この分割された１つの空間スイッチと、 該空間スイッチの入側に第１の遅延回路を経由して接続
する１次時間スイッチと、 前記空間スイッチの出側に第２の遅延回路を経由して接
続する第２次時間スイッチと、 前記１次時間スイッチに接続し信号を送出する第１の送
信インタフェース回路と、 信号を受信して前記空間スイッチの入側に接続する第１
の受信インタフェース回路と、 前記空間スイッチの出側に接続し信号を送出する第２の
送信インタフェース回路及び 信号を受信し前記２次時間スイッチに接続する第２の送
信インタフェース回路より構成されるネットワークモジ
ュールを ２個ないし４個設けてなるネットワーク構成であって、 前記各ネットワークモジュールの前記１次時間スイッチ
の出力が前記ネットワークを構成する全てのネットワー
クモジュールの前記２次時間スイッチと接続できるよう
に、 前記各ネットワークモジュールの前記第１の送信インタ
フェース回路と他のネットワークモジュールの前記第１
の受信インタフェース回路、 前記各ネットワークモジュールの第２の送信インタフェ
ース回路と他のネットワークモジュールの第２の受信イ
ンタフェース回路を適宜接続してなることを特徴とする ネットワーク構成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024300A JPH0683512B2 (ja) | 1984-02-14 | 1984-02-14 | ネットワ−ク構成 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024300A JPH0683512B2 (ja) | 1984-02-14 | 1984-02-14 | ネットワ−ク構成 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60169298A JPS60169298A (ja) | 1985-09-02 |
| JPH0683512B2 true JPH0683512B2 (ja) | 1994-10-19 |
Family
ID=12134314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024300A Expired - Lifetime JPH0683512B2 (ja) | 1984-02-14 | 1984-02-14 | ネットワ−ク構成 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683512B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8892996B2 (en) | 2007-02-01 | 2014-11-18 | Nuance Communications, Inc. | Spell-check for a keyboard system with automatic correction |
| US8976115B2 (en) | 2000-05-26 | 2015-03-10 | Nuance Communications, Inc. | Directional input system with automatic correction |
| US9092419B2 (en) | 2007-02-01 | 2015-07-28 | Nuance Communications, Inc. | Spell-check for a keyboard system with automatic correction |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5372406A (en) * | 1976-12-09 | 1978-06-27 | Nippon Telegr & Teleph Corp <Ntt> | Time sharing exchanger |
-
1984
- 1984-02-14 JP JP59024300A patent/JPH0683512B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9557916B2 (en) | 1999-05-27 | 2017-01-31 | Nuance Communications, Inc. | Keyboard system with automatic correction |
| US8976115B2 (en) | 2000-05-26 | 2015-03-10 | Nuance Communications, Inc. | Directional input system with automatic correction |
| US8892996B2 (en) | 2007-02-01 | 2014-11-18 | Nuance Communications, Inc. | Spell-check for a keyboard system with automatic correction |
| US9092419B2 (en) | 2007-02-01 | 2015-07-28 | Nuance Communications, Inc. | Spell-check for a keyboard system with automatic correction |
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| Publication number | Publication date |
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| JPS60169298A (ja) | 1985-09-02 |
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