JPH0683494B2 - Space division switch - Google Patents
Space division switchInfo
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- JPH0683494B2 JPH0683494B2 JP17272486A JP17272486A JPH0683494B2 JP H0683494 B2 JPH0683494 B2 JP H0683494B2 JP 17272486 A JP17272486 A JP 17272486A JP 17272486 A JP17272486 A JP 17272486A JP H0683494 B2 JPH0683494 B2 JP H0683494B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル通信網の主要構成要素としての空
間分割スイッチに関し、特に高速な信号を扱い、同期を
とって動作することが難かしい場合もあるような状況に
おいて使用するのに適した構成をとる、かかる空間分割
スイッチに関するものである。Description: TECHNICAL FIELD The present invention relates to a space division switch as a main component of a digital communication network, and particularly when it is difficult to handle high-speed signals and operate in synchronization. The present invention also relates to such a space division switch having a configuration suitable for use in some situations.
〔従来の技術〕 第３図は、従来の同期形空間分割スイッチの構成を示す
説明図である。同図において、１は５×５のマトリック
ス状に構成された叉点マトリックススイッチであり、２
は例えばＤ−タイプフリップフロップで構成された入力
データレジスタ、３は出力データレジスタ、（４−
１），（４−２），…（４−５）はそれぞれ入力データ
ハイウェイ、（５−１），（５−２），…（５−５）は
それぞれ出力データハイウェイ、９は同期用のクロック
（CK）入力端子である。[Prior Art] FIG. 3 is an explanatory diagram showing a configuration of a conventional synchronous space division switch. In the figure, 1 is a fork point matrix switch configured in a 5 × 5 matrix, and 2
Is an input data register composed of a D-type flip-flop, 3 is an output data register, and (4-
1), (4-2), ... (4-5) are input data highways, (5-1), (5-2), ... (5-5) are output data highways, and 9 is for synchronization. Clock (CK) input pin.
第３図を参照して従来の空間スイッチの回路動作を以下
に説明する。The circuit operation of the conventional space switch will be described below with reference to FIG.
入力データハイウェイ（４−１），（４−２），…（４
−５）上を伝送されてきたデータ（空間的に展開された
入力データ）は、入力データレジスタ２にラッチされ
る。さらに、ラッチされた該入力データは、マトリック
ス状に構成された叉点マトリックススイッチ１に送出さ
れ、その叉点の閉じている状態に基づき、出力データレ
ジスタ３に伝送され、そのレジスタ３にラッチされる。
さらに、この出力データレジスタ３にラッチされたデー
タは、出力データハイウェイ（５−１），（５−２），
…（５−５）上に送出される。Input data highway (4-1), (4-2), ... (4
-5) The data transmitted over (the spatially expanded input data) is latched in the input data register 2. Further, the latched input data is sent to the fork matrix switch 1 arranged in a matrix, and is transmitted to the output data register 3 and latched in the register 3 based on the closed state of the fork. It
Further, the data latched in the output data register 3 are output data highways (5-1), (5-2),
... (5-5) is transmitted.
入力データレジスタ２及び出力データレジスタ３に対す
るラッチクロックは同期クロック入力端子９から供給さ
れる。The latch clock for the input data register 2 and the output data register 3 is supplied from the synchronous clock input terminal 9.
次に第４図は、第３図に示した基本空間分割スイッチを
用いてネットワークを構成した場合の説明図である。第
４図は、３段クロス構成と呼ばれている構成を示してお
り、３段の空間分割スイッチ（空間分割スイッチ（11−
11）乃至（11−1n）からなる１段目と、同じく空間分割
スイッチ（11−21）乃至（11−2m）からなる２段目と、
同じく空間分割スイッチ（11−31）乃至（11−3n）から
なる３段目）と、その各空間分割スイッチを接続するリ
ンクより構成される。Next, FIG. 4 is an explanatory diagram of a case where a network is configured using the basic space division switch shown in FIG. FIG. 4 shows a configuration called a three-stage cross configuration, which is a three-stage space division switch (space division switch (11-
11) to (11-1n), the first stage, and space division switches (11-21) to (11-2m), the second stage,
Similarly, it is composed of space division switches (11-31) to (11-3n) in the third stage) and links connecting the respective space division switches.
このように、複数の空間分割スイッチによりネットワー
クを構成した場合、同期用のクロックはすべての空間分
割スイッチに供給されなければいけない。In this way, when the network is composed of a plurality of space division switches, the clock for synchronization must be supplied to all the space division switches.
第４図の構成では、（2n＋ｍ）個の空間分割スイッチに
対して同期用のクロックが供給されることになる。この
場合、クロック供給のための配線が非常に大きくなると
いう欠点がある。また、空間分割スイッチを非同期で構
成し、つまり入出力のレジスタを有さない空間分割スイ
ッチの構成とし、その非同期空間分割スイッチを用いて
ネットワークを構成するという方法もあるが、高速の領
域で、複数段の空間分割スイッチネットワークを構成す
ると、データにジッタ（時間軸変動）が生じ、再びリタ
イミングすることが不可能になる場合があるという欠点
がある。In the configuration of FIG. 4, the synchronization clock is supplied to the (2n + m) space division switches. In this case, there is a drawback that the wiring for supplying the clock becomes very large. There is also a method of asynchronously configuring the space division switch, that is, a configuration of the space division switch having no input / output register, and configuring the network using the asynchronous space division switch, but in the high-speed area, If a space division switch network with a plurality of stages is configured, there is a drawback that jitter (time-axis fluctuation) may occur in data and it may not be possible to perform retiming again.
そこで本発明は、非同期の空間分割スイッチでネットワ
ークをすべて構成するとジッタが大きく生じてしまい、
すべて同期の空間分割スイッチで構成すると、クロック
の分配が難しくなるという、互いに相反する問題点の調
和を図ることを解決課題としており、その解決に役立つ
同期／非同期切り替え型の空間分割スイッチを提供する
ことを発明の目的とする。Therefore, in the present invention, if the entire network is configured with asynchronous space division switches, a large amount of jitter will occur,
If all of them are composed of synchronous space division switches, it is a problem to be solved to harmonize the conflicting problems that clock distribution becomes difficult, and a space division switch of synchronous / asynchronous switching type that is useful for solving the problem is provided. That is the object of the invention.
上記目的を達成するため、本発明では、同期型の空間分
割スイッチにおける入力及び出力データレジスタをバイ
パスするラインと、バイパスするか否かを選択するセレ
クタを設けた。In order to achieve the above object, the present invention is provided with a line that bypasses the input and output data registers in the synchronous space division switch and a selector that selects whether or not to bypass.
バイパスしない場合は、同期型の空間分割スイッチにな
り、バイパスする場合は、非同期型の空間分割スイッチ
になる。更に同期型として用いる場合、入出力レジスタ
へ供給するラッチクロックを遅延させる回路を設け、こ
れを内蔵した形で集積化しておくことにより、ラッチタ
イミングのマージンの拡大が図れる。When not bypassed, it becomes a synchronous space division switch, and when bypassed, it becomes an asynchronous space division switch. Further, when used as a synchronous type, by providing a circuit for delaying the latch clock supplied to the input / output register and integrating the circuit with the circuit built in, the margin of the latch timing can be expanded.
従来の技術とは、空間分割スイッチの入出力データレジ
スタの構成が異なり、さらに、本発明による空間分割ス
イッチを複数個、組み合わせてネットワークを構成する
場合、ジッタを大きくすることなく、しかもクロックの
供給が容易になるという利点があり、この点でも異な
る。The configuration of the input / output data register of the space division switch is different from that of the conventional technique. Furthermore, when a plurality of space division switches according to the present invention are combined to form a network, a clock can be supplied without increasing jitter. There is an advantage that it becomes easier, and this point is also different.
次に図を参照して本発明の実施例を説明する。 Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示す説明図である。同図に
おいて、１は４×４のマトリックス状に構成された叉点
マトリックススイッチ、２は入力データレジスタ、３は
出力データレジスタ、（４−１），（４−２），…（４
−４）は入力データハイウェイ、（５−１），（５−
２），…（５−４）は出力データハイウェイ、（６−
１），（６−２），…（６−４）は入力側セレクタ回
路、（７−１），（７−２），…（７−４）は出力側セ
レクタ回路、８は可変遅延回路、９はラッチ用クロック
入力端子、10は遅延クロック、（12−１），（12−２）
は非同期／同期切り替え端子である。FIG. 1 is an explanatory view showing an embodiment of the present invention. In the figure, 1 is a fork-point matrix switch configured in a 4 × 4 matrix, 2 is an input data register, 3 is an output data register, (4-1), (4-2), ... (4
-4) is the input data highway, (5-1), (5-
2), ... (5-4) are output data highways, (6-
1), (6-2), ... (6-4) are input side selector circuits, (7-1), (7-2), ... (7-4) are output side selector circuits, and 8 is a variable delay circuit. , 9 is a clock input terminal for latch, 10 is a delayed clock, (12-1), (12-2)
Is an asynchronous / synchronous switching terminal.
第１図を参照して回路動作を説明する。The circuit operation will be described with reference to FIG.
非同期／同期切り替え端子（12−１），（12−２）を
今、同期モードに設定した場合は、入力データハイウェ
イ（４−１），（４−２），…（４−４）上を伝送され
てきた入力データは、入力データレジスタ２にラッチさ
れ、セレクタ（６−１），（６−２），…（６−４）を
通った後、４×４の叉点マトリックススイッチ１により
空間的に交換され、次いで出力データレジスタ３にラッ
チされる。出力データは、さらにセレクタ（７−１），
（７−２），…（７−４）を通り、出力データハイウェ
イ（５−１），（５−２），…（５−４）上に転送され
る。If the asynchronous / synchronous switching terminals (12-1) and (12-2) are now set to the synchronous mode, the input data highways (4-1), (4-2), ... (4-4) The transmitted input data is latched in the input data register 2, passes through the selectors (6-1), (6-2), ... (6-4), and is then switched by the 4 × 4 cross point matrix switch 1. They are spatially exchanged and then latched in the output data register 3. The output data further includes the selector (7-1),
(7-2), ... (7-4) and transferred onto the output data highways (5-1), (5-2), ... (5-4).
次に非同期／同期切り替え端子（12−１），（12−２）
を非同期モードに設定した場合は、入力データハイウェ
イ（４−１），（４−２），…（４−４）上を伝送され
てきた入力データは、入力データレジスタ２にはラッチ
されず、直接セレクタ（６−１），（６−２），…（６
−４）により選択され、４×４の叉点マトリックススイ
ッチ１により空間的に交換されたのち、出力データレジ
スタ３をバイパスして、セレクタ（７−１），（７−
２），…（７−４）により選択され、出力データハイウ
ェイ（５−１），（５−２），…（５−４）上に転送さ
れる。Next, asynchronous / synchronous switching terminals (12-1), (12-2)
Is set to the asynchronous mode, the input data transmitted on the input data highways (4-1), (4-2), ... (4-4) is not latched in the input data register 2, Direct selectors (6-1), (6-2), ... (6
-4) and spatially exchanged by the 4 × 4 fork matrix switch 1, the output data register 3 is bypassed, and selectors (7-1), (7-
2), ... (7-4), and transferred onto the output data highways (5-1), (5-2), ... (5-4).
同期モードの動作時におけるラッチクロックの入力位相
調節については、クロック入力端子９より入力されたラ
ッチクロックは、可変遅延回路８により遅延され、遅延
クロック10となることにより行われる。The input phase adjustment of the latch clock during the operation in the synchronous mode is performed by delaying the latch clock input from the clock input terminal 9 by the variable delay circuit 8 to become the delayed clock 10.
この遅延回路８によってラッチクロックに所要の遅延を
与えることにより、入力データのレジスタ２におけるラ
ッチタイミングマージンが拡大でき、高速領域で、同期
をとることが容易になる。また、出力データレジスタ３
のラッチクロックには遅延をかけていないため、出力デ
ータの位相変動は生じない。By giving a required delay to the latch clock by the delay circuit 8, the latch timing margin of the input data in the register 2 can be expanded, and synchronization can be easily achieved in the high speed region. Also, the output data register 3
Since the latch clock is not delayed, the output data does not change in phase.
このような非同期／同期切り替え型空間分割スイッチを
用いてネットワークを構成する場合、非同期の空間分割
スイッチを数段通過しジッタが生じてきた段数におい
て、同期モードの空間分割スイッチを用いることで再び
リタイミングが行なえる。すべて同期の空間分割スイッ
チで構成する場合は、クロックをすべてのスイッチに分
配しなければいけないが、それと比べ、クロックの分配
を要するスイッチが少なくてすむ分、クロック分配が容
易になる。When a network is constructed using such an asynchronous / synchronous switchover type space division switch, when the number of stages where the asynchronous space division switch has passed through several stages and jitter has occurred, the space division switch in the synchronous mode is used again to restart the network. Timing can be done. In the case of using all synchronous space division switches, the clock must be distributed to all the switches, but in comparison with this, the number of switches requiring the distribution of the clock is small, and therefore the clock distribution becomes easy.
第２図は、第１図における可変遅延回路８の具体例を示
す回路図である。同図において、８は可変遅延回路、９
はクロック入力端子、10は遅延クロック、D1〜D3はそれ
ぞれ電流切り替え回路（エミッタカップルドロジック）
と称される遅延回路、Ｅはセレクタ（４入力１出力セレ
クタ）、Ｓは遅延量選択指令（２ビット）である。FIG. 2 is a circuit diagram showing a specific example of the variable delay circuit 8 in FIG. In the figure, 8 is a variable delay circuit, and 9
Is a clock input terminal, 10 is a delayed clock, and D1 to D3 are current switching circuits (emitter coupled logic).
Is a selector (4 input 1 output selector), and S is a delay amount selection command (2 bits).
遅延回路D1〜D3は何れも同じ回路構成をとるので、D1に
ついて説明する。遅延回路D1において、T1〜T4はそれぞ
れトランジスタ、R1〜R4はそれぞれ抵抗、L1,L2は定電
流回路、V0は定電圧である。Since the delay circuits D1 to D3 all have the same circuit configuration, D1 will be described. In the delay circuit D1, T1 to T4 are transistors, R1 to R4 are resistors, L1 and L2 are constant current circuits, and V 0 is a constant voltage.
入力端子９より入力したクロックがハイレベルにあると
き、トランジスタT1のベース電圧は、定電圧V0より高く
なるように、V0は設定してあるので、トランジスタT1が
オンし、トランジスタT2はオフの状態にある。次にクロ
ックがローレベルになると、トランジスタT1のベース電
圧は定電圧V0より低くなるように、V0は設定してあるの
で、トランジスタT1がオフし、トランジスタT2がオンす
る。以下、同様に、クロックのハイレベル，ロウレベル
に応じて、トランジスタT1,T2が互いにオン，オフを繰
り返し、それにより抵抗R1,R2における電圧降下も交互
に生じるので、続くトランジスタT3,T4も同様にオン，
オフを繰り返し、その結果、トランジスタのオン、オフ
切り替わりに要する時間だけ遅延されたクロック波形が
回路D1の出力側に得られる。Since V 0 is set so that the base voltage of the transistor T1 is higher than the constant voltage V 0 when the clock input from the input terminal 9 is at high level, the transistor T1 is turned on and the transistor T2 is turned off. Is in the state of. Next, when the clock goes low, V 0 is set so that the base voltage of the transistor T1 becomes lower than the constant voltage V 0 , so that the transistor T1 is turned off and the transistor T2 is turned on. Similarly, the transistors T1 and T2 repeatedly turn on and off in response to the high level and low level of the clock, and the voltage drops in the resistors R1 and R2 also occur alternately. on,
It is repeatedly turned off, and as a result, a clock waveform delayed by the time required for switching the transistor on and off is obtained at the output side of the circuit D1.
セレクタＥでは、遅延量選択指令Ｓにより、無遅延のク
ロック、遅延回路D1により遅延されたクロック、D2によ
り更に遅延されたクロック、D3によりなお更に遅延され
たクロック、の４通りのクロックのうちから所望のもの
を選択して出力する。In the selector E, the delay amount selection command S selects a non-delayed clock, a clock delayed by the delay circuit D1, a clock further delayed by D2, and a clock further delayed by D3. Select the desired one and output.
なお、遅延量選択指令Ｓは、回路設計などのデータに基
づいて決定される。The delay amount selection command S is determined based on data such as circuit design.
以上説明したように、本発明による空間分割スイッチ
は、非同期／同期切り替えが可能であるため、かかる複
数の空間分割スイッチを接続して、ネットワークを構成
した場合、すべて非同期のスイッチで構成する場合と比
べ、ジッタが生じるのを防げ、高速化が可能であり、す
べて同期のスイッチで構成する場合と比べ、クロックの
分配が少なくてすむ分、容易になるという利点がある。As described above, the space division switch according to the present invention is capable of asynchronous / synchronous switching. Therefore, when a plurality of such space division switches are connected to form a network, there are cases in which all the asynchronous division switches are used. In comparison, there is an advantage that it is possible to prevent the occurrence of jitter and increase the speed, and the distribution of clocks is less, which is easier than the case where all the synchronous switches are used.
さらに同期モードで使用する場合は、入力データレジス
タのラッチクロック位相を調節できるように可変遅延回
路を付加してあるので、入力データラッチタイミングマ
ージンが拡大でき、高速性が向上するという利点があ
る。Further, when used in the synchronous mode, since the variable delay circuit is added so that the latch clock phase of the input data register can be adjusted, there is an advantage that the input data latch timing margin can be expanded and the high speed can be improved.
第１図は本発明の一実施例を示す説明図、第２図は第１
図における可変遅延回路の具体例を示す回路図、第３図
は従来の空間分割スイッチの構成を示す説明図、第４図
は空間分割スイッチを複数個用いて構成したネットワー
クを示す説明図、である。 符号の説明 １……叉点マトリックススイッチ、２……入力データレ
ジスタ、３……出力データレジスタ、４……入力データ
ハイウェイ、５……出力データハイウェイ、６……入力
側セレクタ回路、７……出力側セレクタ回路、８……可
変遅延回路、９……クロック入力端子、10……遅延クロ
ック、12……非同期／同期切り替え端子FIG. 1 is an explanatory view showing an embodiment of the present invention, and FIG.
FIG. 3 is a circuit diagram showing a concrete example of a variable delay circuit in the figure, FIG. 3 is an explanatory diagram showing a configuration of a conventional space division switch, and FIG. 4 is an explanatory diagram showing a network formed by using a plurality of space division switches. is there. Explanation of symbols 1 ... Crosspoint matrix switch, 2 ... Input data register, 3 ... Output data register, 4 ... Input data highway, 5 ... Output data highway, 6 ... Input side selector circuit, 7 ... Output side selector circuit, 8 ... Variable delay circuit, 9 ... Clock input terminal, 10 ... Delayed clock, 12 ... Asynchronous / synchronous switching terminal
Claims (2)
れた入力データを交換して出力データとして出力する空
間分割スイッチにおいて、 前記入力データを該空間分割スイッチに入力する際、そ
の入力に先立ち該入力データを一旦ラッチするための入
力データレジスタと、前記出力データを該空間分割スイ
ッチから出力する際、一旦ラッチするための出力データ
レジスタと、入力データを前記入力データレジスタに一
旦ラッチしてから前記空間分割スイッチに入力するか、
或いは該レジスタにラッチすることなく、直接入力する
ように入力データの入力経路を切り替える手段と、出力
データを前記出力データレジスタに一旦ラッチしてから
出力するか、或いは該レジスタにラッチすることなく、
直接出力するように出力データの出力経路を切り替える
手段と、を具備したことを特徴とする空間分割スイッ
チ。1. A space division switch that closes a fork to exchange spatially expanded input data and output as output data, when the input data is input to the space division switch First, an input data register for temporarily latching the input data, an output data register for temporarily latching the output data when the output data is output from the space division switch, and an input data register for temporarily latching the input data in the input data register. Input to the space division switch from
Alternatively, without latching in the register, means for switching the input path of the input data so as to be directly input, and output data is first latched in the output data register and then output, or without being latched in the register,
And a means for switching the output path of the output data so as to directly output the space division switch.
ッチにおいて、前記入力データを入力データレジスタに
ラッチするためのラッチクロックの該レジスタへの入力
位相を可変調整する手段を具備したことを特徴とする空
間分割スイッチ。2. The space division switch according to claim 1, further comprising means for variably adjusting an input phase of a latch clock for latching the input data in an input data register. Characteristic space division switch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17272486A JPH0683494B2 (en) | 1986-07-24 | 1986-07-24 | Space division switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17272486A JPH0683494B2 (en) | 1986-07-24 | 1986-07-24 | Space division switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6330093A JPS6330093A (en) | 1988-02-08 |
| JPH0683494B2 true JPH0683494B2 (en) | 1994-10-19 |
Family
ID=15947153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17272486A Expired - Lifetime JPH0683494B2 (en) | 1986-07-24 | 1986-07-24 | Space division switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683494B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11164335A (en) | 1997-11-25 | 1999-06-18 | Nec Corp | Matrix switch method and device therefor |
-
1986
- 1986-07-24 JP JP17272486A patent/JPH0683494B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6330093A (en) | 1988-02-08 |
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Legal Events
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| EXPY | Cancellation because of completion of term |