JPH0682754A - Active matrix type display device - Google Patents

Active matrix type display device

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JPH0682754A
JPH0682754A JP17398493A JP17398493A JPH0682754A JP H0682754 A JPH0682754 A JP H0682754A JP 17398493 A JP17398493 A JP 17398493A JP 17398493 A JP17398493 A JP 17398493A JP H0682754 A JPH0682754 A JP H0682754A
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video signal
display device
circuit
active matrix
signal lines
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JP17398493A
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Inventor
Yoichi Masuda
Yoshihiro Watanabe
陽一 増田
好浩 渡邉
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PURPOSE:To miniaturize an active matrix type display device and sharply improve yield in a driving circuit integrated type device by simultaneously selecting a plurality of video signal lines so that even a shift resistor with slow operating speed is operable at high speed as a display device, and suppressing the enlargement of an external circuit. CONSTITUTION:An active matrix type display device is provided with a video signal supplying circuit 6 for sampling and distributing video signals, outputting the divided video signals to a plurality of video input lines 11 with their timings being conformed to each other; and a video signal line driving circuit 4 having a plurality of resistors A1,... every stage of shift resistors 41,..., optionally selecting one resistor every stage, and simultaneously outputting the shift output from this resistor A1,... every stage and the signal from the video signal supplying circuit 6 to one set of video signal lines.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は映像信号に基づき表示を行うアクティブマトリクス型表示装置に関する。 BACKGROUND OF THE INVENTION This invention relates to an active matrix type display device performing a display based on a video signal.

【0002】 [0002]

【従来の技術】CRT表示装置に代わる小型で軽量な平面表示装置として、液晶表示装置やエレクトロルミネッセンス表示装置等が注目されている。 As a small and lightweight flat panel display in place of the Related Art CRT display device, a liquid crystal display or an electroluminescence display device or the like has attracted attention. 中でも、液晶表示装置は次世代の表示装置として各種の用途に実用化されつつある。 Among them, a liquid crystal display device is being put to practical use in various applications as a next-generation display device.

【0003】アクティブマトリクス型液晶表示装置は、 [0003] The active matrix liquid crystal display device,
マトリクス状に複数本の映像信号線と走査信号線とが配置され、各交差部分にスイッチ素子としての薄膜トランジスタを介して画素電極と画素電極との間で補助容量(Cs)を形成する補助容量線が設けられ、画素電極と、この画素電極と対向する対向電極との間に液晶が挟持されている。 In a matrix with a plurality of video signal lines and scanning signal lines are arranged, the auxiliary capacitance line to form a storage capacitance (Cs) between the pixel electrode and the pixel electrode through the thin film transistor as a switching element at each intersection portion is provided, the liquid crystal is sandwiched between a pixel electrode, the pixel electrode facing the counter electrode. そして、更に、映像信号線に接続される映像信号線駆動回路、走査信号線に接続される走査信号線駆動回路を備えてアクティブマトリクス型液晶表示装置は構成されている。 Then, further, the video signal line drive circuit which is connected to the video signal line, an active matrix type liquid crystal display device includes a scanning signal line drive circuit connected to the scanning signal line is configured.

【0004】走査信号線から走査信号(Vg,on)が薄膜トランジスタのゲート電極に印加されると、薄膜トランジスタがオンとなり映像信号線上の映像信号(Vs)の電圧が画素電極と補助容量に夫々書き込まれる。 [0004] When the scanning signal from the scanning signal line (Vg, on) is applied to the gate electrode of the thin film transistor, the voltage of the thin film transistor is turned on the video signal lines of the video signal (Vs) is respectively written to the storage capacitor and the pixel electrode . そして、走査信号線上に走査信号(Vg,off )が印加されている間、薄膜トランジスタはオフとなり、画素電極および補助容量に印加された電圧(Vs)が保持され、この電圧(Vs)に対応して液晶が応答し表示が行われる。 Then, while the scan signal (Vg, off) on the scanning signal line is applied, the thin film transistor is turned off, the voltage applied to the pixel electrode and the auxiliary capacitance (Vs) is retained, corresponding to the voltage (Vs) liquid crystal display and a response is performed Te.

【0005】最近では、このようなアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置に対して、一層の高精細化が要求され、これに伴い走査信号線、映像信号線は従来にも増して増加する傾向にある。 [0005] Recently, with respect to such an active matrix type display device represented by an active matrix type liquid crystal display device is further required high resolution, the scanning signal line with this, the video signal lines in a conventional there is a tendency to increase than ever with.

【0006】そこで、各信号線と駆動回路との接続の煩わしさを解消して生産性を向上させるために、駆動回路とマトリクス配線部とを同一基板上に一体に形成した駆動回路一体型の表示装置が実用化されてきている。 [0006] Therefore, in order to improve to eliminate the troublesome production of the connection between the signal lines and the driving circuit, the driving circuit integrated type formed integrally with the driving circuit and a matrix wiring portion on the same substrate display devices have been put to practical use.

【0007】駆動回路一体型のアクティブマトリクス型表示装置では、通常、高性能な多結晶シリコン薄膜トランジスタが駆動回路に用いられ、これにより駆動回路の高速駆動に対応しようとしている。 [0007] In an active matrix display device driving circuit integrated type, usually, high-performance polycrystalline silicon thin film transistor is used in the driver circuit, thereby trying to high-speed driving of the driving circuit. しかし、高性能な多結晶シリコン薄膜トランジスタを用いても、走査信号線あるいは映像信号線の増加に伴う動作速度の高速化に対処することは困難であった。 However, even with a high-performance polycrystalline silicon thin film transistor, it is difficult to cope with the operation speed with increasing of the scanning signal lines or video signal lines.

【0008】そこで、この動作速度が不足している薄膜トランジスタを用いて高速動作が可能な駆動回路を構成する方法として、シフトレジスタを複数に分割し、夫々を並列に接続して駆動する方法がある。 [0008] Therefore, as a method of configuring a driving circuit capable of high-speed operation using a thin film transistor this operating speed is insufficient, by dividing the shift register into a plurality, there is a method of driving by connecting in parallel respectively to .

【0009】また、特開昭59−83198号公報あるいは特開平2−153391号公報に開示されるように、映像信号を多相に分割して順次映像信号線に供給することにより、映像信号の分割数に応じて映像信号のサンプルホールド時間を長く設定し、これにより高密度な表示画像を実現する方法がある。 Further, as disclosed in Japanese or Hei 2-153391 Patent Publication No. Sho 59-83198, by supplying sequentially the video signal line by dividing the video signal into multi-phase, of the video signal long set the sample hold time of the video signal in accordance with the number of divisions, thereby there is a method to realize high-density display image.

【0010】図9は、このような従来の技術の組合せから考えられるアクティブマトリクス型液晶表示装置の映像信号線駆動回路81の概略構成図である。 [0010] Figure 9 is a schematic block diagram of a video signal line drive circuit 81 of the conventional active matrix type liquid crystal display device contemplated from a combination of techniques. 映像信号線駆動回路81には4分割された映像信号(Vs1)〜(V 4 divided video signal to the video signal line drive circuit 81 (Vs1) ~ (V
s4)が入力され、各映像入力線82、83、84、85 s4) is input, each of the video input lines 82, 83, 84, 85
に印加される。 It is applied to. そして、映像信号線駆動回路81は4つのシフトレジスタ86、87、88、89を備え、それぞれ図10に示すようなスタートパルス(ST1)〜 Then, the video signal line drive circuit 81 is provided with four shift registers 86,87,88,89, a start pulse as shown in FIGS 10 (ST1) ~
(ST4)、クロック(CK1)〜(CK4)が入力され、このクロック(CK1)〜(CK4)に同期してシフトレジスタ出力(SR1、i)〜(SR4、i)を順次出力する。 (ST4), the clock (CK1) ~ (CK4), and outputs the clock (CK1) shift register output in synchronization with the ~ (CK4) (SR1, i) sequentially - the (SR4, i).

【0011】第1のシフトレジスタ86の各出力(SR [0011] Each output of the first shift register 86 (SR
1、i)は、第1の映像入力線82に供給される映像信号(Vs1)を各映像信号線(Y1)、(Y5)、…、 1, i), each video signal line video signal (Vs1) which is supplied to the first video input lines 82 (Y1), (Y5), ...,
(Y(4i−3))に夫々出力するタイミングを制御するための各薄膜トランジスタ90のゲート電極に接続されている。 (Y (4i-3)) to which is connected to the gate electrode of the thin film transistors 90 for controlling the timing of each output. 第2のシフトレジスタ87の各出力(SR Each output of the second shift register 87 (SR
2、i)は、第2の映像入力線83に供給される映像信号(Vs2)を各映像信号線(Y2)、(Y6)、…、 2, i), each video signal line video signal (Vs2) applied to the second video input lines 83 (Y2), (Y6), ...,
(Y(4i−2))に出力するタイミングを制御するための各薄膜トランジスタ91のゲート電極に接続されている。 (Y (4i-2)) is connected to the gate electrode of the thin film transistors 91 for controlling the timing of outputting the. 第3のシフトレジスタ88の各出力(SR3、 Each output of the third shift register 88 (SR3,
i)は、第3の映像入力線84に供給される映像信号(Vs3)を各映像信号線(Y3)、(Y7)、…、(Y i) the third of each video signal line video signal (Vs3) supplied to the video input lines 84 (Y3), (Y7), ..., (Y
(4i−1))に出力するタイミングを制御するための各薄膜トランジスタ92のゲート電極に接続されている。 It is connected to the gate electrode of the thin film transistors 92 for controlling the timing of outputting (4i-1) to). そして、第4のシフトレジスタ89の各出力(SR Each output of the fourth shift register 89 (SR
4)は、第4の映像入力線85に供給される映像信号(Vs4)を各映像信号線(Y4)、(Y8)、…、(Y 4) the fourth of each video signal line video signal (Vs4) supplied to the video input lines 85 (Y4), (Y8), ..., (Y
(4i))に出力するタイミングを制御するための各薄膜トランジスタ93のゲート電極に接続されている。 It is connected to the gate electrode of the thin film transistors 93 for controlling the timing to output the (4i)).

【0012】このような構成を採用することにより、映像信号線駆動回路81を1つのシフトレジスタで構成する場合に比べ各シフトレジスタのクロック(CK)速度を1/4と低速にすることができる。 [0012] By adopting such a configuration, it is possible to 1/4 and slow clock (CK) speed of each shift register than in the case of configuring the video signal line drive circuit 81 in one shift register .

【0013】また、この図からわかるように、シフトレジスタ86〜89を分割させることにより、各シフトレジスタ86〜89の出力の時間(T)を1つのシフトレジスタで構成する場合に比べ4倍程度に長く設定することができる。 Further, as can be seen from this figure, by dividing the shift register 86 to 89, about four times compared to the case of constituting time of an output of each shift register 86-89 (T) is in one shift register it is possible to set long. これにより、薄膜トランジスタ90〜93 As a result, the thin film transistor 90 to 93
に要求される動作速度は遅くても良くなる。 Operating speed that is required is may be slow.

【0014】 [0014]

【発明が解決しようとする課題】以上のようにして映像信号線駆動回路を構成することにより、低速動作のシフトレジスタを用いても、駆動回路全体としては高速動作が可能となる。 By configuring the video signal line drive circuit as described above [0008], even if a shift register which operates at low speed, high-speed operation becomes possible as a whole driving circuit. しかも各シフトレジスタ86〜89の出力の時間(T)を長くできるため、各映像信号(Vs1) Moreover since it is possible to increase the time (T) of the output of each shift register 86-89, each video signal (Vs1)
〜(Vs4)の印加時間を長く設定でき、これにより良好な表示画像を得ることができる。 ~ Can set a longer application time (Vs4), thereby obtaining a good display image.

【0015】しかしながら、このようにしてアクティブマトリクス型表示装置を構成した場合、次のような問題点がある。 [0015] However, when forming such active matrix display device in the, have the following problems. 即ち、シフトレジスタ86〜89の分割して上述したように構成すると、シフトレジスタ86〜89 That is, when divided in the shift register 86 to 89 constructed as described above, the shift register 86 to 89
の分割に起因した回路面積の増大は勿論のこと、各シフトレジスタ86〜89を夫々駆動するためのスタートパルス(ST1)〜(ST4)、クロック(CK1)〜 Of course increase in the circuit area due to division of that, the start pulse for each drive each shift register 86~89 (ST1) ~ (ST4), the clock (CK1) ~
(CK4)を外部から与えられるための外部回路の増大を招き、アクティブマトリクス型表示装置の小型化を困難にしてしまう。 It causes an increase of the external circuit for given (CK4) from the outside, thus making it difficult to miniaturize an active matrix display device.

【0016】また、上述した構成ではシフトレジスタの増加数に比例して外部回路との接続配線数も増加するため、実装作業時間の増加に伴う生産性の低下を招く恐れもある。 [0016] In the configuration described above to increase also the connection wiring number of the external circuit in proportion to the increased number of the shift register, there is a possibility that the productivity is reduced with increasing mounting operation time.

【0017】この発明は、このような課題に対処して成されたもので、動作速度が遅い回路で映像信号駆動回路を構成しても表示装置としては高速動作が可能であって、しかも歩留まりを向上させることができるアクティブマトリクス型表示装置を提供することを目的としたものである。 [0017] The present invention has such were challenges made to deal, a high-speed operation as a display device even up the video signal driving circuit at the operating speed is slow circuit, moreover yield is intended to provide an active matrix display device can be improved.

【0018】 [0018]

【課題を解決するための手段】この発明のアクティブマトリクス型表示装置は、K本を1組としn組から成るK、n本の映像信号線とm本の走査信号線とがマトリクス状に配置されて成るマトリクス配線部と、映像信号を1表示画素に対応するタイミングでサンプリングしてK SUMMARY OF THE INVENTION The active matrix display device of this invention, placing the K present in one set to K composed of n pairs, n of video signal lines and the m scanning signal lines and the matrix a matrix wiring section formed by, by sampling at a timing corresponding to one display pixel video signal K
本の映像信号に分配する分配手段および分配された映像信号のタイミングを一致させてK本の映像入力線に出力するタイミング制御手段とを備えた映像信号供給回路を、タイミング制御手段からK本の映像入力線を介して出力される映像信号を対応する1組の各映像信号線に同時に出力する映像信号線駆動回路とを備えたことを特徴としており、更に、少なくともマトリクス配線部と映像信号線駆動回路とが同一基板上に一体形成されていることを特徴としたものである。 The video signal supply circuit having a timing control means for outputting the K of video input lines to match the timing of the dispensing means and distribution video signal distributed to the video signal, the timing control means of the K present and characterized in that a video signal line drive circuit for outputting simultaneously to a set of the respective video signal lines corresponding video signal output through the video input lines, further, at least the matrix wiring portion and the video signal line a driving circuit is that characterized by being integrally formed on the same substrate.

【0019】そして、アクティブマトリクス型表示装置は、映像信号線駆動回路がn段のシフトレジスタを備えたことを特徴としている。 [0019] Then, an active matrix display device is characterized in that the video signal line drive circuit including a shift register having n stages. また、タイミング制御手段が2つ以上の電圧保持手段を備えたことを特徴としている。 Further, it is characterized in that the timing control means with two or more voltage holding means.

【0020】また、このアクティブマトリクス型表示装置は、分配手段がK個のサンプリング手段と、このサンプリング手段のサンプリング周期を決定するK段のシフトレジスタとを備えたことを特徴としている。 Further, the active matrix display device, the distribution means is characterized by including the K-number of the sampling means, and a shift register of K stages of determining the sampling period of the sampling means.

【0021】また、駆動回路一体型の装置において、各段ごとに複数のレジスタを有するシフトレジスタが形成され、その各段ごとに1つのレジスタが任意に選択されることを特徴としている。 Further, in the device for a drive circuit integrated type shift register having a plurality of registers for each stage is formed, one register per each of its stages is characterized in that it is chosen arbitrarily.

【0022】 [0022]

【作用】上述したように、この発明のアクティブマトリクス型表示装置は、映像信号供給回路が映像信号を1表示画素に対応するタイミングでサンプリングしてK本の映像信号に分配する分配手段と、この分配された映像信号のタイミングを一致させてK本の映像入力線に出力するタイミング制御手段とを備えて構成されているため、 [Action] As described above, an active matrix display device comprising a dispensing means for the video signal supply circuit is distributed to K of video signal by sampling at a timing corresponding to one display pixel video signal, this for to match the timing of the distributed video signal and a timing control means for outputting to the video input lines K present are configured,
分割された映像信号のタイミングが一致されてK本の映像入力線に出力されることとなる。 So that the timing of the divided video signal is output is matched to the video input lines K present.

【0023】これにより、この発明ではK本を1組とした複数本の映像信号線に対応する分配された映像信号を同時に選択することができる。 [0023] Thus, in the present invention can be selected simultaneously distributed video signals corresponding to the plurality of video signal lines and a pair of K present. よって、この発明によれば、映像信号線線駆動回路の回路構成自体を簡略化することができ、しかも動作速度を映像信号の分割数相当、 Therefore, according to the present invention, it is possible to simplify the circuit configuration itself of the video signal lines line drive circuit, moreover division number corresponding video signal the operating speed,
即ち1/K倍程度に遅くすることも可能となる。 In other words it is possible to slow down to about 1 / K times.

【0024】更に、映像信号線駆動回路の簡略化に伴い、映像信号線線駆動回路を制御するための外部回路の回路構成も簡略化することができるため、装置の大幅な小型化を達成することができる。 Furthermore, with the simplification of the video signal line drive circuit, it is possible to circuit configuration simplified external circuit for controlling the video signal line line drive circuit, to achieve a substantial reduction in size of the apparatus be able to.

【0025】また、駆動回路一体型の装置において、映像信号線線駆動回路のシフトレジスタに構造を複雑にしないで冗長を持たせることができ、歩留まりを飛躍的に向上することができる。 Further, in the device for a drive circuit-integrated, it is possible to provide redundancy without complicating the structure to the shift register of the image signal line line drive circuit, it is possible to dramatically improve the yield.

【0026】 [0026]

【実施例】以下、この発明の一実施例について図面を参照しつつ説明する。 EXAMPLES Hereinafter, with reference to the accompanying drawings, an embodiment of the present invention. 図1はこの発明のアクティブマトリクス型液晶表示装置の回路構成図である。 Figure 1 is a circuit diagram of an active matrix type liquid crystal display device of the present invention. このアクティブマトリクス型液晶表示装置1は、アナログ入力される映像信号(Vs)に基づいて表示を行うものであり、絶縁基板2上に一体的に形成されている液晶表示部3、映像信号線駆動回路4、走査信号線駆動回路5と、映像信号供給回路6と、切換回路7と、制御回路(図示しない)とにより構成されている。 The active matrix type liquid crystal display device 1 performs a display based on the video signal in an analog input (Vs), a liquid crystal display unit 3, which is integrally formed on the insulating substrate 2, the video signal line drive circuit 4, and the scanning signal line driving circuit 5, the video signal supply circuit 6, the switching circuit 7 is constituted by a control circuit (not shown).

【0027】液晶表示部3は、4本を一組とした720 The liquid crystal display unit 3, and 4 present the one set 720
本の映像信号線11、…(Y1〜Y720)と480本の走査信号線12、…とがマトリクス状に配置され、各交差部分にスイッチ素子として薄膜トランジスタ13を介して設置される画素電極14と、画素電極14との間で補助容量Csを形成する共通バイアス電圧に接続される補助容量線15とから成るマトリクス配線部を備えている。 Of video signal lines 11, ... (Y1~Y720) and 480 scanning signal lines 12, ... and are arranged in a matrix, a pixel electrode 14 that is installed through the thin film transistor 13 to the intersection as a switching element , and a matrix wiring portion made of the auxiliary capacitance line 15 which is connected to a common bias voltage to form an auxiliary capacitance Cs between the pixel electrode 14. このマトリクス配線部の画素電極14と対向電極16との間に液晶17が挟持されて構成されている。 LCD 17 is configured is sandwiched between the pixel electrode 14 and the counter electrode 16 of the matrix wiring portion.

【0028】映像信号線駆動回路4は、映像信号供給回路6から外部配線を介して供給されるアナログ映像信号(Vsa1')〜(Vsa4')に基づき各映像信号線11、… The video signal line drive circuit 4, the video signal supply circuit analog video signal supplied through the external wiring from 6 (Vsa1 ') ~ (Vsa4') the respective video signal lines 11 on the basis of, ...
を駆動するものである。 It is intended to drive the. 映像信号線駆動回路4には、入力線4aによりスタートパルスST1が供給され、入力線4bにより図5の(a)に示すようなクロックCK1 The video signal line drive circuit 4, the input line start pulse ST1 is supplied by 4a, input line 4b by the clock CK1, as shown in FIG. 5 (a)
が供給され、入力線4c〜4fにより切換回路7からの切換信号が供給され、映像入力線4g〜4jにより図5 And the logic circuit switching signal from the switching circuit 7 is supplied by an input line 4C~4f, 5 by the video input lines 4g~4j
の(f)〜(i)に示すような映像信号供給回路6からの4つの映像信号が供給されている。 Of (f) 4 single video signal from the video signal supply circuit 6, as shown in ~ (i) is supplied.

【0029】走査信号線駆動回路5は、走査信号線1 The scanning signal line driving circuit 5, the scanning signal line 1
2、…を駆動するものであり、入力線4kによりスタートパルスST2が供給され、入力線4lによりクロックCK3が供給されている。 2 is used to drive the ..., the start pulse ST2 is supplied by an input line 4k, clock CK3 is supplied by an input line 4l.

【0030】映像信号供給回路6は、供給されるアナログ映像信号Vsを1表示画素に対応するタイミングでサンプリングして4本(K本)の映像信号に分配し、この分配された映像信号のタイミングを一致させて4本(K The video signal supply circuit 6, and sampled at a timing corresponding to one display pixel analog video signal Vs supplied distributed to the video signal of four (K present), the timing of the distributed video signal four to match the (K
本)の映像入力線から出力するものであり、垂直同期信号VS、水平同期信号HS、クロックCK2、アナログ映像信号Vsが供給されている。 Is intended to output from the video input lines of the present), the vertical synchronizing signal VS, a horizontal synchronizing signal HS, the clock CK2, the analog video signal Vs is supplied.

【0031】切換回路7は、たとえば4ビットのディップスイッチにより構成されており、上記映像信号線駆動回路4内の切換スイッチ(後述する)を切換えることにより、n段の複数のシフトレジスタ41〜44内の1つのシフトレジスタからの出力を有効とするようにしたものである。 The switching circuit 7, for example, is constituted by 4 bits of the DIP switches, by switching the changeover switch of the video signal line drive circuit 4 (to be described later), a plurality of the n-stage shift register 41 to 44 the output from one of the shift register in the inner is obtained so as to enable. 切換回路7の出力は外部配線29e〜29h The output of the switching circuit 7 is external wiring 29e~29h
を介して映像信号線駆動回路4の各入力線4c〜4fに供給される。 It is supplied to each input line 4c~4f of the video signal line drive circuit 4 through.

【0032】上記映像信号供給回路6は、図2に示すように、シフトレジスタ21、アンド回路22、アナログ/ディジタル変換器23、第1のデータラッチ部24、 [0032] The video signal supply circuit 6, as shown in FIG. 2, the shift register 21, AND circuit 22, an analog / digital converter 23, first data latch section 24,
第2のデータラッチ部25、ディジタル/アナログ変換部27、および増幅反転部28によって構成されている。 It is constituted by the second data latch section 25, a digital / analog converter 27, and the amplifier inverting unit 28.

【0033】シフトレジスタ21は、4段構成となっており、水平同期信号HSによりリセットされ、1段目のシフト出力(SR2、1)のみがオンの状態で動作を開始し、水平方向のサンプリング周期に相当する水平サンプリング信号(クロック)CK2により、図3の(b) The shift register 21 has a 4-stage configuration, it is reset by the horizontal synchronizing signal HS, only the shift output of the first stage (SR2,1) starts operating in the state of on, horizontal sampling the horizontal sampling signal (clock) CK2 corresponding to the period, shown in FIG. 3 (b)
〜(e)に示すシフト出力(SR2、1)〜(SR2、 ~ Shift output shown in (e) (SR2,1) ~ (SR2,
4)が出力される。 4) it is output. このシフトレジスタ21の各シフト出力(SR2、1)〜(SR2、4)は、第1のデータラッチ部24の各ラッチ回路24a、〜24dにそれぞれ供給される。 Each shift output of the shift register 21 (SR2,1) ~ (SR2,4), each latch circuit 24a of the first data latch section 24, are supplied to ~24D.

【0034】上記シフト出力(SR2、1)はラッチ回路24aへ供給され、シフト出力(SR2、2)はラッチ回路24bへ供給され、シフト出力(SR2、3)はラッチ回路24cへ供給され、シフト出力(SR2、 [0034] The shift output (SR2,1) is supplied to the latch circuit 24a, the shift output (SR2,2) is supplied to the latch circuit 24b, the shift output (SR2,3) is supplied to the latch circuit 24c, a shift output (SR2,
4)はラッチ回路24dへ供給される。 4) it is supplied to the latch circuit 24d.

【0035】また、シフト出力(SR2、4)は、シフトレジスタ21のスタート入力に供給されるとともに、 Further, the shift output (SR2,4) is supplied to the start input of the shift register 21,
アンド回路22の一方の入力端に供給される。 It is supplied to one input terminal of the AND circuit 22. シフトレジスタ21は、4段目のシフト出力(SR2、4)がオンの後に再び1段目のシフト出力(SR2、1)がオンの状態に戻るようになっている。 The shift register 21 is shifted out of the fourth stage (SR2,4) again 1 stage shift output after on (SR2,1) is adapted to return to the on state.

【0036】アンド回路22は、シフトレジスタ21のシフト出力(SR2、4)と水平サンプリング信号CK The AND circuit 22 includes a horizontal sampling signal CK shift output of shift register 21 (SR2,4)
2の論理積をとるものであり、その論理積出力ST(図3の(j))は第2のデータラッチ部25の各ラッチ回路25a、〜25dに供給される。 Is intended to take the second logical product, logical product output ST (in FIG. 3 (j)) each of the latch circuits 25a of the second data latch section 25, it is supplied to the ~25D.

【0037】アナログ/ディジタル変換器23は、供給される図3の(a)に示すようなアナログ映像信号(V The analog / digital converter 23, the analog video signal as shown in FIG. 3 (a) to be supplied (V
s)を10ビットのディジタル映像信号(Vsd)に変換するものであり、このディジタル映像信号(Vsd)は第1のデータラッチ部24の各ラッチ回路24a、〜24 s) the is intended to convert 10-bit digital video signal (Vsd), the digital video signal (Vsd) Each latch circuit 24a of the first data latch section 24, 24
dに供給される。 It is supplied to the d.

【0038】第1のデータラッチ部24は、4つのラッチ回路24a、〜24dにより構成されており、各ラッチ回路24a、〜24dは上記アナログ/ディジタル変換器23からのディジタル映像信号(Vsd)をラッチするものであり、そのラッチ(保持)タイミングは4段構成のシフトレジスタ21のシフト出力によって制御されている。 The first data latch section 24, the four latch circuits 24a, is constituted by ~24D, the latch circuits 24a, ~24D is a digital video signal (Vsd) from the analog / digital converter 23 is intended to latch, it is controlled by the latch (holding) the timing shift output of the shift register 21 of four stages. すなわち、第1のデータラッチ部24により、 That is, by the first data latch section 24,
上記アナログ/ディジタル変換器23からのディジタル映像信号(Vsd)が4つに順番に時間分配され、図3の(f)〜(i)に示されるラッチ出力(L1、1)〜 Digital video signal from the analog / digital converter 23 (Vsd) is time distributed sequentially into four, latch output shown in the FIG. 3 (f) ~ (i) (L1,1) ~
(L1、4)が得られるようになっている。 (L1,4) is adapted to be obtained.

【0039】ラッチ回路24aは、シフトレジスタ21 The latch circuit 24a, the shift register 21
の1段目のシフト出力(SR2、1)がオンの際に、アナログ/ディジタル変換器23からのディジタル映像信号(Vsd)をラッチするものである。 When the shift output of the first stage (SR2,1) is on, and is intended for latching the digital video signal from the analog / digital converter 23 (Vsd). ラッチ回路24b Latch circuit 24b
は、シフトレジスタ21の2段目のシフト出力(SR A two-stage shift output of the shift register 21 (SR
2、1)がオンの際に、アナログ/ディジタル変換器2 When 2,1) is on, the analog / digital converter 2
3からのディジタル映像信号(Vsd)をラッチするものである。 Digital video signal from the 3 (Vsd) is intended to latch. ラッチ回路24cは、シフトレジスタ21の3 Latch circuit 24c is third shift register 21
段目のシフト出力(SR2、1)がオンの際に、アナログ/ディジタル変換器23からのディジタル映像信号(Vsd)をラッチするものである。 When the shift output of the stage (SR2,1) is on, it is to latch the digital image signal from the analog / digital converter 23 (Vsd). ラッチ回路24d Latch circuit 24d
は、シフトレジスタ21の4段目のシフト出力(SR The shift output of the fourth stage of the shift register 21 (SR
2、1)がオンの際に、アナログ/ディジタル変換器2 When 2,1) is on, the analog / digital converter 2
3からのディジタル映像信号(Vsd)をラッチするものである。 Digital video signal from the 3 (Vsd) is intended to latch.

【0040】上記第1のデータラッチ部24の各ラッチ回路24a、〜24dのラッチ出力は、それぞれ第2のデータラッチ部25の各ラッチ回路25a、〜25dに出力される。 [0040] Each latch circuit 24a of the first data latch section 24, the latch output of ~24d, each latch circuit 25a of the second data latch section 25, respectively, are output to ~25D.

【0041】第2のデータラッチ部25は、4つのラッチ回路25a、〜25dにより構成されており、各ラッチ回路25a、〜25dは上記アンド回路22からの論理積出力STが供給された際に、それぞれ上記ラッチ回路24a、〜24dからのラッチ出力(L1、1)〜 The second data latch section 25, the four latch circuits 25a, is constituted by ~25D, the latch circuits 25a, ~25D is when the logical product output ST from the AND circuit 22 is supplied , respectively the latch circuit 24a, the latch output from ~24d (L1,1) ~
(L1、4)をラッチするものであり、各ラッチ回路2 (L1,4) are those for latching, latch circuits 2
5a、〜25dの図3の(k)〜(n)に示すラッチ出力(L2、1)〜(L2、4)は、それぞれディジタル/アナログ変換器27a、〜27dに供給される。 5a, the latch output shown in (k) ~ (n) in Figure 3 ~25d (L2,1) ~ (L2,4) are supplied digital / analog converter 27a, the ~27D.

【0042】すなわち、上記ラッチ回路24a、〜24 [0042] That is, the latch circuit 24a, to 24
dによるラッチ出力(L1、1)〜(L1、4)の取込みが終了した際に、それらのラッチ出力(L1、1)〜 When the uptake of the latch output by d (L1,1) ~ (L1,4) has been completed, those of the latch output (L1,1) ~
(L1、4)がそれぞれラッチ回路25a、〜25dで保持され、各ラッチ回路25a、〜25dのラッチ出力(L2、1)〜(L2、4)がディジタル/アナログ変換器27a、〜27dに供給される。 (L1,4), each latch circuit 25a, is held by ~25D, the latch circuit 25a supplies the latch output of ~25d (L2,1) ~ (L2,4) a digital / analog converter 27a, the ~27d It is.

【0043】このようにして、ディジタル映像信号(V [0043] In this way, the digital video signal (V
sd)が4つに分配されたラッチ出力(L1、1)〜(L Latch output sd) is dispensed into one 4 (L1,1) ~ (L
1、4)は、第2のデータラッチ部25によりその位相、すなわち電位が変化する時刻が同時となるように揃えられている。 1,4), the phase by the second data latch section 25, i.e., the time at which the potential changes are aligned so that simultaneous.

【0044】ディジタル/アナログ変換部27は、4つのディジタル/アナログ変換器27a、〜27dにより構成されており、各ディジタル/アナログ変換器27 The digital / analog conversion unit 27, four digital / analog converter 27a, is constituted by ~27D, each digital / analog converter 27
a、〜27dは、ラッチ回路25a、〜25dからの位相が揃ろっているラッチ出力(L2、1)〜(L2、 a, ~27D the latch circuit 25a, a phase assortment lock in which latch output from ~25d (L2,1) ~ (L2,
4)をそれぞれアナログ映像信号(Vsa1 )〜(Vsa4 4) Each analog video signal (Vsa1) ~ (Vsa4
)に変換するものであり、各ディジタル/アナログ変換器27a、〜27dの出力は、増幅反転回路28a〜 ) To and converts each digital / analog converter 27a, the output of ~27d the amplification inversion circuit 28a~
28dに供給される。 It is supplied to the 28d.

【0045】増幅反転部28は、4つの増幅反転回路2 The amplifier inverting unit 28, the four amplifier inverting circuit 2
8a〜28dにより構成されており、各増幅反転回路2 It is constituted by 8A~28d, each amplification inversion circuit 2
8a〜28dは、それぞれディジタル/アナログ変換器27a、〜27dからのアナログ映像信号(Vsa1 )〜 8a~28d each digital / analog converter 27a, an analog video signal from ~27d (Vsa1) ~
(Vsa4 )の電圧値を増幅するとともに、垂直同期信号(VS)によってフィールド毎にその極性を反転することにより液晶17を駆動できるアナログ映像信号(Vsa Amplifies the voltage value (Vsa4), analog video signals that can drive the liquid crystal 17 by reversing the polarity for each field by the vertical synchronizing signal (VS) (Vsa
1')〜(Vsa4')に変換するものであり、各増幅反転回路28a〜28dの出力は、外部配線29a〜29dを介して映像信号線駆動回路4の各映像入力線4g〜4j 1 is intended to convert ') ~ (Vsa4'), the output of each amplifier inverting circuit 28a~28d, each video input lines 4g~4j of the video signal line drive circuit 4 via the external wiring 29a~29d
に供給される。 It is supplied to.

【0046】このような構成において、映像信号供給回路6の動作について説明する。 [0046] In such a configuration, the operation of the video signal supply circuit 6. まず、図3の(a)に示すようなアナログ映像信号(Vs)がアナログ/ディジタル変換器23に供給される。 First, the analog video signal as shown in (a) of FIG. 3 (Vs) is supplied to an analog / digital converter 23. すると、アナログ/ディジタル変換器23により、アナログ映像信号(Vs)が10ビットのディジタル映像信号(Vsd)に変換され、 Then, by an analog / digital converter 23, the analog video signal (Vs) is converted into 10-bit digital video signal (Vsd),
図3の(b)〜(e)に示すシフトレジスタ21のシフト出力(SR2、1)〜(SR2、4)によって、第1 By in FIG. 3 (b) ~ shift output of the shift register 21 shown in (e) (SR2,1) ~ (SR2,4), first
のデータラッチ部24の各ラッチ回路24a、〜24d Each latch circuit 24a of the data latch section 24, ~24d
に順番にそのディジタル映像信号(Vsd)が保持される。 The digital video signal in order (Vsd) is held in.

【0047】たとえば、図3の(f)〜(i)に示すように、ラッチ回路24aにラッチ出力(L1、1)としての電圧値Vaが保持され、ラッチ回路24bにラッチ出力(L1、2)としての電圧値Vbが保持され、ラッチ回路24cにラッチ出力(L1、3)としての電圧値Vcが保持され、ラッチ回路24dにラッチ出力(L [0047] For example, as shown in (f) ~ (i) of FIG. 3, the voltage value Va of the latch output (L1,1) is held in the latch circuit 24a, the latch output to the latch circuit 24b (L1,2 ) voltage value Vb as is maintained, the voltage value Vc of the latch output (L1,3) is held in the latch circuit 24c, the latch output to the latch circuit 24d (L
1、4)としての電圧値Vdが保持される。 Voltage value Vd as a 1, 4) is held.

【0048】そして、ラッチ回路24a〜24dへのラッチ出力の取込みが終了した際に、アンド回路22からの論理積出力STにより各ラッチ回路25a、〜25d [0048] Then, the latch circuit when the incorporation of the latch output is completed to 24 a to 24 d, each of the latch circuits 25a by the logical product output ST from the AND circuit 22, ~25D
が、各ラッチ回路24a、〜24dからのラッチ出力(L1、1)〜(L1、4)を保持し、図3の(k)〜 But the latch circuits 24a, holds the latch output from ~24d (L1,1) ~ (L1,4), in FIG. 3 (k) ~
(n)に示すような、それらの位相が揃えられた各ラッチ回路25a、〜25dのラッチ出力(L2、1)〜 As shown in (n), the latch circuits 25a to their phases aligned, a latch output of ~25d (L2,1) ~
(L2、4)がそれぞれディジタル/アナログ変換器2 (L2,4) each digital / analog converter 2
7a、〜27dに供給される。 7a, it is supplied to ~27D. これにより、ディジタル/アナログ変換器27a、〜27dはラッチ回路25 Thereby, the digital / analog converter 27a, ~27D the latch circuit 25
a、〜25dからの位相が揃ろっているラッチ出力(L a, the latch output phase is assortment lock from ~25d (L
2、1)〜(L2、4)をそれぞれアナログ映像信号(Vsa1 )〜(Vsa4 )に変換し、増幅反転回路28a 2,1) to (L2,4) are converted into an analog video signal (Vsa1) ~ (Vsa4), amplifier inverting circuit 28a
〜28dに供給される。 It is supplied to the ~28d.

【0049】これらの増幅反転回路28a〜28dは、 [0049] These amplification inversion circuit 28a~28d is
それぞれディジタル/アナログ変換器27a、〜27d Each digital / analog converter 27a, ~27d
からのアナログ映像信号(Vsa1 )〜(Vsa4 )の電圧値を増幅するとともに、垂直同期信号(VS)によってフィールド毎にその極性を反転することにより液晶17 It amplifies the voltage value of the analog video signal (Vsa1) ~ (Vsa4) from the liquid crystal 17 by reversing the polarity for each field by the vertical synchronizing signal (VS)
を駆動できるアナログ映像信号(Vsa1')〜(Vsa4') Analog video signal that can drive the (Vsa1 ') ~ (Vsa4')
に変換し、それぞれ外部配線29a〜29dを介して映像信号線駆動回路4の各映像入力線4g〜4jに供給する。 It was converted to the supplied to the video input lines 4g~4j of the video signal line drive circuit 4, respectively, via external wiring 29 a - 29 d.

【0050】映像信号線駆動回路4は、シフトレジスタ部31、切換スイッチ部32、およびサンプルホールド部33により構成されている。 The video signal line drive circuit 4 is constituted by the shift register unit 31, the changeover switch unit 32 and the sample hold unit 33,. 切換スイッチ部32は、 Change-over switch unit 32,
720個の切換スイッチとしての薄膜トランジスタSW 720 TFT SW as the change-over switch
1〜SWNにより構成されている。 It is constituted by 1~SWN.

【0051】サンプルホールド部33は、720個のサンプルホールド回路V1〜VNにより構成され、各サンプルホールド回路V1、…はそれぞれ切換スイッチとしての薄膜トランジスタS1、…SNとコンデンサCD The sample-and-hold unit 33, 720 of the sample-and-hold circuit is constituted by V1 to VN, the sample-hold circuits V1, ... TFT S1 of each as changeover switches, ... SN and the capacitor CD
1、…CDNとから構成されている。 1, is composed of a ... CDN.

【0052】シフトレジスタ部31は、180段の4つの(4系統の)シフトレジスタ41〜44により構成されており、各シフトレジスタ41〜44の各段のレジスタA1、A2、…と、B1、B2、…と、C1、C2、 [0052] The shift register unit 31 is constituted by four 180 stages (four systems) shift register 41 to 44, the register A1, A2 of each stage of each shift register 41 to 44, ... and, B1, B2, ... and, C1, C2,
…と、D1、D2、…とがそれぞれ順次結線されている。 ... a, D1, D2, ... and are sequentially connected, respectively. これらの各シフトレジスタ41〜44の各段ごとに、各レジスタA1、B1、C1、D1、A2、B2、 For each stage of each of these shift registers 41 to 44, each register A1, B1, C1, D1, A2, B2,
C2、D2、…、An−1、Bn−1、Cn−1、Dn C2, D2, ..., An-1, Bn-1, Cn-1, Dn
−1、An、Bn、Cn、Dnは、入れ子状に配置されている。 -1, An, Bn, Cn, Dn are arranged in a nested. 各レジスタは、転送ゲートとしての薄膜トランジスタや電荷蓄積用のキャパシタ等により構成されている。 Each register is constituted by a capacitor or the like for the thin film transistor and charge storage as a transfer gate.

【0053】すなわち、入力線4bからのクロックCK [0053] That is, the clock CK from the input line 4b
1(図5の(a)参照)は各シフトレジスタ41〜44 1 (see (a) of FIG. 5) is the shift register 41 to 44
の各レジスタに共通に入力されており、入力線4aからのスタートパルスST1は、1段目のレジスタA1、B Is input in common to each register, the start pulse ST1 from the input line 4a is the first stage of the register A1, B
1、C1、D1に供給され、1段目のレジスタA1、B 1, C1, is supplied to the D1, 1 stage register A1, B
1、C1、D1の各シフト出力は、それぞれ2段目のレジスタA2、B2、C2、D2に供給され、…n−1段目のレジスタAn−1、Bn−1、Cn−1、Dn−1 1, C1, each shift output of D1 is supplied to the register A2, B2, C2, D2 of each second stage, ... n-1 stage register An-1, Bn-1, Cn-1, Dn- 1
の各シフト出力は、それぞれn段目のレジスタAn、B Each shift output of each n-th register An, B
n、Cn、Dnに供給される。 n, Cn, is supplied to the Dn.

【0054】1段目のレジスタA1、B1、C1、D1 [0054] the first stage of the register A1, B1, C1, D1
の各シフト出力は、それぞれ薄膜トランジスタSW1〜 Each shift output of each thin film transistor SW1~
SW4のソースに供給され、2段目のレジスタA2、B Is supplied to SW4 source, the second-stage register A2, B
2、C2、D2の各シフト出力は、それぞれ薄膜トランジスタSW5〜SW8のソースに供給され、…n−1段目のレジスタAn−1、Bn−1、Cn−1、Dn−1 2, C2, the shift output of D2 is supplied to the respective sources of the thin film transistor SW5~SW8, ... n-1 stage register An-1, Bn-1, Cn-1, Dn-1
の各シフト出力は、それぞれ薄膜トランジスタSWN− Each shift output each thin film transistor SWN-
7〜SWN−4のソースに供給され、n段目のレジスタAn、Bn、Cn、Dnの各シフト出力は、それぞれ薄膜トランジスタSWN−3〜SWNのソースに供給される。 Is supplied to the source of 7~SWN-4, n-th register An, Bn, Cn, each shift output Dn is supplied to the source of the thin film transistor SWN-3~SWN respectively.

【0055】薄膜トランジスタSW1〜SWNのゲートには、上記切換回路7からの切換信号が入力線4c〜4 [0055] The gate of the thin film transistor SWl to SWn, the switching signal from the switching circuit 7 is input lines 4c~4
fを介して供給され、オン−オフされるようになっている。 It is supplied through the f, on - adapted to be turned off. 入力線4cは、薄膜トランジスタSW1、SW5、 Input line 4c is, thin film transistor SW1, SW5,
SW9、…SWN−3のゲートに接続され、入力線4d SW9, is connected to the gate of the ... SWN-3, input line 4d
は、薄膜トランジスタSW2、SW6、SW10、…S A thin film transistor SW2, SW6, SW10, ... S
WN−2のゲートに接続され、入力線4eは、薄膜トランジスタSW3、SW7、SW11、…SWN−1のゲートに接続され、入力線4fは、薄膜トランジスタSW Is connected to the gate of the WN-2, input line 4e includes a thin film transistor SW3, SW7, SW11, is connected ... to the gate of the SWN-1, input line 4f includes a thin film transistor SW
4、SW8、SW12、…SWNのゲートに接続されている。 4, SW8, SW12, is connected to the gate of the ... SWN.

【0056】これにより、入力線4cに切換信号が供給された際、薄膜トランジスタSW1、SW5、SW9、 [0056] Thus, when the switching signal supplied to the input line 4c, a thin film transistor SW1, SW5, SW9,
…SWN−3がオンすることにより、レジスタA1、A ... By SWN-3 is turned on, the register A1, A
2、A3、…An−1、Anからのシフト出力が後段へ導かれ、入力線4dに切換信号が供給された際、薄膜トランジスタSW2、SW6、SW10、…SWN−2がオンすることにより、レジスタB1、B2、B3、…n 2, A3, ... shift output from An-1, An is led to the subsequent stage, when the switching signal supplied to the input line 4d, by thin film transistors SW2, SW6, SW10, ... SWN-2 is turned on, the register B1, B2, B3, ... n
−1、Bnからのシフト出力が後段へ導かれ、入力線4 -1, the shift output from Bn is led to the subsequent, input line 4
eに切換信号が供給された際、薄膜トランジスタSW When the switching signal is supplied to the e, the TFT SW
3、SW7、SW11、…SWN−1がオンすることにより、レジスタC1、C2、C3、…Cn−1、Cnからのシフト出力が後段へ導かれ、入力線4fに切換信号が供給された際、薄膜トランジスタSW4、SW8、S 3, SW7, SW11, ... by SWN-1 is turned on, the register C1, C2, C3, ... shift output from Cn-1, Cn is led to the subsequent stage, when the switching signal supplied to the input line 4f , thin film transistor SW4, SW8, S
W12、…SWNがオンすることにより、レジスタD W12, ... by SWN is turned on, the register D
1、D2、D3、…Dn−1、Dnからのシフト出力が後段へ導かれる。 1, D2, D3, shift output from ... Dn-1, Dn is guided to the subsequent stage.

【0057】薄膜トランジスタS1、…SNのゲートには、薄膜トランジスタSW1〜SWNからのシフト出力が供給され、それらのソースには、上記映像信号供給回路6からの映像信号が映像入力線4g〜4hを介して供給される。 The thin film transistor S1, ... to the gate of the SN is shifted out from the thin film transistor SW1~SWN is supplied to their source, the video signal from the video signal supply circuit 6 through the image input line 4g~4h It is supplied Te.

【0058】すなわち、薄膜トランジスタSW1〜SW [0058] In other words, the thin-film transistor SW1~SW
4のドレインが共通に薄膜トランジスタS1、…S4のゲートに接続され、薄膜トランジスタSW5〜SW8のドレインが共通に薄膜トランジスタS5、…S8のゲートに接続され、…、薄膜トランジスタSWN−7〜SW 4 drains commonly TFT S1, is connected to the ... S4 gate, a drain commonly TFT S5 of the thin film transistor SW5~SW8, is connected to the gate of the ... S8, ..., a thin film transistor SWN-7~SW
N−4のドレインが共通に薄膜トランジスタSN−7〜 The drain of the N-4 is common to the thin film transistor SN-7~
SN−4のゲートに接続され、薄膜トランジスタSWN It is connected to the gate of the SN-4, a thin film transistor SWN
−3〜SWNのドレインが共通に薄膜トランジスタSN Common to the thin film transistor SN drain of -3~SWN is
−3〜SNのゲートに接続される。 It is connected to the gate of the -3~SN. 映像入力線4gは、 The video input line 4g is,
薄膜トランジスタS1、S5、S9、…SN−3のゲートに接続され、映像入力線4hは、薄膜トランジスタS TFT S1, S5, S9, connected ... to the gate of the SN-3, the video input lines 4h are thin film transistors S
2、S6、S10、…SN−2のゲートに接続され、映像入力線4iは、薄膜トランジスタS3、S7、S1 2, S6, S10, ... are connected to the gate of the SN-2, the video input lines 4i includes a thin film transistor S3, S7, S1
1、…SN−1のゲートに接続され、映像入力線4j 1, is connected to the ... SN-1 of the gate, the video input lines 4j
は、薄膜トランジスタS4、S8、S12、…SNのゲートに接続されている。 A thin film transistor S4, S8, S12, is connected to the gate of the ... SN.

【0059】これにより、薄膜トランジスタS1、…がオンしている際、映像入力線4gからのアナログ映像信号(Vsa1')が順次コンデンサCD1、CD5、CD [0059] Thus, the thin film transistors S1, when ... is on, the analog video signal from the video input lines 4g (Vsa1 ') are sequentially capacitor CD1, CD5, CD
9、…CDN−3で保持され、映像入力線4hからのアナログ映像信号(Vsa2')が順次コンデンサCD2、C 9, ... it is held at the CDN-3, an analog video signal from the video input lines 4h (Vsa2 ') are sequentially capacitor CD2, C
D6、CD10、…CDN−2で保持され、映像入力線4iからのアナログ映像信号(Vsa3')が順次コンデンサCD3、CD7、CD11、…CDN−1で保持され、映像入力線4jからのアナログ映像信号(Vsa4') D6, CD10, ... are held at the CDN-2, the analog video signal from the video input lines 4i (Vsa3 ') are sequentially capacitor CD3, CD7, CD11, held in ... CDN-1, analog video from the video input lines 4j signal (Vsa4 ')
が順次コンデンサCD4、CD8、CD12、…CDN There sequentially capacitor CD4, CD8, CD12, ... CDN
で保持される。 In is held.

【0060】上記サンプルホールド回路V1〜VNの出力、つまりコンデンサCD1〜CDNの保持電圧は、それぞれ映像信号線11、…としてのY1〜Y720に供給される。 [0060] holding voltage of the sample hold circuit output V1 to VN, i.e. capacitors CD1~CDN each video signal line 11, supplied to ... Y1~Y720 as.

【0061】このような構成によれば、入力線4cの切換信号がオンされた際、薄膜トランジスタSW1、SW [0061] According to such a configuration, when the switching signal input lines 4c is turned on, the thin film transistor SW1, SW
5、SW9、…SWN−3がオンすることにより、シフトレジスタ41としてのレジスタA1、A2、A3、… 5, SW9, ... by SWN-3 is turned on, the register of the shift register 41 A1, A2, A3, ...
An−1、Anからのシフト出力(図3の(o)〜 Shift output from An-1, An (in FIG. 3 (o) ~
(q)、図5の(b)〜(e)参照)が各サンプルホールド回路V1〜VNの薄膜トランジスタS1、…SNのゲートに供給される。 (Q), see (b) ~ (e) of FIG. 5) is a thin film transistor S1 of the sample and hold circuits V1 to VN, it is supplied to the gate of ... SN. これにより、薄膜トランジスタS As a result, the thin film transistor S
1、…SNがオンすることにより、映像信号供給回路6 1, ... by SN are turned on, the video signal supply circuit 6
から映像入力線4g〜4hを介して供給される4分割されている映像信号(図5の(f)〜(i)参照)に応じた電圧値が、各サンプルホールド回路V1〜VNのコンデンサCD1、…CDNに充電される。 Video signals being divided into four supplied via a video input line 4g~4h from the voltage value corresponding to (of FIG. 5 (f) ~ (i) refer) is a capacitor CD1 of the sample and hold circuits V1~VN , it is charged ... to CDN.

【0062】この結果、映像信号線駆動回路4内の各サンプルホールド回路V1〜VNの充電電圧値と走査信号線駆動回路5による走査信号線12、…の駆動に応じて、液晶表示部3の駆動が行われる。 [0062] As a result, the scanning signal line 12 by the charging voltage and the scanning signal line drive circuit 5 of the sample and hold circuits V1~VN of the video signal line drive circuit 4, ... in accordance with the driving of a liquid crystal display unit 3 driving is performed.

【0063】また、入力線4dの切換信号がオンされた際、薄膜トランジスタSW2、SW6、SW10、…S [0063] Further, when the switching signal input lines 4d are turned on, the thin film transistor SW2, SW6, SW10, ... S
WN−2がオンすることにより、シフトレジスタ42としてのレジスタB1、B2、B3、…Bn−1、Bnからのシフト出力が各サンプルホールド回路V1〜VNの薄膜トランジスタS1、…SNのゲートに供給される。 By WN-2 is turned on, the register of the shift register 42 B1, B2, B3, ... Bn-1, a shift output from Bn is the sample and hold circuits V1~VN TFT S1, it is supplied ... to the gate of the SN that.
これにより、薄膜トランジスタS1、…SNがオンすることにより、入力線4cの切換信号がオンされた場合と同様に動作する。 Thus, the thin film transistors S1, by ... SN is turned on, operates as if the switching signal input lines 4c is turned on.

【0064】また、入力線4eの切換信号がオンされた際、薄膜トランジスタSW3、SW7、SW11、…S [0064] Further, when the switching signal input lines 4e is turned on, the thin film transistor SW3, SW7, SW11, ... S
WN−1がオンすることにより、シフトレジスタ43としてのレジスタC1、C2、C3、…Cn−1、Cnからのシフト出力が各サンプルホールド回路V1〜VNの薄膜トランジスタS1、…SNのゲートに供給される。 By WN-1 is turned on, the register of the shift register 43 C1, C2, C3, ... Cn-1, a shift output from Cn is the sample and hold circuits V1~VN TFT S1, is supplied ... to the gate of the SN that.
これにより、薄膜トランジスタS1、…SNがオンすることにより、入力線4cの切換信号がオンされた場合と同様に動作する。 Thus, the thin film transistors S1, by ... SN is turned on, operates as if the switching signal input lines 4c is turned on.

【0065】また、入力線4fの切換信号がオンされた際、薄膜トランジスタSW4、SW8、SW12、…S [0065] In addition, when the switching signal input line 4f is turned on, the thin film transistor SW4, SW8, SW12, ... S
WNがオンすることにより、シフトレジスタ44としてのレジスタD1、D2、D3、…Dn−1、Dnからのシフト出力が各サンプルホールド回路V1〜VNの薄膜トランジスタS1、…SNのゲートに供給される。 By WN is turned on, the register of the shift register 44 D1, D2, D3, ... shift output from Dn-1, Dn is a thin film transistor S1 of the sample and hold circuits V1 to VN, are supplied to the gate of ... SN. これにより、薄膜トランジスタS1、…SNがオンすることにより、入力線4cの切換信号がオンされた場合と同様に動作する。 Thus, the thin film transistors S1, by ... SN is turned on, operates as if the switching signal input lines 4c is turned on.

【0066】したがって、映像信号線駆動回路4内のシフトレジスタ部31の4つのシフトレジスタ41、…の内で部分的に損傷があり動作不能なものが有る場合でも、1つのシフトレジスタでも動作可能なものが残っていれば、アクティブマトリクス型液晶表示装置1としては完全に動作させることができる。 [0066] Thus, even partially if damage has inoperable ones there, can operate in one shift register among the four shift register portion 31 of the video signal line drive circuit 4 shift register 41, ... of if there remains such things can operate fully as active matrix liquid crystal display device 1.

【0067】上記したように、この実施例によれば映像信号供給回路6から映像信号線駆動回路4の映像入力線4g、〜4jに入力されるアナログ映像信号(Vsa1') [0067] As described above, the video input lines 4g of the video signal line drive circuit 4 from the video signal supply circuit 6 according to this embodiment, the analog video signal input to ~4j (Vsa1 ')
〜(Vsa4')は、電圧の変化するタイミングが揃えられているため、映像入力線4g、〜4j数に対応する4本の映像信号線11、…を同時に選択でき、これにより映像信号線11、…の数が720本であるに比べてシフトレジスタ部31の段数を180段と少なくすることができる。 ~ (Vsa4 '), since the timing of change of the voltage are aligned, the video input lines 4g, 4 video signal lines corresponding to ~4j number 11, can select ... simultaneously, thereby the video signal line 11 , ... number can be reduced to 180 number of stages of the shift register portion 31 as compared with a 720 of.

【0068】したがって、映像信号線駆動回路4内に複数のシフトレジスタを形成して、冗長を持たせ、しかもそれらを切換えることができ、歩留まりが問題となる映像信号線駆動回路4の歩留まりを飛躍的に向上でき、駆動回路一体型のアクティブマトリクス型液晶表示装置1 [0068] Thus, by forming a plurality of shift registers in the video signal line drive circuit 4, to have a redundancy, yet it is possible to switch them dramatically the yield of the video signal line drive circuit 4 which yield a problem to be improved, the driving circuit active matrix liquid crystal display device 1 of the integrated
そのものの歩留まりを向上することができ、シフトレジスタ部31の各シフトレジスタ41、…に必要な動作速度を従来の1/4に遅くすることができるため、シフトレジスタ41、…を動作速度の遅い素子で構成しても十分に高い動作速度を確保することができる。 Can improve the yield of itself, for each shift register 41 of the shift register unit 31, the operating speed required ... to be able to slow conventional 1/4, the shift register 41, the slow operating speed of ... be constituted by a device can be ensured sufficiently high operation speed. また、各映像信号線11、…にアナログ映像信号(Vsa1')〜(V Further, the respective video signal lines 11, the analog video signal ... to (Vsa1 ') ~ (V
sa4')が供給される時間(T)は、アナログ映像信号(Vs)の分割を行わない方式と比較して1/4倍となるため、電位の書き込みに充分な時間が得られる。 sa4 ') time is supplied (T), since the 1/4 as compared with the method that does not perform division of the analog video signal (Vs), sufficient time is obtained to a write potential.

【0069】また、映像信号線駆動回路4を構成するシフトレジスタ41、…をスタートパルスST1およびクロックCK1の入力により動作させることができるため、スタートパルスST1およびクロックCK1を入力するための外部回路を小型に構成でき、しかも接続配線数を一層低減させることができるため、装置の小型化および製造歩留りの向上を達成することができる。 [0069] Since it is possible to operate the input of the shift register 41, ... start pulse ST1 and clocks CK1 to constituting a video signal line drive circuit 4, an external circuit for inputting a start pulse ST1 and the clock CK1 small to be configured, and since the number of connection wires can be further reduced, it is possible to achieve an improvement in size and manufacturing yield of the device.

【0070】更に、この実施例の映像信号供給回路6はアナログ映像信号(Vs)の分割をディジタル信号の形で行っているため、アナログ映像信号(Vs)を分割したことによる画質の劣化もほとんどない。 [0070] Further, the video signal supply circuit 6 of this embodiment because it has been split of the analog video signal (Vs) in the form of digital signals, almost no deterioration of image quality due to the splitting of the analog video signal (Vs) Absent. 従って、この実施例によれば、高画質な表示画像を得ることができる。 Therefore, according to this embodiment, it is possible to obtain a high-quality display image.

【0071】また、映像信号線駆動回路と走査信号線駆動回路を、画素電極等を形成したアレイ基板と同一基板上に形成して、駆動回路部と表示部を一体化した駆動回路一体型のアクティブマトリクス型液晶表示装置において、このような駆動回路一体型において問題となる駆動回路の歩留まりを飛躍的に向上することができる。 [0071] Further, the scanning signal line drive circuit the video signal line drive circuit, are formed on the array substrate and the same substrate formed with the pixel electrode or the like, the drive circuit integral with integrated display portion and the driver circuit portion in an active matrix liquid crystal display device, the yield of the drive circuit in question in such a drive circuit integrated type can be dramatically improved.

【0072】すなわち、本来表示部と駆動回路部を個別に生産し、それらの中から良好な特性が得られた製品について組立を行う場合には、その歩留まりにはそれぞれ独立している。 [0072] That is, to produce individually a driving circuit portion inherently display unit, when the assembly is for those products that good characteristics obtained from the are independently in its yield. これに対して駆動回路部と表示部を一体形成している場合には、表示部と駆動回路の組み合わせは初めから決定しており、全体の歩留まりは両方同時に良品がとれる確率になってしまう。 In the case that integrally form a display unit and a driving circuit unit contrast, the combination of the display unit driving circuit is determined from the beginning, the overall yield both becomes to the probability that good can take at the same time. 駆動回路の歩留まりが100%であれば、これは表示部のみの歩留まりと一致するために問題とならないが、実際の駆動回路の歩留まりは100%ではないので問題になる。 If yield is 100% of the drive circuit, this is not a problem to match the yield of only the display unit, the yield of the actual drive circuit becomes a problem because it is not 100%.

【0073】ここで、駆動回路を構成する薄膜トランジスタの数と表示部の薄膜トランジスタの数を比較する。 [0073] Here, comparing the number of the thin film transistors of the display unit and the number of thin film transistors constituting the drive circuit.
シフトレジスタを用いた駆動回路の場合には、駆動回路を構成する薄膜トランジスタの数は表示部に対して高々1割程度にすぎない。 In the case of a driver circuit including a shift register, the number of thin film transistors constituting the drive circuit is only at most about 10% with respect to the display unit. したがって、単純に数だけで比較すると駆動回路一体型の液晶表示装置の歩留まりは表示部の歩留まりで決定してしまうようにも考えられる。 Thus, the yield of the liquid crystal display device and a driving circuit integrated simply comparing only a few are considered also as would be determined by the yield of the display unit. しかし実際には、要求される性能および薄膜トランジスタが不良であった場合の影響を考えると駆動回路の歩留まりは、実は無視できない。 In practice, however, the yield of the considered driving circuit the effect of the required performance and the thin film transistor is defective, in fact can not be ignored.

【0074】駆動回路の一部はディジタル回路であるが、限界速度に近い条件で駆動する場合にはかえって歩留まりに影響する。 [0074] While some of the driver circuit is a digital circuit, rather it affects the yield in the case of driving in conditions close to the limit speed. 表示部においては、薄膜トランジスタの動作電流が少なかった場合には、その画素の明るさに影響がでる。 In the display unit, when the operating current of the thin film transistor was small, it leaves affect the brightness of the pixel. しかし、これは不良の薄膜トランジスタの有った画素のみの問題であり決定的な不良とはなりにくい。 But, this is there was a pixel only is a problem decisive failure and less likely is the failure of the thin film transistor. これに対して、駆動回路中の薄膜トランジスタの動作電流が少なくなり動作速度が低下すると、駆動回路がその部分から停止する事になる。 In contrast, the operation speed decreases the operating current of the thin film transistor in the drive circuit is reduced, the drive circuit is able to stop from its parts. これは不良となった薄膜トランジスタが1つの場合でも決定的な不良であり、この不良をもつ表示装置には商品価値が全く無くなってしまう。 This is a thin film transistor becomes defective is a bad decisive even in the case of one, would totally lost commercial value to a display device having this bad. したがって、駆動回路を構成する薄膜トランジスタのほうがずっと歩留まり的にきびしくなる。 Thus, more thin film transistors constituting the drive circuit is much the yield manner strictly.

【0075】したがって、実際には駆動回路の歩留まりが問題になるため、上述したように、シフトレジスタに冗長を持たせ、有効なシフトレジスタを選択でき、しかも冗長のために構造を複雑にしないでできることにより、上記問題を解決するものである。 [0075] Accordingly, since the yield of the driving circuit becomes a problem in practice, as described above, to have a redundancy in the shift register, can be enabled shift register, yet without complicating the structure for redundancy the ability, is to solve the above problems.

【0076】次に、この発明の他の実施例のアクティブマトリクス型液晶表示装置について説明する。 Next, a description for the active matrix liquid crystal display device of another embodiment of the present invention. この実施例が上述したアクティブマトリクス型液晶表示装置1と相違する点は、映像信号供給回路6の構成であり、図6 That this embodiment is different from the active matrix liquid crystal display device 1 described above is a configuration of a video signal supply circuit 6, FIG. 6
を参照して説明する。 With reference to the description.

【0077】この実施例の映像信号供給回路6は、アナログ映像信号(Vs)をディジタル変換を行うことなく分割するものである。 [0077] The video signal supply circuit 6 of this embodiment is to divide without performing digital conversion of the analog video signal (Vs). アナログ映像信号(Vs)は8個のサンプルホールド回路51a、…51hに入力され、 Analog video signal (Vs) is the eight sample and hold circuits 51a, is input to ... 51h,
シフトレジスタ52の出力(SR2、1)〜(SR2、 The output of the shift register 52 (SR2,1) ~ (SR2,
8)に基づいて順次サンプリングされる。 It is sequentially sampled based on 8).

【0078】シフトレジスタ52は8段で構成されており、上述した実施例とはその段数が異なる他は同一構成であり、水平同期信号(HS)によりリセットされ、1 [0078] A shift register 52 consists of eight stages, from the embodiment described above have the same configuration is different from the number of stages, is reset by the horizontal synchronizing signal (HS), 1
段目の出力(SR2、1)のみがオンの状態で動作を開始し、水平サンプリング信号(CK2)に基づいて動作する構成となっている。 Only the output of the stage (SR2,1) starts operating with the on are configured to operate based on a horizontal sampling signal (CK2).

【0079】サンプルホールド回路51a、…の各出力端子は、切換スイッチ53に接続され、サンプルホールド回路51a〜51dがシフトレジスタ52により選択されている期間はサンプルホールド回路51e〜51h [0079] sample and hold circuits 51a, ... are the output terminals of the, is connected to the changeover switch 53, the period of the sample-hold circuit 51a~51d is selected by the shift register 52 is sample-and-hold circuit 51e~51h
が全てオンとなり、サンプルホールド回路51e〜51 There will be all on, the sample-and-hold circuit 51e~51
hがシフトレジスタ52により選択されている期間はサンプルホールド回路51a〜51dが全てオンとなるように水平同期信号(HS)および水平サンプリング信号(CK2)によって制御される1/4分周器54によって選択される。 Period h is selected by the shift register 52 by the sample hold circuit 51a~51d horizontally so are all on the synchronization signal (HS) and a horizontal sampling signal 1/4 frequency divider 54 which is controlled by (CK2) It is selected.

【0080】このようにして、夫々切換スイッチ53によって選択された映像信号(Vs1)〜(Vs4)、あるいは(Vs5)〜(Vs8)は、上述した実施例のラッチ回路25a、…のラッチ出力と同様に位相、即ち電位が変化する時刻が同時となるように揃えられた信号となっている。 [0080] In this way, each video signal selected by the changeover switch 53 (Vs1) ~ (Vs4), or (Vs5) ~ (Vs8), the latch circuit 25a of the embodiment described above, ... latch output have the same as the phase, i.e. the signal time potential changes are aligned so as to simultaneously.

【0081】切換スイッチ53によって選択された出力は、電圧の増幅とフィールド毎にその極性を反転する機能をもつ増幅反転回路55により液晶を駆動するために適切な電圧にされた後、外部配線29a〜29dを介して映像入力線4g〜4hに供給される。 [0081] The output selected by the selector switch 53 is made into a suitable voltage for driving the liquid crystal by the amplifier inverting circuit 55 having a function for inverting the polarity for each amplification and field voltage, external wiring 29a is supplied to the video input lines 4g~4h through ~29D.

【0082】以上のように、この実施例によれば入力されるアナログ映像信号(Vs)をアナログ状態のまま4 [0082] As described above, while the analog video signal input according to this embodiment the (Vs) of the analog state 4
つの位相が一致したアナログ映像信号(Vs1' )〜(V One of the analog video signal whose phase is matched (Vs1 ') ~ (V
s4')に分割し、外部配線29a〜29dを介して映像信号線駆動回路4の映像入力線4g〜4jに供給されている。 Divided into s4 '), it is supplied to the video input lines 4g~4j of the video signal line drive circuit 4 via the external wiring 29 a - 29 d.

【0083】これにより、上述した実施例に比べ、映像信号供給回路6を小規模なアナログ回路で構成することができるため、装置の一層の小型化、低廉化を達成することができる。 [0083] Thus, compared to the above embodiment, it is possible to configure a video signal supply circuit 6 in a small analog circuit, it is possible to achieve further miniaturization of the device, the cost reduction.

【0084】なお、上述した実施例は、いずれも4本の映像信号線11、…を一組として同時に選択する構成を採用した場合を示したが、例えば映像信号(Vs)の分割数を2分割あるいは16分割等として映像信号線1 [0084] Incidentally, the above-mentioned embodiment, both the four video signal lines 11, the case where the configuration to simultaneously select ... as a set, for example, the division number of the video signal (Vs) 2 video signal lines as the division or 16 splits 1
1、…の同時選択本数を2本あるいは16本と適宜異ならしめても良い。 1, ... simultaneous selection number may be made different two or 16 and appropriate.

【0085】また、この発明は上述したアクティブマトリクス型液晶表示装置以外の種々のアクティブマトリクス型表示装置においても実施することが可能である。 [0085] Further, the invention can also be implemented in a variety of active matrix display device other than the active matrix type liquid crystal display device described above. また、たとえば図7に示すように、シフトレジスタの各段を独立した4つのレジスタで構成し、その内の1つのレジスタが次段や前段と接続された構成としても良い。 Further, for example, as shown in FIG. 7, composed of four registers independent of each stage of the shift register may be configured to one register of which is connected to the next stage and the previous stage. このような構成とすることにより、たとえば図8の(a) With such a configuration, for example, shown in FIG. 8 (a)
に示すように、2段目のレジスタA2が欠陥であった場合に、図8の(b)(c)に示すように、そのレジスタA2による次段や前段の接続を遮断し、他のレジスタB As shown in, when the register A2 in the second stage was defective, as shown in (b) (c) in FIG. 8, blocks the next stage and the previous stage of the connection by the register A2, other registers B
2、D2(あるいはレジスタC2)を次段や前段と接続するようにしても良い。 2, D2 (or register C2) may be connected to the next stage and the previous stage a. この場合、上記実施例で用いた切換回路7と、切換スイッチ部32とが不要となる。 In this case, the switching circuit 7 used in the above embodiment, the change-over switch 32 is not necessary. なお、上記レジスタの次段や前段との接続の遮断(ヒューズの切断)や、レジスタの次段や前段との接続(絶縁破壊による)は、所定の電圧の印加により行われる。 Incidentally, the next stage and blocking the connection between the front (fuse cutting) and of said register, (by dielectric breakdown) connection to the next stage and the previous stage of the register is performed by application of a predetermined voltage.

【0086】また、シフトレジスタが双方向のものを用いるようにしても良い。 [0086] The shift register may be used as bi-directional. この場合、次段への配線を複雑にすることなく、双方向シフトレジスタを形成することができる。 In this case, without complicating the wiring to the next stage, it is possible to form a bi-directional shift register. また、この双方向シフトレジスタは、各段の回路が走査方向に対して独立しているので、冗長性を備えている。 Furthermore, the bidirectional shift register, the circuit of each stage is independent with respect to the scanning direction, and a redundancy.

【0087】 [0087]

【発明の効果】以上説明したように、この発明によれば、映像信号供給回路からの信号を1組の映像信号線に同時に出力するように構成されているため、個々の映像信号線に順次出力する場合に比べて回路規模を小さくすることができ、パターンレイアウトの自由度等も増す。 As described in the foregoing, according to the present invention, since it is configured to output simultaneously to a set of video signal line a signal from the video signal supply circuit sequentially to individual video signal line it is possible to reduce the circuit scale as compared with the case of outputting, increases the freedom or the like of the pattern layout.

【0088】また、映像信号線駆動回路の選択速度を映像信号供給回路から供給される映像信号の分割数倍程度遅くすることが可能となるため、動作速度が遅い回路で映像信号線駆動回路を構成しても、表示装置としては高速動作が可能となる。 [0088] Further, since it is possible to slow split several times the video signal supplied to selection rate of the video signal line driving circuit from the video signal supply circuit, a video signal line drive circuit at a low operating speed circuit It is constituted, thereby enabling high-speed operation as a display device. これにより、マトリクス配線部と映像信号線駆動回路とを同一基板上に一体的に形成することもでき、接続配線数を低減させることも可能となる。 This can also be integrally formed with the video signal line drive circuit matrix wiring portion on the same substrate, it is possible to reduce the number of connection wires. また、映像信号線駆動回路にスタートパルス、クロックを入力するための外部回路も簡単な構成とすることができるため、アクティブマトリクス型表示装置の一層の小型化を達成することが可能となる。 Further, since it is also a simple configuration external circuit for inputting a start pulse, a clock to the video signal line drive circuit, it is possible to achieve further miniaturization of an active matrix display device.

【0089】さらに、その動作周波数も映像信号(V [0089] In addition, the operating frequency is also the video signal (V
s)を分割していない場合と比較して小さくすることも可能となるため、表示性能を向上させることもできる。 Since it is possible to reduce as compared with the case where not dividing the s), it is also possible to improve the display performance.
また、駆動回路一体型の装置において、映像信号線線駆動回路のシフトレジスタに構造を複雑にしないで冗長を持たせることができ、歩留まりを飛躍的に向上することができる。 Further, in the device for a drive circuit-integrated, it is possible to provide redundancy without complicating the structure to the shift register of the image signal line line drive circuit, it is possible to dramatically improve the yield.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】図1はこの発明の一実施例のアクティブマトリクス型液晶表示装置の概略構成図。 [1] Figure 1 is a schematic structural diagram of an active matrix type liquid crystal display device of one embodiment of the present invention.

【図2】図1の映像信号供給回路の概略構成図。 Figure 2 is a schematic block diagram of a video signal supply circuit of FIG.

【図3】図1の映像信号供給回路の動作波形を示す図。 FIG. 3 shows the operation waveform of the video signal supply circuit of FIG.

【図4】図1の映像信号線駆動回路の概略構成図。 Figure 4 is a schematic block diagram of a video signal line driver circuit in FIG.

【図5】図1の映像信号線駆動回路の動作波形を示す図。 5 is a diagram showing operation waveforms of the video signal line driver circuit in FIG.

【図6】映像信号供給回路の他の実施例を説明するための概略構成図。 Figure 6 is a schematic diagram for explaining another embodiment of the video signal supply circuit.

【図7】映像信号線駆動回路の他の実施例を説明するための概略構成図。 Figure 7 is a schematic diagram for explaining another embodiment of the video signal line drive circuit.

【図8】図7の映像信号線駆動回路における2段目のシフトレジスタの接続状態を示す図。 8 is a diagram showing the connection of the second-stage shift register in the video signal line driver circuit in FIG.

【図9】従来の映像信号供給回路を説明するための概略構成図。 Figure 9 is a schematic diagram for explaining a conventional video signal supply circuit.

【図10】図9の映像信号供給回路の動作波形を示す図。 10 is a diagram showing operation waveforms of the video signal supply circuit of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…アクティブマトリクス型液晶表示装置 2…絶縁基板 3…液晶表示部 4…映像信号線駆動回路 4a〜4l…入力線 5…走査信号線駆動回路 、6…映像信号供給回路 7…切換回路 11、〜…映像信号線 12、〜…走査信号線 13…薄膜トランジスタ 21…シフトレジスタ 22…アンド回路 23…アナログ/ディジタル変換器 24…第1のデータラッチ部 25…第2のデータラッチ部 27…ディジタル/アナログ変換部 28…増幅反転部 31…シフトレジスタ部 32…切換スイッチ部 33…サンプルホールド部 41、〜44…シフトレジスタ 1 ... active matrix liquid crystal display device 2 ... insulating substrate 3 ... liquid crystal display unit 4 ... video signal line drive circuit 4A~4l ... input line 5 ... scanning signal line drive circuit, 6 ... video signal supply circuit 7 ... switching circuit 11, ~ ... video signal lines 12, ~ ... scanning signal lines 13 ... TFT 21 ... shift register 22 ... aND circuit 23 ... analog / digital converter 24 ... first data latch section 25 ... second data latch section 27 ... digital / analog converting unit 28 ... amplifier inverting unit 31 ... shift register unit 32 ... change-over switch unit 33 ... sample hold unit 41, to 44 ... shift register

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/784 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 5 in identification symbol Agency Docket No. FI art display portion H01L 29/784

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 マトリクス状に配置されるK本を1組としn組から成るK×n本の映像信号線とm本の走査信号線とこれらの映像信号線と走査信号線の各交点部分に配置されるスイッチング素子を介して設置される画素電極とからなる液晶表示部を有するアクティブマトリクス型表示装置において、 映像信号を1表示画素に対応するタイミングでサンプリングしてK本の映像信号に分配する分配手段および前記分配された映像信号のタイミングを一致させてK本の映像入力線に出力するタイミング制御手段とを備えた映像信号供給回路と、 上記タイミング制御手段から上記K本の映像入力線を介して出力される映像信号を対応する1組の上記各映像信号線に同時に出力する映像信号線駆動回路と、 を具備したことを特徴するアクティブマトリ Each intersections of claim 1] The K books are arranged in a matrix set as a K × n the video signal lines and the m scanning signal lines and those of the video signal lines consisting of n sets of the scanning signal lines in an active matrix display device having a liquid crystal display unit comprising a pixel electrode which is installed via the switching elements arranged in the distribution on the video signals K present by sampling at a timing corresponding to one display pixel video signal distribution means and said timing of the distributed video signal is matched with a timing control means for outputting to the video input lines K in the video signal supply circuit provided with the above K of video input lines from said timing control means active matrix which characterized by including a video signal line drive circuit that simultaneously outputs video signals to a corresponding set of the respective video signal lines to be output via the ス型表示装置。 Scan type display device.
  2. 【請求項2】 上記液晶表示部と映像信号線駆動回路とが同一基板上に一体に形成されていることを特徴とする請求項1に記載のアクティブマトリクス型表示装置。 2. An active matrix display device according to claim 1, wherein the liquid crystal display unit and the video signal line driving circuit is characterized in that it is formed integrally on the same substrate.
  3. 【請求項3】 上記映像信号線駆動回路がn段のシフトレジスタを備えていることを特徴とする請求項1に記載のアクティブマトリクス型表示装置。 3. An active matrix display device according to claim 1, characterized in that the video signal line drive circuit includes a shift register having n stages.
  4. 【請求項4】 上記タイミング制御手段が2つ以上の電圧保持手段を備えていることを特徴とする請求項1に記載のアクティブマトリクス型表示装置。 4. The active matrix display device according to claim 1, characterized in that said timing control means is provided with two or more voltage holding means.
  5. 【請求項5】 上記分配手段がK個のサンプリング手段と、このサンプリング手段のサンプリング周期を決定するK段のシフトレジスタとを備えていることを特徴とする請求項1に記載のアクティブマトリクス型表示装置。 Wherein said distributing means and are K sampling means, an active matrix display according to claim 1, characterized in that it comprises a shift register of K stages of determining the sampling period of the sampling means apparatus.
  6. 【請求項6】 マトリクス状に配置されるK本を1組としn組から成るK×n本の映像信号線とm本の走査信号線とこれらの映像信号線と走査信号線の各交点部分に配置されるスイッチング素子を介して設置される画素電極とからなる液晶表示部と、 上記走査信号線に走査信号を順次転送する走査信号線駆動回路と、 上記映像信号線のn組に対応するn段の複数のシフトレジスタを有し、上記映像信号線に映像信号を順次転送する映像信号線駆動回路と、 外部からの選択信号により、上記映像信号線駆動回路の複数のシフトレジスタの1つが選択される切換スイッチと、 が同一基板上に一体に形成されていることを特徴とするアクティブマトリクス型表示装置。 Each intersections of 6. The K books are arranged in a matrix set as a K × n the video signal lines and the m scanning signal lines and those of the video signal lines consisting of n sets of the scanning signal lines a liquid crystal display unit comprising a pixel electrode which is installed via the switching elements arranged in a scanning signal line drive circuit for sequentially transferring the scanning signal to the scanning signal lines, corresponding to the n sets of the video signal lines a plurality of n-stage shift register, and the video signal line drive circuit sequentially transfers the video signal to the video signal line, the selection signal from the outside, one of the plurality of shift registers in the video signal line drive circuit a changeover switch is selected, but an active matrix display device characterized by being formed integrally on the same substrate.
  7. 【請求項7】 上記n段の複数のシフトレジスタが、各段ごとに交互に配置されていることを特徴とする請求項6に記載のアクティブマトリクス型表示装置。 7. A plurality of shift registers of said n stages, an active matrix display device according to claim 6, characterized in that it is arranged alternately in each stage.
  8. 【請求項8】 マトリクス状に配置されるK本を1組としn組から成るK×n本の映像信号線とm本の走査信号線とこれらの映像信号線と走査信号線の各交点部分に配置されるスイッチング素子を介して設置される画素電極とからなる液晶表示部と、 上記走査信号線に走査信号を順次転送する走査信号線駆動回路と、 上記映像信号線に映像信号を順次転送する映像信号線駆動回路とが同一基板上に一体に形成されているアクティブマトリクス型表示装置において、 上記映像信号線駆動回路が、上記映像信号線のn組に対応するn段のシフトレジスタを有し、このシフトレジスタの各段ごとに複数のレジスタを有し、上記シフトレジスタの各段ごとに1つのレジスタが任意に選択されるものであることを特徴とするアクティブマトリクス型表示 Each intersections of 8. The K books are arranged in a matrix set as a K × n the video signal lines and the m scanning signal lines and those of the video signal lines consisting of n sets of the scanning signal lines a liquid crystal display unit comprising a pixel electrode which is installed via the switching elements arranged in a scanning signal line drive circuit for sequentially transferring the scanning signal to the scanning signal lines and sequentially transfers the video signal to the video signal line Yes in the active matrix display device and the video signal line drive circuit are formed integrally on the same substrate, the video signal line drive circuit, a shift register having n stages corresponding to the n sets of the video signal lines and, a plurality of registers for each stage of the shift register, an active matrix display in which one register for each stage of the shift register, characterized in that those selected arbitrarily 置。 Location.
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