JP3675113B2 - Display device - Google Patents

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浩嘉 坪田
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ソニー株式会社
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明はデジタルの画像データをアナログの信号電圧に変換するドライバと、信号電圧により動作して画像を映し出すパネルとからなる表示装置に関する。 The present invention is a driver for converting the digital image data into an analog signal voltage, a display device comprising a panel displaying an image by operating the signal voltage.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
表示装置に用いるパネルとしては、例えばアクティブマトリクス型の液晶ディスプレイ(LCD)が広く用いられている。 The panel used for a display device, for example an active matrix liquid crystal display (LCD) is widely used. アクティブマトリクス型のLCDパネルは上下一対の基板の間に電気光学物質として液晶を保持したフラット構造となっている。 The active matrix type LCD panel has a flat structure holding the liquid crystal as an electro-optical material between a pair of upper and lower substrates. 一方の基板にはマトリックス状に配列した画素電極とこれをスイッチング駆動する薄膜トランジスタが集積形成されている。 On one substrate is a thin film transistor for switching driving the pixel electrodes arranged in a matrix are integrated formed. 他方の基板には対向電極が全面的に形成されている。 On the other substrate opposing electrode is entirely formed. 薄膜トランジスタは大別すると多結晶シリコンを活性層とした薄膜トランジスタ(poly−Si TFT)と、非晶質シリコンを活性層とした薄膜トランジスタ(α−Si TFT)とがある。 The thin film transistor and thin-film transistors to the polycrystalline silicon and the active layer roughly divided (poly-Si TFT), a thin film transistor including an amorphous silicon as an active layer (α-Si TFT) and is. poly−Si TFTは比較的高性能であり、画素駆動用のスイッチング素子に加え周辺の走査回路を同一基板上に内蔵することができる。 poly-Si TFT is relatively high, it is possible to built a scanning circuit around on the same substrate in addition to the switching elements for driving pixels. 一方、α−Si TFTは比較的低性能である為、周辺の走査回路を内蔵することはできず、一般に外付け型となっている。 On the other hand, alpha-Si for TFT is relatively low performance, can not be built around the scanning circuit, it has generally become an external type.
【0003】 [0003]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
近年、LCDパネルの高精細化が進んでおり、例えばXGA規格ではマトリックス状の画素が水平方向に1024個配列し、垂直方向に768個配列している。 In recent years, advanced high-definition LCD panel, for example a matrix of pixels is 1024 arranged in the horizontal direction in the XGA standard, and 768 arranged in the vertical direction. フルカラー表示を行う場合には水平方向の画素数が1024×3=3072個に増加する。 Increases in the 1024 × 3 = 3072 pieces number of pixels in the horizontal direction in the case of performing full color display. この様に画素の高精細化及び高密度化が進むと、従来の内蔵型LCDパネルでは特に水平走査回路の転送速度が追い付かなくなり、XGA規格の画像を表示することが困難である。 When high definition and high density of pixels in this manner proceeds, in the conventional built-in LCD panel will not particularly catch up the transfer rate of the horizontal scanning circuit, it is difficult to display an image of XGA standard. XGA規格の画像を表示する場合、一水平期間(1H)に割り当てられる有効時間は約10μsであり、3072本の信号線に信号電圧をサンプリングする為には、信号線1本当りの選択時間が約10nsとなる。 When displaying an image of XGA standard, the effective time allocated to one horizontal period (1H) is about 10 [mu] s, in order to sample the signal voltage to 3072 signal lines, a selection time of the signal line per one It is about 10ns. この様な短時間で信号電圧を画素に充分書き込むことは不可能であり、高画質の表示はできない。 Such a short period of time by writing enough the signal voltage to the pixel is not possible, it can not display high-quality. 又、α−Si TFTを用いたLCDパネルでは、信号電圧を供給するドライバの他周辺の走査回路も外付けとなる。 Further, in the LCD panel using the alpha-Si TFT, the scanning circuit of the other peripheral drivers for supplying a signal voltage also becomes external. これらは一般にLSIチップで供給される。 These are generally supplied in the LSI chip. 前述した様に、XGA規格でフルカラー表示を行う場合、3072本の信号線と768本の走査線が必要である。 As described above, the case of performing full color display with XGA standard, it is necessary to 3072 signal lines and 768 scanning lines. この為、合計で約3800本のパネル側配線に対してLSIチップを接続しなければならない。 Therefore, you must connect the LSI chip versus about 3800 pieces of the panel-side wiring in total. 実装上の観点から歩留りの低下が問題となり、且つ多数のLSIチップが必要となる為コストアップの要因になる。 Reduction in the yield from the viewpoint of implementation becomes a problem, and a large number of LSI chips becomes a factor of cost for required.
【0004】 [0004]
【課題を解決する為の手段】 Means for Solving the Problems]
上述した従来の技術の課題を解決する為に以下の手段を講じた。 It took the following means to solve the problems of the prior art described above. 本発明に係る表示装置は基本的な構成として、デジタルの画像データをアナログの信号電圧に変換するドライバと、該信号電圧により動作して画像を映し出すパネルとを備えている。 As a display device the basic configuration according to the present invention includes a driver for converting the digital image data into an analog signal voltage, and a panel displaying an image by operating a said signal voltage. 本発明の第一側面によれば、前記パネルは、行状の走査線と、列状の信号線と、両者の交差部に配される行列状の画素と、該走査線に接続され順次一行分の画素を選択する垂直走査回路と、所定本数の信号線の組毎に設けられ一組分の信号電圧を同時に一組の信号線に印加するスイッチと、組毎に設けたスイッチを順次開閉して選択された一行分の画素に信号電圧を書き込む水平走査回路とを有する。 According to a first aspect of the present invention, the panel having scanning lines as rows, and columns of signal lines, a matrix of pixels arranged at intersections of both sequentially one row are connected to the scan line a vertical scanning circuit for selecting pixels, sequentially opening and closing a switch for applying simultaneously a pair of signal lines a signal voltage of a set amount provided for each set of a predetermined number of signal lines, a switch provided for each set writing a signal voltage to the pixels of one row selected Te and a horizontal scanning circuit. 前記ドライバは、外部から入力される画像データを順次転送するシフトレジスタと、該シフトレジスタから一組分の画像データを一括して取り込むラッチメモリと、取り込んだ一組分の画像データを一組分の信号電圧に変換して該パネルに供給するデジタル/アナログコンバータとを有する。 It said driver includes a shift register for sequentially transferring the image data input from the outside, and a latch memory for taking in a batch image data of a set amount from the shift register, a set amount of image data of a set amount taken and a digital / analog converter to be supplied to the panel is converted into a signal voltage. 前記ドライバは、一組分の信号電圧に対応した配線で前記パネルに接続している。 It said driver is connected to the panel wiring corresponding to the signal voltage of a set amount. 係る構成により、前記パネルが一組分の信号電圧を書き込んでいる時、前記ドライバは次の一組分の画像データの転送を行う。 According to such a constitution, when the panel is writing a signal voltage of a set amount, the driver transfers the image data of the next set minute.
【0005】 [0005]
本発明の第二側面によれば、前記パネルは、行状の走査線と、列状の信号線と、両者の交差部に配される行列状の画素と、該走査線に接続して一行づつ画素を選択する垂直走査回路と、所定個数の信号電圧を一定本数おきに配された所定本数の信号線に分配可能なスイッチ群と、該スイッチ群の開閉走査を一定回数繰り返して該所定個数と該一定回数との積で決まる複数個の画素に信号電圧を書き込みさらにこの書き込みを選択された全画素に対して行う水平走査回路とを有する。 According to a second aspect of the present invention, the panel having scanning lines as rows, and columns of signal lines, a matrix of pixels arranged at intersections of both line-by-line and connected to the scan line a vertical scanning circuit for selecting a pixel, and dispensable switches the signal line of a predetermined number disposed a signal voltage of a predetermined number of constant number every the the predetermined number by repeating a predetermined number of times opening and closing scanning of said switches and a horizontal scanning circuit performed on all the pixels of this writing further write signal voltage to the plurality of pixels determined by the product being selected with the predetermined number of times. 前記ドライバは、外部から入力される一行分の画像データを順次転送するシフトレジスタと、該シフトレジスタから一行分の画像データの一部に相当する該複数個分の画像データを一括して取り込みこれらを一定個数おきで所定個数づつに区切り一定回数に分けて読み出すシリアル/パラレルコンバータと、読み出された所定個数の画像データをそれぞれ信号電圧に変換して一定回数繰り返し該パネルに供給するデジタル/アナログコンバータとを有する。 Said driver includes a shift register for sequentially transferring the image data for one line that is inputted from the outside, the incorporation of these collectively image data of the plurality few minutes corresponding to a part of the image data for one line from the shift register a serial / parallel converter for reading divided into separated certain number in a predetermined number at a time to a predetermined number every predetermined number of times to convert each signal voltages image data of the read predetermined number repeated digital / analog supplied to the panel and a converter. 係る構成により、前記パネルが該所定個数と該一定回数との積で決まる複数個の画素に信号電圧を書き込んでいる時、前記ドライバは次の複数個分の画素に割り当てるべき画像データの転送を行う。 According to such a constitution, when the panel is writing a plurality of pixels into a signal voltage determined by the product of the said predetermined number and said predetermined number of times, the driver of the image data to be allocated to the next pixel of the plurality partial transfer do.
【0006】 [0006]
本発明の第一側面に係る表示装置は、それぞれN段のシフトレジスタ、ラッチメモリ、デジタル/アナログコンバータ、出力バッファ等を備えたドライバを用いている。 Display device according to the first aspect of the present invention uses a shift register of each N stages, the latch memory, a digital / analog converter, a driver with an output buffer or the like. 一水平期間(1H)にN段シフトレジスタをM回転送させる。 The N-stage shift register to one horizontal period (1H) to transfer M times. このシフトレジスタの一回のデータ転送が終了した時点で、N個の画像データを一組としてラッチメモリに取り込む。 When the one data transfer of the shift register is completed, taking the latch memory N image data as a set. この取り込まれた一組の画像データに基づき、パネル駆動用の信号電圧を生成し、これによりパネルを駆動する。 Based on this captured set of image data, it generates a signal voltage for panel driving, thereby driving the panel. 次の一組のデータをN段シフトレジスタで転送している間に、上述した信号電圧をパネルに印加し画像を映し出す。 The next set of data while transferring in N-stage shift register, displaying an application to image the above-described signal voltage to the panel. N段のデータ転送をM回繰り返すことにより、一行分がN×M個の画素に1Hで信号電圧を書き込むことができる。 Data transfer N stages by repeating M times, can be one line writes a signal voltage in 1H in N × M pixels. この様に、一回につきN個の信号電圧を同時に書き込むことが可能であり、充分な書き込み時間を確保し高画質な表示を実現している。 In this way, it is possible to write the N number of the signal voltage at a time at the same time, to ensure a sufficient writing time has achieved a high-quality display. 又、パネルにおける信号書き込み周波数が低下するので低消費電力化が可能になる。 Further, the signal writing frequency is low power consumption can be achieved because the reduction in the panel.
【0007】 [0007]
本発明の第二側面に係る表示装置は、m段シフトレジスタ、n×θ=m段のラッチメモリ、シリアル/パラレルコンバータ、θ段のデジタル/アナログコンバータ及び出力バッファを有するドライバを用いてパネルを駆動している。 Display device according to the second aspect of the present invention, m-stage shift register, n × θ = m stage of the latch memory, serial / parallel converter, a panel with a driver having a digital / analog converter and an output buffer of the theta stage It is driven. シリアル/パラレルコンバータはm=n×θ個の画像データを取り込んだ後、シリアルデータをn個おきにθ個のパラレルデータに区切ってn回に分けて読み出す。 After the serial / parallel converter incorporating m = n × theta pieces of image data, read out divided into n times, separated serial data into theta pieces of parallel data into n intervals. 一方、パネルはブロック毎にn段の水平走査回路を有するとともに、θ個の信号電圧の各々を、n個のスイッチによりn本の信号線に分割する。 Meanwhile, the panel which has a horizontal scanning circuit n stages for each block, each of the θ-number of signal voltages is divided into n signal lines by n switches. このn個のスイッチはn段の水平走査回路により制御できる。 The n switches may be controlled by the horizontal scanning circuit n stages. これにより、θ個の信号電圧をn回に分けて、n×θ=m個の画素に書き込む。 Thus, by dividing the theta-number of the signal voltage to the n-times it is written in the n × theta = m pixels. この走査を複数ブロックについて繰り返し一行分の画素に信号電圧を書き込む。 Writing a signal voltage to the pixels of one row repeated scanning for multiple blocks. 係る構成により、θ個の信号電圧を同時に画素に書き込むことが可能となり充分な書き込み時間が確保できる。 Composed of, is θ number of the signal voltage can be written at the same time pixel and becomes sufficient write time can be ensured in accordance.
【0008】 [0008]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下図面を参照して本発明の実施の形態を詳細に説明する。 With reference to the drawings illustrating the embodiments of the present invention in detail. 図1は本発明に係る表示装置の第1実施形態を示す模式的なブロック図である。 Figure 1 is a schematic block diagram showing a first embodiment of a display device according to the present invention. 図示する様に、本表示装置はドライバ1とLCDパネル2とから構成されている。 As shown, the display device is a driver 1 and the LCD panel 2. LCDパネル2はアクティブマトリクス型であり、画面部には互いに交差する走査線Xと信号線Yが配列されている。 LCD panel 2 is an active matrix type, the scan line X and signal line Y in the screen section intersecting with each other are arranged. 行状の走査線Xと列状の信号線Yとの交差部には画素PXLが形成されている。 The intersections of the scanning lines X and columns of signal lines Y of rows pixel PXL is formed. 画素PXLは液晶容量LCと補助容量CSと薄膜トランジスタTrとからなる。 Pixel PXL is composed of a liquid crystal capacitor LC and the storage capacitor CS and the thin film transistor Tr. 液晶容量LCは画素電極とこれに対面する対向電極COMとで構成されており、両電極の間には電気光学物質として液晶が保持されている。 The liquid crystal capacitor LC is composed of an opposing electrode COM facing thereto and the pixel electrode, the liquid crystal is held as an electro-optical material between the electrodes. 液晶容量LCは薄膜トランジスタTrによって駆動される。 The liquid crystal capacitor LC is driven by the thin film transistor Tr. 薄膜トランジスタTrのドレイン電極は対応する液晶容量LC及び補助容量CSに接続され、ソース電極は対応する信号線Yに接続され、ゲート電極は対応する走査線Xに接続されている。 The drain electrode of the thin film transistor Tr is connected to the corresponding liquid crystal capacitor LC and the auxiliary capacitor CS, a source electrode connected to a corresponding signal line Y, the gate electrode is connected to the corresponding scanning line X. 各走査線Xは垂直走査回路を構成するVシフトレジスタ21に接続されており、線順次で選択走査される。 Each scan line X is connected to the V shift register 21 constituting the vertical scanning circuit, it is selected scanned in a line sequential manner. 選択された走査線Xに接続する一行分の薄膜トランジスタTrは導通状態におかれる。 TFT Tr for one line to be connected to the selected scanning line X is placed into a conductive state. この結果、一行分の画素PXLに含まれる液晶容量LCはそれぞれ対応する信号線Yに電気接続されることになる。 As a result, the liquid crystal capacitor LC included in one line of the pixel PXL will be electrically connected to the corresponding signal line Y. なお、Vシフトレジスタ21は外部から入力される垂直クロックVCK1,VCK2に応じて動作し、同じく外部から供給される垂直スタートパルスVSTを順次転送することで、各走査線Xを逐次選択するようになっている。 The vertical clock VCK1 V shift register 21 is inputted from the outside, it operates in accordance with VCK2, also by sequentially transferring the vertical start pulse VST supplied from the outside, so as to sequentially select the scanning lines X going on. なお、VCK1とVCK2は互いに反対極性である。 Incidentally, VCK1 and VCK2 are opposite polarities.
【0009】 [0009]
LCDパネル2の周辺上部にはM個のスイッチHSW1,HSW2,・・・,HSWMが形成されている。 M switches HSW1 is surrounded top of the LCD panel 2, HSW2, ···, HSWM are formed. 各HSWは所定本数(N本)の信号線Yの組毎に設けられており、ドライバ1から供給された一組分の信号電圧OUT1,OUT2,・・・,OUTNを同時に一組の信号線Yに印加する。 Each HSW is provided for each set of signal lines Y a predetermined number (N present), the signal voltage of a set amount supplied from the driver 1 OUT1, OUT2, · · ·, simultaneously a pair of signal lines OUTN applied to the Y. さらに、水平走査回路を構成するHシフトレジスタ22がLCDパネル2の周辺上部に配されており、組毎に設けたスイッチHSW1,HSW2,・・・,HSWMを順次開閉して、選択された一行分の画素PXL(N×M個)に信号電圧OUT1,OUT2,・・・,OUTNを書き込む。 Furthermore, line H shift register 22 constituting the horizontal scanning circuit is arranged around the upper portion of the LCD panel 2, switches HSW1, HSW2 provided for each set, ..., sequentially opening and closing the HSWM, selected min pixel PXL (N × M pieces) into a signal voltage OUT1, OUT2, ···, writes OUTN. 個々のHSWはN個の信号電圧OUT1〜OUTNを一回でN本の信号線Yに印加することができる。 Individual HSW can be applied to the N signal lines Y in one of N signal voltages OUT1 to OUTn.
【0010】 [0010]
一方、ドライバ1はN段シフトレジスタ11とN段ラッチメモリ12とN段電圧発生器13とN段出力バッファ14とを備えている。 Meanwhile, the driver 1 and a N-stage shift register 11 and the N-stage latch memory 12 and the N-stage voltage generator 13 and the N stage output buffer 14. N段シフトレジスタ11は外部から入力されるデジタル画像データを所定のシフトクロックに従って順次転送する。 N-stage shift register 11 sequentially transfers the digital image data input from the outside in accordance with a predetermined shift clock. N段ラッチメモリ12はラッチパルスに応答して動作し、N段シフトレジスタ11から一括して一組分の画像データ(N個)を取り込む。 N-stage latch memory 12 operates in response to a latch pulse, in chunks from N-stage shift register 11 fetches a set of image data of (N). N段電圧発生器13はデジタル/アナログコンバータ(DAC)であり、ラッチメモリ12が取り込んだ一組分のデジタル画像データを一組分のアナログ信号電圧OUT1,OUT2,・・・,OUTNに変換する。 The N-stage voltage generator 13 is a digital / to-analog converter (DAC), converts the digital image data of a set amount of the latch memory 12 is fetched analog signal voltage OUT1, OUT2 of the set amount, ..., the OUTN . DACは外部から供給される基準電圧を用いて信号電圧を生成する。 DAC generates a signal voltage using a reference voltage supplied from the outside. 生成されたN個の信号電圧OUT1,OUT2,・・・,OUTNはN段出力バッファ14を介してLCDパネル2側に供給される。 N signal voltages OUT1, OUT2 which generated, · · ·, OUTN is supplied to the LCD panel 2 side via the N-stage output buffer 14.
【0011】 [0011]
図2は、図1に示した電圧発生器(デジタル/アナログコンバータ)13の動作説明に供する表図である。 Figure 2 is a table diagram illustrating the operation of the voltage generator (digital / analog converter) 13 shown in FIG. 本例では、4ビット(D0,D1,D2,D3)を1バイトとするデジタル画像データに応じて、16階調の基準電圧V0〜V15の何れかを選択して、信号電圧OUTを生成する。 In this example, in accordance with the 4-bit digital image data to the (D0, D1, D2, D3) 1 byte, it selects one of the 16 gray scale reference voltage V0~V15, generates a signal voltage OUT . ただし、実際の表示装置では6ビットもしくは8ビットを1バイトとするデジタル画像データが用いられることが多い。 However, in an actual display device digital image data in which one byte 6 bit or 8-bit is often used. 6ビットのデジタル画像データは64階調表現が可能であり、8ビットのデジタル画像データは256階調の画像表現が可能である。 6-bit digital image data is capable of 64 gradations, the digital image data of 8 bits are possible image representation of the 256 gradations. ある画素PXLに割り当てられたデジタル画像データ(D0,D1,D2,D3)が(1,1,1,1)の値を取る時、当該画素PXLには最高位の基準電圧V0が印加される。 When the digital image data assigned to a pixel PXL (D0, D1, D2, D3) takes a value of (1,1,1,1), the reference voltage V0 of the highest is applied to the pixel PXL . LCDパネル2が仮にノーマリホワイトモードでモノクロ表示を行う場合、当該画素PXLは最高位の基準電圧V0の印加によって黒色を呈する。 If the LCD panel 2 is temporarily performing monochrome display in a normally white mode, the pixel PXL is exhibiting a black color by applying a highest reference voltage V0. 又、デジタル画像データ(D0,D1,D2,D3)が(0,0,0,0)の値を取る時、画素PXLには最低位の基準電圧V15が信号電圧として印加され、白色を呈する。 Further, when the digital image data (D0, D1, D2, D3) takes a value of (0,0,0,0), is applied as the reference voltage V15 is the signal voltage of the lowest in the pixel PXL, a white color . デジタルデータ(D0,D1,D2,D3)の値が(1,0,0,0)である場合には、ほぼ中間の基準電圧V7が信号電圧として印加され、画素PXLはほぼ中間の灰色を呈する。 If the value of the digital data (D0, D1, D2, D3) is (1,0,0,0) is substantially applied intermediate reference voltage V7 as the signal voltage, gray pixel PXL is substantially intermediate exhibit. 一般に、LCDパネル2は多ビット構成のデジタルデータの値に応じて黒色から白色に掛けて多階調に分かれた明度を画素PXLに付与する。 In general, LCD panel 2 is a lightness divided into multi-gradation over a white imparts to the pixel PXL of black depending on the value of the digital data of multi-bit configuration.
【0012】 [0012]
図3は、図1に示した表示装置に外部から入力される各種の信号を示すタイミングチャートである。 Figure 3 is a timing chart showing various signals input from the outside to the display device shown in FIG. LCDパネル2側のHシフトレジスタ22には1H毎に水平スタートパルスHSTが入力される。 The horizontal start pulse HST is inputted every 1H in H shift register 22 of the LCD panel 2 side. 又、HSTを順次転送する為に水平クロックHCKも供給される。 Further, horizontal clock HCK is also supplied to successively transfer HST. HCKは1Hに付きM個のパルスを含む。 HCK includes the M pulses per 1H. 一方ドライバ1側のN段シフトレジスタ11にはシフトクロックが入力される。 On the other hand the shift clock is input to the N-stage shift register 11 of the driver 1 side. 又、N段ラッチメモリ12にはラッチパルスが入力される。 Further, the N-stage latch memory 12 latch pulse is input. このラッチパルスは前述したHCKと同相であり、且つ隣り合うラッチパルスの期間に、丁度N個分のデータシフトクロックが含まれるようになっている。 The latch pulse is HCK same phase described above, the period of the latch pulse adjacent and are just now includes the data shift clock of the N content.
【0013】 [0013]
以下、図3のタイミングチャートを参照しながら、図1に示した表示装置の動作を詳細に説明する。 Hereinafter, with reference to the timing chart of FIG. 3, the operation will be described in detail in the display device shown in FIG. ドライバ1はN段シフトレジスタ11及びN段ラッチメモリ12を有している。 Driver 1 has a N-stage shift register 11 and the N-stage latch memory 12. ラッチされたデジタル画像データはN段電圧発生器13により処理され、その値に従って重み付けもしくは階調化されたアナログ信号電圧に変換する。 Digital image data latched is processed by N-stage voltage generator 13, converted to the weighting or gradation analog signal voltage according to the value. このアナログ信号電圧OUT1,OUT2,・・・,OUTNはN段出力バッファ14からLCDパネル2側に出力される。 The analog signal voltages OUT1, OUT2, ···, OUTN are output from the N stage output buffer 14 to the LCD panel 2 side. 例えば、XGA規格の表示を行う場合、シフトレジスタ11は1Hに付き1024×3=3072バイトのデジタル画像データを転送する。 For example, when performing display of XGA standard, the shift register 11 transfers the digital image data of 1024 × 3 = 3072 bytes per 1H. ここで、N=384に設定すると、M=8となる。 Here, setting N = 384, the M = 8. 外部から入力されるデジタル画像データはN段シフトレジスタ11により384バイト分が転送されると、N段ラッチメモリ12によりラッチされる。 Digital image data input from the outside when the 384 bytes by N-stage shift register 11 is transferred and latched by the N stages latch memory 12. ラッチされたデジタル画像データはN段電圧発生器13によりアナログ信号電圧に変換され、出力バッファ14を介してLCDパネル2側に入力される。 Digital image data latched are converted into an analog signal voltage by an N-stage voltage generator 13 is input to the LCD panel 2 side via the output buffer 14. ドライバ1側のシフトレジスタ11は384バイトのデジタルデータがラッチされた後は、次の384バイト分のデジタルデータを転送している。 After the shift register 11 of the driver 1 side to 384 bytes of digital data is latched is transferred to the next 384 bytes of digital data.
【0014】 [0014]
一方LCDパネル2は最初の384個の信号電圧OUT1,OUT2,・・・,OUTNが入力された時、HSW1をオン状態とし、信号電圧OUT1〜OUTNを対応する384本の信号線Yに印加する。 Meanwhile LCD panel 2 the first 384 of the signal voltage OUT1, OUT2, · · ·, when OUTN is input, is turned on to HSW1, a signal voltage is applied OUT1~OUTN the corresponding 384 signal lines Y . このHSW1のオン時間は、次の384バイト分のデジタルデータを転送するまでの間持続する。 ON time of the HSW1 lasts until transferring digital data for the next 384 bytes. 次の384バイト分のデジタルデータがドライバ1のシフトレジスタ11で転送されたら、ラッチメモリ12が再びこの384バイト分のデジタルデータを取り込む。 When the next 384 bytes of digital data is transferred in the shift register 11 of the driver 1, the latch memory 12 takes in digital data of 384 bytes again. この時点でHSW1はオフ状態に移行し、これに代わってHSW2がオン状態となる。 HSW1 at this point shifts to the OFF state, HSW2 is turned on in place of this. これにより次の384個の信号電圧OUT1〜OUTNが対応する384本の信号線Yに書き込まれる。 Thus it is written to 384 signal lines Y the next 384 signal voltage OUT1~OUTN corresponding. このようにして8回HSW1〜HSWMの開閉動作(オンオフ動作)を繰り返すことにより、合計3072バイトの画像データが各画素PXLに書き込まれる。 By repeating this way the eight HSW1~HSWM opening and closing operation (on-off operation), the image data of the total 3072 bytes are written to each pixel PXL. XGA規格の場合、95MHzのシフトクロックでデータ転送が行われる。 In the case of XGA standard, data transfer is performed in the shift clock of 95MHz. この場合、384バイトのデータを転送する時間は約1.3μsとなる。 In this case, the time to transfer the 384 bytes of data is approximately 1.3 .mu.s. この間、LCDパネル2は信号線Yに対する書き込みができる。 During this time, LCD panel 2 can write to the signal lines Y. 従来だと、約10nsの時間しか確保できなかったのに対し、本発明では充分な書き込み時間を確保可能となり、高画質な表示が実現できる。 That's past, while not only be secured time of about 10 ns, it is possible ensure a sufficient write time in the present invention, high-quality display can be realized. さらに、LCDパネル2における信号書き込み周波数が下がるので、低消費電力化が可能になる。 Furthermore, since the signal writing frequency in the LCD panel 2 decreases, it becomes possible to lower power consumption. 加えて、本発明ではワンチップのドライバ1でLCDパネル2を駆動できる為、従来の様に数千本の配線に渡ってICチップとLCDパネルとの電気接続を行う必要がなく、実装上の信頼性が向上する。 In addition, since the present invention capable of driving the LCD panel 2 in a one-chip driver 1, it is not necessary to perform electrical connection between the IC chip and the LCD panel over a conventional thousands of lines as, on the implementation of reliability is improved.
【0015】 [0015]
図4は、本発明に係る表示装置の第2実施形態を示すブロック図である。 Figure 4 is a block diagram showing a second embodiment of a display device according to the present invention. 図示する様に、本表示装置はデジタルの画像データをアナログの信号電圧OUT1〜OUTθに変換するドライバ1と、θ個の信号電圧OUT1〜OUTθにより動作して画像を映し出すLCDパネル2とから構成されている。 As shown, the display device is composed of digital image data and driver 1 to convert the analog signal voltage OUT1~OUTshita, theta number of operating the signal voltage OUT1~OUTshita LCD panel 2 which to project an image ing. ドライバ1はデジタル画像データをアナログ信号電圧に変換してLCDパネル2の画素に書き込ませ画像の表示を行う。 Driver 1 displays an image was written on the pixels of the LCD panel 2 by converting the digital image data into an analog signal voltage. ドライバ1はm段シフトレジスタ11と、シリアル/パラレルコンバータ15と、θ段電圧発生器13と、θ段出力バッファ14とを備えている。 Driver 1 and m-stage shift register 11, and a serial / parallel converter 15, a θ stage voltage generator 13, and a θ stage output buffer 14. m段シフトレジスタ11はシフトクロック1に応じて動作し、外部から入力されるデジタル画像データを順次転送する。 m-stage shift register 11 operates in response to the shift clock 1 sequentially transfers the digital image data input from the outside. シリアル/パラレルコンバータ15は複数個(m個)の画素PXLに割り当てるべき画像データを一括して取り込み、これらを一定個数(n個)おきに所定個数(θ個)づつ区切り一定回数(n回)に分けて読み出す。 Serial / parallel converter 15 is a plurality (m pieces) in a batch image data to be assigned to the pixels PXL uptake, these predetermined number of (n) every predetermined number (theta pieces) at a time separated a predetermined number of times (n times) read divided into to. 具体的には、シリアル/パラレルコンバータ15は外部から供給されるラッチパルスに応じてmバイトのデジタルデータを一括して取り込み、さらに外部から供給されるシフトクロック2に応じてmバイトのデジタルデータをθバイトづつ並べ替え且つ一定回数nに分けて読み出す。 Specifically, the serial / parallel converter 15 captures collectively digital data m bytes in response to a latch pulse supplied from the outside, the further digital data m bytes in response to the shift clock 2 supplied from the outside θ byte at a time sorting and reading is divided into a certain number of times n. 第1回目では、1バイト目、n+1バイト目、2n+1バイト目、・・・、n(θ−1)+1バイト目の合計θバイトが読み出されて、後段の電圧発生器13側に送られる。 In the first round, 1 byte, n + 1 byte, 2n + 1 byte, ···, n (θ-1) +1 byte of total theta byte is read and sent to the voltage generator 13 of the subsequent stage . 2回目(n=2)では、2バイト目、n+2バイト目、2n+2バイト目、・・・の合計θバイトが読み出され、電圧発生器13に送られる。 In the second time (n = 2), 2 byte, n + 2 byte, 2n + 2 byte, ... of the total θ byte is read and sent to a voltage generator 13. 最後のn回目では、nバイト目、2nバイト目、3nバイト目、・・・、n×θバイト目の合計θバイトが一括して読み出され、電圧発生器13側に送られる。 In the last n-th, n th byte, 2n byte, 3n byte, · · ·, n × theta byte of total theta byte are read collectively, it is sent to the voltage generator 13 side. この様に、シリアル/パラレルコンバータ15は一括でラッチされたmバイトのシリアルデータ配列を組み替えて、θ×nのパラレルデータ配列としている。 Thus, the serial / parallel converter 15 is reclassified serial data sequence of m bytes latched in bulk, and a parallel data sequence of theta × n. θ段電圧発生器13はデジタル/アナログコンバータとして機能し、シリアル/パラレルコンバータ15から読み出された所定個数(θ個)の画像データをそれぞれ信号電圧OUT1〜OUTθに変換する。 The theta stage voltage generator 13 functions as a digital / analog converter converts the image data to the respective signal voltages OUT1~OUTθ predetermined number read from the serial / parallel converter 15 (theta pieces). これらの信号電圧OUT1〜OUTθはθ段出力バッファ14を介して一定回数(n回)繰り返しLCDパネル2側に供給される。 These signal voltages OUT1~OUTθ is supplied to the predetermined number of times (n times) repetitively LCD panel 2 side via the θ stage output buffer 14.
【0016】 [0016]
図5は、図4に示したLCDパネル2の具体的な構成を示す模式的な回路図である。 Figure 5 is a schematic circuit diagram showing a specific configuration of the LCD panel 2 shown in FIG. 図1に示した先の実施形態に係るLCDパネルと対応する部分には対応する参照番号を付して理解を容易にしている。 To facilitate understanding are denoted by corresponding reference numerals have the LCD panel corresponding to those according to the previous embodiment shown in FIG. 図5に示す様に、本LCDパネルは行状の走査線Xと、複数本(m本)づつのブロックに分かれた列状の信号線Yと、走査線X及び信号線Yの交差部に配される行列状の画素PXLとを備えている。 As shown in FIG. 5, the LCD panel and the scanning line X of the rows, and columns of signal lines Y which is divided into a plurality of (m number of) increments of blocks, distributing the intersections of the scanning lines X and signal line Y and a matrix of pixels PXL to be. なお、図ではm本の信号線Yを含む1ブロックのみが示されている。 Note that only 1 block including a signal line Y of the m is shown in FIG. さらに、LCDパネルの周辺左側部には走査線Xに接続してVシフトレジスタ21が配されており、一行づつ画素PXLを選択する。 Further, the peripheral left portion of the LCD panel are arranged, the V shift register 21 connected to the scanning line X, select the line-by-line pixel PXL. さらに、LCDパネル1の周辺上部には1ブロック内で所定個数(θ個)の信号電圧OUT1,OUT2,・・・,OUTθを一定本数(n本)おきに配された所定本数(θ本)の信号線Yに同時に分配可能なスイッチ群SWが配されている。 Furthermore, the signal voltage OUT1, OUT2, · · ·, a predetermined number disposed in a predetermined number (n lines) every other OUTθ predetermined number within a block around the top of the LCD panel 1 (theta pieces) (theta Books) simultaneously dispensable switches SW are arranged on the signal line Y. 個々のスイッチSWはG1,G2,・・・,Gθで表わされるθ個のグループに分かれている。 Individual switches SW is G1, G2, ···, are divided into θ number of groups represented by Jishita. 第1のグループG1にはSW1,SW2,SW3,・・・,SWnの合計n個のスイッチSWが含まれる。 The first group G1 SW1, SW2, SW3, ···, include total n switches SW of SWn. 同様に、2番目のグループG2にもSW1〜SWnのスイッチが含まれる。 Likewise it contains the second SW1~SWn switch to group G2. 以下同様に、最後のグループGθにもSW1,SW2,SW3,・・・,SWnが含まれている。 Similarly, also in the last group Gθ SW1, SW2, SW3, ···, it is included SWn. G1の各SWにはOUT1が供給され、G2の各SWにはOUT2が供給され、Gθの各SWにはOUTθが供給される。 Each SW of G1 OUT1 is supplied to each SW of G2 OUT2 is supplied to each SW of Gθ is supplied OUTshita. まず最初に、各グループG1〜Gθに属するSW1が一斉に導通状態となり、OUT1〜OUTθがそれぞれサンプリングされる。 First, SW1 belonging to each group G1~Gθ is simultaneously rendered conductive, OUT1~OUTshita is sampled respectively. この結果、OUT1〜OUTθはn本おきに配列した信号線Yに一斉に書き込まれることになる。 As a result, OUT1~OUTshita will be written simultaneously to the signal lines Y arranged to the n intervals. 次の回には、G1〜Gθに属する全てのSW2が導通状態となり、やはり、n本おきに配列した信号線YにOUT1〜OUTθが一斉にサンプリングされることになる。 The next time, all SW2 is turned belonging to G1~jishita, again, OUT1~OUTshita to the n signal lines are arranged in every other Y is to be sampled simultaneously. さらに、LCDパネルの周辺上部にはHシフトレジスタ22が設けられており、上述したスイッチSWの開閉走査を一定回数(n回)繰り返して、信号電圧の所定個数(θ個)と一定回数(n回)との積に等しい複数本(m本)の信号線Yを介して複数個(m個)の画素PXLに信号電圧OUT1〜OUTθを書き込む。 Further, the peripheral upper portion of the LCD panel is provided with H shift register 22, and the opening and closing scanning of the switch SW as described above repeated a certain number of times (n times), a predetermined number of signal voltage (theta number) and a predetermined number of times (n writing a signal voltage OUT1~OUTθ the pixel PXL of the plurality (m pieces) via the signal line Y of times) and a plurality of equal to the product of (m number of). さらに、この書き込みをブロック毎に繰り返して選択された全画素PXLに信号電圧OUT1〜OUTθを書き込む。 Moreover, writing a signal voltage OUT1~OUTθ the write to all the pixels PXL selected repeatedly for each block.
【0017】 [0017]
図6は、図4及び図5に示した表示装置に外部から供給される各種の制御信号を示すタイミングチャートである。 Figure 6 is a timing chart showing the various control signals supplied from the outside to the display device shown in FIGS. 図示する様に、一水平期間(1H)は水平同期信号HSYNCによって規定される。 As shown, one horizontal period (1H) is defined by the horizontal synchronization signal HSYNC. LCDパネル側のHシフトレジスタ22には水平スタートパルスHSTが入力される。 The horizontal start pulse HST is inputted to the H shift register 22 of the LCD panel side. Hシフトレジスタ22は各ブロック毎に設けられているので、1H内にブロック数に応じたHSTのパルスが外部から入力される。 Since H shift register 22 is provided for each block, a pulse of the HST according to the number of blocks in the 1H is input from the outside. Hシフトレジスタ22はHCKに応じてHSTを順次転送し、SWの開閉走査を行う。 H shift register 22 sequentially transfers the HST according to HCK, to open and close scan SW. 一方、ドライバ1側のm段シフトレジスタ11には外部からシフトクロック1が入力される。 On the other hand, the shift clock 1 is input from the outside to the m-stage shift register 11 of the driver 1 side. これは、HSTの一周期にm個含まれる。 This is included m times in one cycle of the HST. 又、シリアル/パラレルコンバータ15にはHSTと同相のラッチパルスが入力される。 Further, the serial / parallel converter 15 latch pulse HST in phase are input. さらに、シリアル/パラレルコンバータ15にはHCKと同相のシフトクロック2が入力される。 Moreover, the shift clock 2 of HCK phase with the serial / parallel converter 15 is input. シフトクロック2はmバイトのデジタルデータをθバイトづつn回に分ける為に用いられる。 Shift clock 2 is used in order to divide the digital data of m bytes to θ byte at a time n times.
【0018】 [0018]
以下図6のタイミングチャートを参照しながら、図4及び図5に示した表示装置の動作を詳細に説明する。 With reference to a timing chart in the following Figure 6, the operation will be described in detail in the display device shown in FIGS. 例えば、XGA規格でフルカラー表示を行う場合、3072バイトのデータが1Hの期間に転送される。 For example, the case of performing full color display with XGA standard, 3072 bytes of data is transferred in the period 1H. ここで、m=768、n=12、θ=64と設定する。 Here, m = 768, n = 12, set the theta = 64. 即ち、m=n×θである。 That is, m = n × θ. 又、3072÷768=4がブロック数となる。 Further, 3072 ÷ 768 = 4 is the number of blocks. 外部から入力された画像データは768バイト分がシフトレジスタ11で転送されたら、シリアル/パラレルコンバータ15によりラッチされる。 When the image data inputted from the outside 768 bytes are transferred in the shift register 11 are latched by the serial / parallel converter 15. さらに、シリアル/パラレル変換を行い、n=12個おきに並べ替えられたθ=64バイトのパラレルデータが得られる。 Furthermore, it performs serial / parallel conversion, parallel data n = 12 pieces every sorted theta = 64 bytes can be obtained. なお、シフトレジスタ11は上述したラッチ後は次のデータの転送を行っている。 The shift register 11 after latch described above is carried out the transfer of the next data. 64バイトのパラレルデータが次の768個のデータ転送を行っている間に、シフトクロック2によって12回出力される。 64 bytes of parallel data while performing the following 768 data transfer, output by the shift clock 2 12 times. LCDパネル2は64バイトのパラレルデータに対応した信号電圧OUT1〜OUT64を入力し、HCKに同期してSWを切り換える。 LCD panel 2 inputs the signal voltage OUT1~OUT64 corresponding to the 64-byte parallel data, switches the SW in synchronization with HCK. 即ち、12段のHシフトレジスタ22によって12個一組のSWを64グループ一つとして動作させる。 That is, the H shift register 22 of the 12 stages operating the twelve set of SW as a 64 group. この動作を4ブロック分繰り返すことにより3072バイトのデジタルデータが全てLCDパネルの信号線Yに書き込まれる。 Digital data 3072 bytes By repeating this operation four blocks are written to the signal line Y for all LCD panel. 95MHzのクロックでデータ転送が行われるXGA規格の場合、768バイトのデータを転送する時間は約2.7μsである。 For XGA standard clock data transfer 95MHz is performed, the time to transfer the 768 bytes of data is approximately 2.7 .mu.s. この間に、64バイトのデータを12回に分けて書き込み動作させるので、一回の書き込み時間は約220nsとなる。 During this time, since the write-operation by dividing the 64 bytes of data 12 times, once writing time is about 220 ns. 従来の書き込み期間が約10nsしかなかったのに対し、20倍以上の時間となり充分書き込むことが可能である。 While conventional write period was only about 10 ns, it is possible to write sufficient is 20 times longer. 本実施形態では、ドライバ1はLCDパネル2の各ブロックに対して共通に用いることができる。 In this embodiment, the driver 1 can be used in common for each block of the LCD panel 2.
【0019】 [0019]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明によれば、ドライバ1個でLCDパネルを駆動できる為、従来の様に数千本に渡る配線の接続作業を行う必要がなく、実装上の信頼性が改善可能である。 As described above, according to the present invention, since it drives the LCD panel at one driver, it is not necessary to perform operation of connecting the wires over the conventional several thousand as the reliability in mounting can be improved it is. 又、一括して信号電圧を信号線に書き込む様にしているので、充分な書き込み時間が確保でき高画質な表示を実現できる。 In addition, since in the manner written to the signal line a signal voltage collectively, sufficient write time can be realized a high-quality display can be secured. 又、LCDパネル内において信号線への書き込み周波数が低減化するので、低消費電力化が可能になる。 In addition, the write frequency to the signal line is reduced in an LCD panel, it becomes possible to lower power consumption.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明に係る表示装置の第1実施形態を示すブロック図である。 Is a block diagram showing a first embodiment of a display device according to the invention; FIG.
【図2】図1に示した表示装置のドライバに組み込まれる電圧発生器の動作説明に供する表図である。 2 is a table diagram illustrating the operation of the voltage generator to be incorporated into the driver of the display device shown in FIG.
【図3】図1に示した表示装置の動作説明に供するタイミングチャートである。 3 is a timing chart for explaining the operation of the display device shown in FIG.
【図4】本発明に係る表示装置の第2実施形態を示すブロック図である。 4 is a block diagram showing a second embodiment of a display device according to the present invention.
【図5】図4に示した表示装置に含まれるLCDパネルの具体的な構成を示す回路図である。 5 is a circuit diagram showing a specific configuration of the LCD panel included in the display device shown in FIG.
【図6】図4及び図5に示した表示装置の動作説明に供するタイミングチャートである。 6 is a timing chart for explaining the operation of the display device shown in FIGS.
【符号の説明】 DESCRIPTION OF SYMBOLS
1・・・ドライバ、2・・・LCDパネル、11・・・シフトレジスタ、12・・・ラッチメモリ、13・・・電圧発生器、14・・・出力バッファ、15・・・シリアル/パラレルコンバータ、21・・・Vシフトレジスタ、22・・・Hシフトレジスタ、X・・・走査線、Y・・・信号線、PXL・・・画素 1 ... Driver, 2 ... LCD panel, 11 ... shift register, 12 ... latch memory, 13 ... voltage generator, 14 ... output buffer, 15 ... a serial / parallel converter , 21 · · · V shift register, 22 · · · H shift register, X · · · scan line, Y · · · signal line, PXL · · · pixel

Claims (4)

  1. デジタルの画像データをアナログの信号電圧に変換するドライバと、該信号電圧により動作して画像を映し出すパネルとからなる表示装置であって、 A driver for converting the digital image data into an analog signal voltage, a display device comprising a panel displaying an image by operating a said signal voltage,
    前記パネルは、行状の走査線と、列状の信号線と、両者の交差部に配される行列状の画素と、該走査線に接続され順次一行分の画素を選択する垂直走査回路と、所定本数の信号線の組毎に設けられ一組分の信号電圧を同時に一組の信号線に印加するスイッチと、組毎に設けたスイッチを順次開閉して選択された一行分の画素に信号電圧を書き込む水平走査回路とを有し、 The panel having scanning lines as rows, and columns of signal lines, a matrix of pixels arranged at intersections of both, a vertical scanning circuit for sequentially selecting the pixels of one row are connected to the scan line, switches and signal sequentially opening and closing the pixels of one row which is selected by the switch provided for each set to be applied simultaneously a set of signal lines a signal voltage of a set amount provided for each set of a predetermined number of signal lines and a horizontal scanning circuit for writing a voltage,
    前記ドライバは、外部から入力される画像データを順次転送するシフトレジスタと、該シフトレジスタから一組分の画像データを一括して取り込むラッチメモリと、取り込んだ一組分の画像データを一組分の信号電圧に変換して該パネルに供給するデジタル/アナログコンバータとを有し、 It said driver includes a shift register for sequentially transferring the image data input from the outside, and a latch memory for taking in a batch image data of a set amount from the shift register, a set amount of image data of a set amount taken and a digital / analog converter to be supplied to the panel is converted into a signal voltage,
    前記ドライバは、一組分の信号電圧に対応した配線で前記パネルに接続しており、 Said driver is connected to the panel wiring corresponding to the signal voltage of a set amount,
    前記パネルが一組分の信号電圧を書き込んでいる時前記ドライバは次の一組分の画像データの転送を行なうことを特徴とする表示装置。 Display the driver, characterized in that the transfer of image data in the next set amount when the panel is writing a signal voltage of a set amount.
  2. デジタルの画像データをアナログの信号電圧に変換するドライバと、該信号電圧により動作して画像を映し出すパネルとからなる表示装置であって、 A driver for converting the digital image data into an analog signal voltage, a display device comprising a panel displaying an image by operating a said signal voltage,
    前記パネルは、行状の走査線と、列状の信号線と、両者の交差部に配される行列状の画素と、該走査線に接続して一行づつ画素を選択する垂直走査回路と、所定個数の信号電圧を一定本数おきに配された所定本数の信号線に分配可能なスイッチ群と、該スイッチ群の開閉走査を一定回数繰り返して該所定個数と該一定回数との積で決まる複数個の画素に信号電圧を書き込みさらにこの書き込みを選択された全画素に対して行なう水平走査回路とを有し、 The panel having scanning lines as rows, and columns of signal lines, a matrix of pixels arranged at intersections of both, a vertical scanning circuit for selecting a line-by-line pixel connected to the scanning lines, a predetermined a plurality of number and switches available for distribution to a predetermined number of signal lines of the signal voltage is arranged in a fixed number every other, by repeating a predetermined number of times to open and close the scanning of the switch group determined by the product of the said predetermined number and said predetermined number of times and a horizontal scanning circuit for performing signal voltage to the pixel for all the pixels that are further selected this write write,
    前記ドライバは、外部から入力される一行分の画像データを順次転送するシフトレジスタと、該シフトレジスタから一行分の画像データの一部に相当する該複数個分の画像データを一括して取り込みこれらを一定個数おきに所定個数づつ並べ替えて一定回数に分けて読み出すシリアル/パラレルコンバータと、読み出された所定個数の画像データをそれぞれ信号電圧に変換して一定回数繰り返し該パネルに供給するデジタル/アナログコンバータとを有し、 Said driver includes a shift register for sequentially transferring the image data for one line that is inputted from the outside, the incorporation of these collectively image data of the plurality few minutes corresponding to a part of the image data for one line from the shift register digital supplies the serial / parallel converter for reading divided into a certain number of times sorted predetermined number at a time in the predetermined number every image data of the read predetermined number on the panel repeatedly a certain number of times to convert each signal voltage / and an analog converter,
    前記パネルが該所定個数と該一定回数との積で決まる複数個の画素に信号電圧を書き込んでいる時前記ドライバは次の複数個分の画素に割り当てるべき画像データの転送を行なうことを特徴とする表示装置。 Said driver when the panel is writing a plurality of pixels into a signal voltage determined by the product of the said predetermined number and said predetermined number of times and characterized by performing the transfer of image data to be allocated to the next pixel of the plurality min a display device for.
  3. デジタルの画像データをアナログの信号電圧に変換してパネルの画素に書き込ませ画像の表示を行なうドライバであって、 The digital image data of a driver for displaying an image was written on the pixels of the panel to an analog signal voltage,
    外部から入力される一行分の画像データを順次転送するシフトレジスタと、複数個分の画素に割り当てるべき一行分の画像データの一部に相当する画像データを一括して取り込みこれを一定個数おきに所定個数づつ並べ替えて一定回数に分けて読み出すシリアル/パラレルコンバータと、 A shift register for sequentially transferring the image data for one line input from the outside, collectively captures this image data corresponding to a part of the image data for one line to be assigned to pixels of the plurality min constant number every a serial / parallel converter for reading divided into a certain number of times sorted predetermined number at a time,
    読み出された所定個数の画像データをそれぞれ信号電圧に変換して一定回数繰り返し該パネルに供給するデジタル/アナログコンバータとを有し、 And a digital / analog converter for supplying a constant number of iterations the panel image data of a predetermined number of read and converted into each signal voltage,
    該パネルが該所定個数と該一定回数との積に等しい複数個の画素に信号電圧を書き込んでいる時に次の複数個の画素に割り当てるべき画像データの転送を行なうことを特徴とするドライバ。 Driver, characterized in that said panel transfers the image data to be allocated to the next plurality of pixels when writing a plurality of pixels to the signal voltage equal to the product of the said predetermined number and said predetermined number of times.
  4. 行状の走査線と、 And scanning lines of rows,
    複数本づつのブロックに分かれた列状の信号線と、 And columns of signal lines divided into blocks of a plurality of increments,
    走査線及び信号線の交差部に配される行列状の画素と、 A matrix of pixels arranged at intersections of the scanning lines and signal lines,
    該走査線に接続して一行づつ画素を選択する垂直走査回路と、 A vertical scanning circuit for selecting a line-by-line pixel connected to the scan line,
    各ブロック内で所定個数の信号電圧を一定本数おきに配された所定本数の信号線に同時に分配可能なスイッチ群と、 And simultaneously dispensable switches to a predetermined number of signal lines of the signal voltage of a predetermined number disposed in a predetermined number every within each block,
    該スイッチ群の開閉走査を一定回数繰り返して、該所定個数と該一定回数との積に等しい該複数本の信号線を介して複数個の画素に信号電圧を書き込み、さらにこの書き込みをブロック毎に繰り返して選択された全画素に信号電圧を書き込む水平走査回路とを有するパネル。 Repeat certain number of times opening and closing scanning of said switch group, via the predetermined number and the predetermined number of times equal plurality number of signal lines to the product of the write signal voltage to the plurality of pixels, further the write for each block panel and a horizontal scanning circuit for writing all pixels in a signal voltage selected repeatedly.
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