JPH0669961A

JPH0669961A - 非同期ディジタル回線におけるフレームスイッチリレー

Info

Publication number: JPH0669961A
Application number: JP10187191A
Authority: JP
Inventors: Albert Lespagnol; レスパニョールアルベール; Jean-Paul Quinquis; ―ポールキンキジャン
Original assignee: France Telecom SA; Centre National dEtudes des Telecommunications CNET
Current assignee: Orange SA; France Telecom R&D SA
Priority date: 1990-04-06
Filing date: 1991-04-06
Publication date: 1994-03-11
Also published as: DE69102925T2; FR2660818A1; EP0451029B1; DE69102925D1; EP0451029A1; FR2660818B1; US5237564A

Abstract

(57)【要約】（修正有）【目的】可変長セルフレームに対するスイッチングリ
レーを提供する。【構成】フレームは一定数のビットをもつセルに分割
され、フレーム自身は可変長である。スイッチリレーは
バッファメモリＭＴに完全に書かれたフレームのみを再
送する。コンテキストメモリＭＣＴＸはバッファメモリ
へのフレーム書込みのはじめに第１セルのアドレスを保
存し、フレームの行先の出力パスのアドレスをフレーム
が完全に書込まれるまで記憶する。チェック回路ＣＥＦ
Ｓはフレームの書込みがバッファメモリのオーバフロー
を引起さないことをチェックし、出力パスに関連して読
取りを待つセルの数を更新する。オーバフローがないと
きはフレームの第１セルのアドレスが行先出力パスアド
レスの関数としてアドレス行列のひとつに書込まれる。
次いで、フレームの最後が検出されるまで第１セルのア
ドレスの歩進によりフレームが読出される。

Description

【発明の詳細な説明】

【産業上の利用分野】本発明は非同期ディジタル回線に
おけるスイッチングリレーに関する。

【０００２】

【従来の技術】固定長同期パケットに対するスイッチン
グリレーは USP4603416 に述べられている。この技術で
は各パケットはフレームセルに類似である、つまりセル
は固定長のビットをもち、多重化のために一時的にバッ
ファメモリに蓄積される。

【０００３】しかし、バッファからフレームを読むため
には、フレームを完全に書かなければならない。

【０００４】

【発明が解決しようとする課題】本発明の目的は可変長
セルフレームに対するスイッチングリレーを提供するこ
とにある。

【０００５】

【課題を解決するための手段】フレームセルレベルでパ
スの多重化により入出力パスの間でフレームをスイッチ
するフレームスイッチリレーである。フレームは一定数
のビットをもつセルに分割され、フレーム自身は可変長
である。スイッチリレーはバッファメモリに完全に書か
れたフレームのみを再送する。コンテキストメモリはバ
ッファメモリへのフレーム書込みの始めに第１セルのア
ドレスを保存し、フレームの行先の出力パスのアドレス
をフレームが完全に書込まれるまで記憶する。チェック
回路はフレームの書込みがバッファメモリのオーバフロ
ーを引起こさないことをチェックし、出力パスに関連し
て読取を待つセルの数を更新する。オーバフローがない
ときはフレームの第１セルのアドレスが行先出力パスア
ドレスの関数としてアドレス行列のひとつに書込まれ
る。次いで、フレームの最後が検出されるまで、第１セ
ルのアドレスの歩進により、フレームが読出される。

【０００６】本発明のひとつの構成によると入力パスと
出力パスの間でフレームをスイッチングするための非同
期ディジタル回線のスイッチングリレーであって、各セ
ルは所定ビット数の連続するセルに分割され、第１セル
がパス識別子を構成し、前記スイッチングリレーは次の
構成を有する；

【０００７】（ａ）入力パスが受信したフレームセルを
検出し、検出したセルをパスサイクル毎に多重化する入
力段、

【０００８】（ｂ）多重化セルを記憶するサイクリック
書込みアドレスメモリ、

【０００９】（ｃ）パス識別子を新識別子におきかえ、
新識別子により行先出力パスアドレスを関連づける翻訳
メモリ、

【００１０】（ｄ）前記出力パスに関連し、バッファに
記憶され、行先を出力パスとするセルに関連するアドレ
スを記憶する複数の読取りりアドレス手段、

【００１１】（ｅ）前記読取りアドレス手段の制御のも
とにバッファメモリ内のセルを分解し、出力パスに送る
セルにする出力ステージ、

【００１２】（ｆ）各入力パス毎に、入力パスにより受
信したフレームに関連し、前記バッファメモリに書かれ
た第１セルのアドレスを記憶し、同時に、前記フレーム
で検出される第１セルに応答して前記翻訳メモリにより
供給される行先出力パスを記憶するコンテキストメモ
リ、

【００１３】（ｇ）書込まれ、入力パスにより受信され
るフレームに関連して記憶したセルの数を記憶する記憶
手段、ここで前記セルの数は入力パスに関連して受診さ
れるフレームのはじめにリセットされ、前記フレームに
ふくまれるセルの記憶に応答して１づつ歩進される、

【００１４】（ｈ）出力パスに再送され、バッファメモ
リに完全に書かれたフレームにふくまれるセルの数を記
憶する制御メモリ、

【００１５】（ｉ）再送される前記セルの数を歩進また
は減算する手段、ここに、出力パスに関連して再送され
るセルの数は、記憶され、フレームの最後のセルに応答
して行先づけられるフレームにふくまれる記憶されたセ
ルに関連して歩進され、再送されるセルの数と記憶され
たセルの数の和を入力パス毎のセルに関連してバッファ
メモリの容量と比較し、フレームの最初のセルのアドレ
スを前記書込みアドレス手段に書込み、前記和が前記容
量より小のときは再送されるセルの数を、バッファメモ
リから読出されるフレームの各セルに応答して１だけ減
ずる。

【００１６】

【実施例】図１において、フレームは４オクテットのア
ドレスフィールドと、少なくとも２オクテットのコマン
ド／情報フィールドと、２オクテットのフレーム制御フ
ィールド（ＦＣＳ）から成る。各フレームは４７オクテ
ットのセグメントに分割され、回線ＡＴＮに伝送され
る。

【００１７】アドレスフィールドは図２に示すとおりで
ある。フレームスイッチリレーは、図５に示すように、
入力ステージＥＥと、バッファメモリＭＴと、出力ステ
ージＥＳと、コマンドアドレスユニットＵＣＡと、スイ
ッチ制御プロセサＰＣＣと、時間ベースＢＴとを有す
る。

【００１８】リレーはフレームをセルの形式でＩ非同期
時分割ディジタル入力パスＶＥ₀ −ＶＥ_I-1 と、Ｉ非同
期時分割出力パスＶＳ₀ −ＶＳ_I-1 の間でスイッチす
る。

【００１９】入力パスの入力フレームは、出力パスの出
力パスも同様に、インターレースは行なわれない。つま
り、入出力パスで、フレームのセルは他のフレームのセ
ルによって分離されない。フレームの全てのセルはフレ
ームリレーへの到着時に連続で、空セルによる分離はな
い。

【００２０】入力ステージＥＥの目的はデータＴＣとリ
レー機能のフレーム取出し部ＤＬＩとを制御アドレスユ
ニットＵＣＡに向わせ、各フレームの残留情報をバッフ
ァメモリＭＴに書込むことにある。ユニットＵＣＡの目
的はフレームの出力パスを情報ＴＣとＤＬＩにより決定
することである。出力ステージＥＳはフレームをリレー
される出力パスに送信する。

【図面の簡単な説明】

【図１】ディジタルフレームの構造を示す

【図２】フレームのアドレスフィールドを示す。

【図３】フレームセルの構造を示す。

【図４】第１フレームセル形のセル、又はセル形を含む
完全フレームの詳細な構造を示す。

【図５】本発明によるフレームスイッチリレーのブロッ
ク図である。

【図６】スイッチリレーのバッファメモリに記憶される
フレームセルの分布を示す。

【図７】スイッチリレーにふくまれるバッファメモリの
書込みレジスタおよび読取レジスタの詳細なブロック図
である。

【図８】全てのフレームセル語アドレス信号を示すタイ
ムチャートである。

【図９】スイッチリレーにふくまれるタイムベースから
とり出されるクロック信号のタイムチャートである。

【図１０】入力パスから来てスイッチリレーにふくまれ
る入力ローテーションマトリクスに印加される同期セル
の間の１語時間の時間シフトを示す図である。

【図１１】スイッチリレーにふくまれる制御およびアド
レスユニットのブロック図である。

【図１２】バッファメモリに記憶されるフレームに関連
して記憶されるセルの記憶される数を更新する信号を示
すタイムチャートである。

【図１３】出力パスに再送されるセルの数の歩進および
減算のための信号を示すタイムチャートである。

【図１４】バッファメモリの容量に関する図で、オーバ
ーライトセルの可能性を示す。

【手続補正書】

【提出日】平成３年６月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の詳細な説明

【補正方法】変更

【補正内容】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力パスと出力パスの間
にあるフレームをスイッチングする非同期ディジタル網
におけるスイッチングリレーに関する。各フレームは所
定のビット数を有する連続したセルに分割される。

【０００２】

【従来の技術】固定長周期パケットに対するスイッチン
グリレーは、米国特許番号第４，６０３，４１６号に述
べられている。スイッチングの観点から見ると、この米
国特許によるパケットのそれぞれは本発明によるフレー
ムセルに基本的に類似していると考えられる。言い換え
れば、セルは所定のビット数を持ち、更にビットを多重
化し、しかもそれらのビット数を一時的にバッファメモ
リに蓄積するため入力パス内で検出される。しかし前述
の特許によるパケットを蓄積するのと異なり、フレーム
をバッファメモリ内で読取るためフレームを完全に書込
む必要がある。

【０００３】

【発明が解決しようとする課題】本発明の最大の目的
は、出力パスに対するバッファメモリに完全に書込まれ
たフレームを再送するだけのために、米国特許番号第
４，６０３，４１６号に記載されたスイッチングリレー
の一般的な構造に対し、可変長セルのフレームに対する
スイッチングリレーを提供することである。

【０００４】

【課題を解決するための手段】入力パスと出力パスの間
でフレームをスイッチングするための非同期ディジタル
網のスイッチングリレーを提供しており、各フレームは
所定のビット数を有する連続したセルに分割され、フレ
ーム内の１番目のセルはパス識別子を構成している。

【０００５】スイッチングリレーは次のものから構成さ
れる：（ａ）入力パスが受信したフレームセルを検出し、検出
したセルをパスサイクル毎に多重化する入力ステージ、
（ｂ）多重化セルを記憶する周期的な書込みアドレスバ
ッファメモリ、（ｃ）パス識別子を新しい識別子におき
かえ、新しい識別子と行先出力パスアドレスと関連づけ
る翻訳メモリ、（ｄ）バッファメモリに記憶されたセル
に関連のあるメモリアドレスが出力パスとそれぞれ関連
を有し、更に関連を有した出力パスに行先が決められて
いる複数の読取りアドレス手段、（ｅ）読取りアドレス
手段の制御のもとにバッファメモリ内のセルを分解し、
出力パスに送るフレームを形成するセルにする出力ステ
ージ、（ｆ）各入力パス毎に、入力パスにより受信した
フレームに関連し、バッファメモリに書かれた１番目の
セルのアドレスを記憶し、同時に、前記フレームで検出
される１番目のセルに応じて翻訳メモリにより供給され
る行先出力パスアドレスを記憶するコンテキストメモ
リ、（ｇ）書込みが行われ、しかも入力パスにより受信
されるフレームに関連して記憶したセルの数を記憶する
手段、ここに前記セルの数は入力パスに関連して受信さ
れるフレームの始めにリセットされ、更に前記フレーム
に含まれるセルの記憶に応じて１ずつ増加される、
（ｈ）出力パスに再送され、バッファメモリに完全に書
かれたフレームに含まれるセルの数を記憶する制御メモ
リ、（ｉ）再送される前記セルの数を増加または減少さ
せる手段、ここに出力パスに関連して再送されるセルの
数は、フレームの最後のセルに応じて記憶され、更に前
記出力パスに向かうフレームに含まれる記憶されたセル
の数により増加され、再送されるセルの数と記憶された
セルの数の和を入力パス毎のセルに関連したバッファメ
モリの容量と比較し、前記和が前記容量より小のときは
フレームの１番目のセルのアドレスを出力パスの関連し
た前記書込みアドレス手段に書込み、再送されるセルの
数をバッファメモリから読出されるフレームの各セルに
応じて１だけ減ずる。

【０００６】本発明の他の特徴によれば、いくつかのセ
ルを含んだフレーム内の１番目のセルに応じて、或いは
フレーム全体を含んだセルに応じてフレーム開始信号を
取り出し、更にいくつかのセルを含んだフレーム内の最
後のセルに応じて、或いはフレーム全体を含んだセルに
応じてフレーム終端信号を取り出すことにより、多重化
セルのそれぞれの中でセルタイプのワードを検出するた
めの手段からスイッチングリレーが構成されている。入
力パスのそれぞれに対しては、それぞれの開始信号によ
り、行先出力パスアドレスと１番目のフレームのアドレ
スをコンテキストメモリに書き込むこと、更にフレーム
セルの数をリセットすることが制御される。出力パスの
それぞれに対しては、フレーム終端信号が再送されるセ
ルの数の増加を制御しており、更に前記和が前記バッフ
ァメモリの容量より小さい時は、１番目のフレームセル
のアドレスをコンテキストメモリからそれに関連した読
取りアドレス手段に転送する。

【０００７】本発明の他の特徴によれば、内容を引き出
すことと、各フレームに対し、前記フレームにおける１
番目のセルのアドレスの関数として前記フレームセルの
アドレスをバッファメモリに書き込むために、読取りア
ドレス手段内で読取られた１番目のセルのアドレスを周
期的に受ける手段からスイッチングリレーが構成されて
いる。

【０００８】

【実施例】以下、図に基づき本発明を更に詳しく説明す
る。

【０００９】例えば、本発明を実現したスイッチングリ
レーにより受信され、切替えられ、更に送られるディジ
タルフレームを構成する“データセル”については、従
来の説明は次のように与えられる。

【００１０】以下では図１に全体の概要を示すフレーム
フォーマットを採用する。フレームはスイッチングリレ
ーが含まれている時分割同期ディジタル網ＡＴＮの端子
から取り出される。この種のフレームは、４オクテット
のアドレスフィールドと、少なくとも２オクテットのコ
マンド／情報フィールドと、更に２オクテットのフレー
ム制御系列フィールド（ＦＣＳ）から成る。各フレーム
は４７オクテットのセグメントに分割され、網ＡＴＮに
伝送される；このように、コマンド／情報フィールド内
のオクテットの数が４７の倍数より小さい時、フレーム
は非有意オクテットにより構成される。

【００１１】アドレスフィールドは図２に示す構造を有
しており、それを構成する所定の第１オクテットは本発
明に対して意味がなく、他の３オクテットによりデータ
リンク識別子ＤＬＩが定められる。この識別子は論理結
合識別子であり局部的に意味を有している。この識別子
の値が決まるのは、フレームを送る必要のある端子によ
り、従ってフレームと交差するスイッチングリレーによ
り接触が行われる時である。各フレームリレーにおいて
識別子のＤＬＩのビットを全て処理する必要はない；処
理された識別子のビット数により、リレー内に含まれる
翻訳／ルートメモリの大きさが決まる。

【００１２】ＦＣＳフィールドは送信誤りを受信側で検
出できる１６ビット系列である。

【００１３】フレームを分割することにより構成される
４７オクテットの各セグメントは前もって５３オクテッ
トのデータセルに含まれている。

【００１４】図３に示すように、セルのフォーマットは
５オクテットのヘッデングと４８オクテットの情報フィ
ールドから構成されている。

【００１５】ヘッデングを順番に組立てているサブフレ
ームには５ランクから１２ランクのビットに対応したＶ
ＰＩフィールドと、１３ランクから２８ランクのビット
に対応したＶＣＩフィールドが含まれている。ＶＰＩフ
ィールドとＶＣＩフィールドは非同期時分割リンクを有
している。情報のないセルは空と呼ばれ、ＶＰＩ＝ＶＣ
Ｉ＝０で示される。

【００１６】セルの情報フィールド内でフレームセグメ
ントの前には１オクテットの適応フィールドがある。適
応フィールドはＴＣとＬＧの２つのサブフィールドから
組み立てられている。１番目のサブフィールドＴＣは次
の値を有する２種類のセルタイプのビットから構成され
ている：（ａ）フレームの１番目のセルＢＯＭに対する“１
０”、（ｂ）フレームの１番目と最後のセルの間にある
中間のセルＣＯＭに対する“００”、（ｃ）フレームの
終端のセルＥＯＭに対する“０１”、（ｄ）フレーム全
体に含まれるセルＳＳＭに対する“１１”。

【００１７】２番目のサブフレームＬＧにある６ビット
はＥＯＭおよびＳＳＭセルに対して意昧があり、更にそ
のビットはセルに使用しているオクテットの数を示して
いる。フレームをセグメントに分けると、フレームの１
番目のＢＯＭセルまたはＳＳＭには、図４に示すように
ＶＰＩ、ＶＣＩ、ＴＣ、ＬＧ、ＰＬＩフィールドが含ま
れており、これらのフィールドはフレームスイッチング
リレーのみにより処理されるフレームである。

【００１８】図５に示すように、フレームスイッチング
リレーは入力ステージＥＥ、バッファメモリＭＴ、出力
ステージＥＳ、制御アドレスユニットＵＣＡ、スイッチ
制御プロセサＰＣＣ、およびタイムベースＢＴからほぼ
構成されている。

【００１９】フレームはリレーによりセルの形でＶＥ_０
からＶＥ_Ｉ−１までのＩ個の非同時分割ディジタル入力
パスと、ＶＳ_０からＶＳ_Ｉ−１までのＩ個の非同期時分
割出力パスの間で切替えられる。入力パスに入るフレー
ムは出力パスから出るフレームと同じく、交差していな
い。言い換えれば、入力パスまたは出力パスにおいて、
フレームのセルは他のフレームによって分離されていな
い；フレームの全てのセルはフレームリレーへ到着した
時連続しており、空セルにより分離されていない。

【００２０】入力ステージＥＥの目的はリレー機能に関
連したフレームのデータＴＣとＤＬＩを制御アドレスユ
ニットＵＣＡの方向に向かわせ、更に各フレームの残留
情報をバッファメモリＭＴに書込むことにある。ユニッ
トＵＣＡの目的はフレームの出力パスを情報ＴＣとＤＬ
Ｉの関数として決めることである。出力ステージＥＳに
よりフレームはリレーが行われた方向の出力パスに送ら
れる。

【００２１】これ以後は、入力パスの数Ｉと出力パスの
数Ｉが１６の場合について考察する。この数はフレーム
スイッチングリレーの構成を変更することなく例えば
２、４、８のように２の小さい累乗とすることができ、
その結果制限時間を減少することができる。前述の通
り、セルには５３個のオクテットがあるが、リレーの製
造を容易にするためには各セルは５６個のオクテットに
拡大され、セルはこのように２８ビットのｍ_０からｍ
_１５までのＲ＝１６のワードにより構成できると考えら
れる。その結果、図６に示すように最後のワードｍ_１５
の中の最後の（１６×２８）−（６＋２７）８＝２４ビ
ットには意味を有しておらず、更に最後のワードの初め
の４ビットのみに意昧を有している。

【００２２】時間ベースＢＴには、入出力パスにおいて
バイナイ比の整数倍の周波数で動くローカル時計ＨＬが
従来からある。このローカル時計から更に周波数デバイ
ダ、カウンタ、および簡単な論理回路ＤＣＴにより、ス
イッチングリレーの種々の機能に必要となる多くの時間
信号がタイムベースから取り出される。これらの信号は
バッファメモリＭＴ内にワードアドレスを決めるＨ
_{Ｑ＋Ｍ−１}に対し、更にワードおよびワードの１部の書
込み、読出しの制御を確実に行うより高い周波数の２次
信号に対し主信号Ｈ_０となっている。

【００２３】図７に示すように、バッファメモリＭＴに
はＲ＝１６のＭＴ_０からＭＴ_１５までの同一で独立した
サブメモリがある。ｒが０からＲ−１＝１５の間の整数
の添字であるサブメモリＭＴ_ｒは全てのセルのランクが
ｒであるワードｍ_ｒを蓄積するようにされている。各ワ
ードは２８個の平行なビットの形で２８個のワイヤバス
ＢＭＥ_ｒを通りメモリに書込むように加えられ、更に同
様に２８個のワイヤ出力バスＢＭＳ_ｒに２８個の平行な
ビットの形で送るように読取られる。

【００２４】Ｈ_０が半周期により定められる“ワード時
間”ｔｍ、すなわち２８ビットワードが占める時間のク
ロック信号ならばそれぞれの期間が２ｔｍ、４ｔｍ、８
ｔｍ、２^ＱｔｍであるフェイズＨ_０、Ｈ_１、Ｈ_２、Ｈ
_Ｑ−１＝Ｈ_３にあるＱ＝４のクロック信号はサブメモリ
のそれぞれにあるＩ個のパスＶＥ_０からＶＥ_Ｉ−１によ
り生ずるＩ＝２^Ｑ＝１６個のワードを書き込む必要があ
るということが生じ、更に後述のことから判るようにサ
ブメモリＭＴ_０からＭＴ_１５に同一セルにあるＲ＝１６
個のワードを書き込む必要があるということが生ずる。
全体がＢＴ０と呼ばれるＨ_０からＨ_３の信号は図８に示
してあり、更にその信号によりサブメモリのアドレス
と、ＶＥ_０からＶＥ_１５の入力パスのアドバイスがサブ
メモリのそれぞれの中に決められる。

【００２５】図６によれば、セルは米国特許番号第４，
６０３，４１６号で開示され“パラゴーナル（ｐａｒａ
ｇｏｎａｌ）”と呼ばれたほぼ平行で傾斜したＭＴ_０か
らＭＴ_１５のサブメモリに傾斜して蓄積されている。Ｍ
Ｔ_０からＭＴ_１５の各サブメモリには、２８個の平行ビ
ットでありＩ＝１６のワードのＮ個のブロックがあり、
ここにＮにより１フレーム当りのセル数の平均および入
力パス当りのセル損失率の関数として、バッファメモリ
ＭＴの容量が決定され、従ってメモリを蓄積するメモリ
の容量が決定される。これらＮ個のブロックの位置を決
めるため、時間ベースＢＴにより以後全体がＢＴ１と呼
ばれる（２^Ｑ＋Ｍｔｍ）＝３２の期間を有するＨ_Ｑから
Ｈ_{Ｑ＋Ｍ−１}までのＭ個のクロック信号が取り出され
る。このように信号ＢＴ０とＢＴ１はサブメモリＭＴ_ｒ
内に２８ビットワードの書込みアドレスを構成してい
る。

【００２６】図９に示すように、半周期がｔｍ／８であ
るマスタークロック信号ｈに従って、タイムベースＢＴ
は信号ｈに対し立上がりと立下がりエッヂを有する同相
であり周期がｔｍ／４のｋ１とｋ０のクロック信号と、
信号に対し奇数および偶数番目に立下がるエッヂを有す
る同相であり半周期がｔｍ／２のｈ１とｈ０のクロッ

【００２７】このように、各ワード時間ｔｍは２つの割
り当て時間からなり、１つはバッファメモリ内で読み取
られしかもｈ２＝“０”に対応するように割り当てら
れ、他の１つは書き込みしかもｈ２＝“１”に対応する
ように割り当てられている。各サブメモリＭＴ_ｒに対
し、マルチプレクサＭＸＴ_ｒは信号ｈ２の制御のもとで
書込みまたは読出しアドレスを選択する。より詳細に
は、信号ｈ１．ｈ２は書込みを制御する。クロック信号
に対し簡単な論理操作により得られる他の信号も図１２
から図１４に示すように得られ、それらの目的は以下に
示してある。

【００２８】図５から図７に示すように、入力ステージ
ＥＥにはそれぞれがＶＥ_０からＶＥ_１５までのパスに連
結されているＩ＝１６のＩＥ_０からＩＥ_１５の入力イン
ターフェイスと、サーキュレータＭＲＥと、書込みレジ
スタＢＲＥのブロックがある。

【００２９】入力インターフェイスＩＥ_ｉの目的は、セ
ルの開始の同期と、信号ＢＴ０の関数であるフレーム開
始の同期と、バスＢＥ_ｉに２８個の平行ビットを有した
ワードにパスＶＥ_ｉのセルを平行にすることを確実に行
うことである。

【００３０】セルの同期は入力パスＶＥ_ｉに到着する連
続したビットの流れの中からセルの開始を検出すること
により行われる。それを行うために、８ビットヘッデン
グ誤り制御フィールドＨＥＣが使用され、フィールドＨ
ＥＣのビットは各セルのヘッデングの中にある３３から
４０までのビットに対応している（図４）。原則とし
て、ヘッデングの４０番目にあるビットについてシンド
ロームを計算した結果が零ならば、セル同期は確実に得
られる。

【００３１】フレーム同期はパスＶＥ_ｉに到着する連続
したセルの流れの中からフレームの開始を見つけること
により行われる。フレームの１番目のセルにはＢＯＭセ
ル用のコードＴＣ＝“１０”と、ＳＳＭセル用のＴＣ＝
“１１”があることが判る。フレーム開始のサーチはコ
ードＴＣから行われる。フレームの開始が検出される
と、フレームについてシンドロームの計算が始まる。セ
ルヘッデングと適応フィールドＴＣ＋ＬＧはいずれもこ
の計算には入っていない。更に、フレームの終端のセル
ＥＯＭまたはＳＳＭにおける有意オクテットのみがシン
ドロームの計算に入れられており、有意オクテットの数
はフィールドＬＧで表わされている。計算の終りでは、
ＥＯＭまたはＳＳＭセルのＬＧ個の有意オクテットの次
に、計算結果が零ならばフレーム同期がとられる。もし
そうでなければ、例えば伝送誤りまたはセル損失かセル
利得の誤りが検出される。

【００３２】パスＶＥ_ｉの中の連続したセルのそれぞれ
は２８ビット分並列にされ、直列対並列変換器の中と、
インターフェイスＩＥ_ｉに含まれたＦＩＦ０行列の中に
記憶される。ＨＥＣワードが検出されると、所定の状態
ｄ_ｉにありビットの形をしたセルの初めの情報もまた行
列の中に記憶される。現在のフレームの最後のＥＯＭま
たはＳＳＭセルにおいて最後の２つの有意オクテットに
含まれている有効なフレーム制御系列ＦＣＳの間に誤り
が検出されると、最後のセルは行列の中に記憶されな
い。最後のフレームセルが無ければ、そのフレームを再
送しないように制御アドレスユニットＵＣＡにより処理
される。

【００３３】このようにＩＥ_０からＩＥ_１５の入力イン
ターフェイスの機能と、米国特許番号第４，６０３，４
１６号に記載されたＣＥ_０からＣＥ_１５の入力回路は機
能が若干似ているように見えるが、それはＶＥ_０からＶ
Ｅ_１５の入力パス内でセルとフレームを一緒に同期させ
るからであり、更に図１０に示すようにそれらの間に１
ワード時間の時間シフトを作るからである。並列対傾斜
変換から生ずるこの時間シフトにより、ＢＥ_０からＢＥ
_１５のバスにより送られる同期セルの中にある同一ラン
クＭ_ｒのワードは互いにワード時間ｔｍだけシフトされ
る。時間シフトはスイッチ／デマルチプレクサＡＩＧに
より制御されており、その装置のデータ入力は“１”の
状態にあり、更に選択入力は時間ｔｍにおいてアドレス
ＢＴ０を受け、ＩＥ_０からＩＥ_１５のインターフェイス
にあるＦＩＦ０行列を読み出すタイミングをとるＩ＝１
６個の論理信号を取り出す。

【００３４】図７に関し、２８個のワイヤを有するＢＥ
_０からＢＥ_１５までのバスはそれぞれＩＥ_０からＩＥ
_１５のインターフェイスにあるＦＩＦ０行列の出力と、
ローテンションマトリクスであるＭＲＥサーキュレータ
の入力ポートを接続している。このマトリクスによりワ
ードは時間がシフトされ同期セルの中にあるｍ_０からｍ
_１５までの同一ランクの２５個の平行ビットと多重化さ
れる。ｒをセル内のワードのランクとし、ｉを入力パス
ＶＥ_ｉとバスＢＥ_ｉのランクとし、ｉとｒが０から１５
の間の整数とすると、バスＢＥ_ｉにより送られるセルに
ついてランクｒのワードｍ_ｒがバスＢＭＥ_ｒを通りマト
リクスＭＲＥを出るのは、バスＢＥ_ｒにより送られるセ
ルについてランクｉのワードｍ_ｉがバスＢＭＥ_ｉを通り
出るのと同じ時であり、更にバスＢＥ_ｉ＋ｒにより送ら
れるセルについてランク０のワードｍ_０がバスＢＭＥ_０
を出るのと同じ時である。特に２４ビットの非同期時分
割リンクフィールドＶＰＩ＋ＶＣＩが１番目のバスＢＭ
Ｅ_０により送られることと、２ビットのセルタイプフィ
ールドＴＣが２番目のバスＢＭＥ_１により送られること
と、３オクテットリンク識別フィールドＤＬＩが３番目
のバスＢＭＥ_２により送られることに注意する必要があ
る。

【００３５】書込みレジスタブロックＢＲＥが無いと、
ランクが異なりセルが違う１６個のワードはバッファメ
モリにそれぞれのワード時間で書込まれ、そのアドレス
は（ＢＴ０、ＢＴ１）の組で表わされる。

【００３６】入力マトリクスＭＲＥの出力にあるセルに
ついて、セルのワードｍ_０は時間ｔｍ_０の時はバスＢＭ
Ｅ_０の中にあり、更にワードｍ_ｒは時間ｔｍ_ｒの時はバ
スＢＭＥ_ｒの中にある。フレームの処理に必要な情報は
セル内のワードｍ_１とｍ_２の中にあり、そのワードはそ
れぞれ直列接続レジスタＴＰ０とＴＰ１内で２ワード時
間、およびレジスタＴＰ２内で１ワード時間だけ遅延し
ている。これらの３つのレジスタにはそれぞれ２８個の
平行なステージがあり、クロック信号ｈ２を受けてい
る。３番目のワード時間には次のことがらが生ずる：（ａ）レジスタＴＰ１の出力におけるワードＶＰＩとＶ
ＣＩの２４ビットは空セル検出器ＤＣＶによりＯＲ回路
の形で復号されセルが空かどうか決められるが、その場
合セルの処理が２ビットデコーダＤＥＣのイネーブル入
力における信号ＣＮＶ＝“０”を加えることにより解除
される。（ｂ）セル内でランクが４１と４２であるセルタイプワ
ードＴＣの２ビットはレジスタＴＰ２により送られ、デ
コーダＤＥＣがＣＮＶ＝“１”により動作しているデコ
ーダＤＥＣによりセルＢＯＭ、ＳＳＭ、ＣＯＭ、ＥＯＭ
に対応したデコーダＤＥＣの４つの出力ＳＢ、ＳＳ、Ｓ
Ｃ、ＳＥの１つの信号“１”に復号される；デコーダＤ
ＥＣの出力ＳＢとＳＳが接続されるＯＲゲートＰＢＳの
入力は信号ＤＴを状態“１”にしてフレームの始めに信
号を送り、更にデコーダＤＥＣの出力ＳＳとＳＥが接続
されるＯＲゲートＰＣＥの２つの入力は信号ＦＴを状態
“１”にしてフレームの終りに信号を送る；デコーダＤ
ＥＣの出力ＳＣはゲートＰＢＳとＰＣＥのインバース入
力に接続される。（ｃ）セルに新しいワードｍ_２が決定される：フィール
ドＤＬＩの１番目の２つのオクテットを使用すると仮定
すれば、オクテットＤＬＩＥが送られる翻訳メモリＭＴ
Ａ（図５）はセルが“１番目”のＢＯＭまたはＳＳＭタ
イプの時新しい値ＰＬＩＳに取り換えられるか、または
セルが“１番目”のタイプでない時オクテットは取り換
えられないで残る。これらの後者の操作を行うマルチプ
レクサＭＸＴの１番目の入力はバスＢＭＴ_２に接続され
ており、２番目の入力はメモリＭＴＡの１６個の出力Ｄ
ＬＩＳと、バスＢＭＥ_２の最後の１２本のワイヤに接続
されている；これらの１番目と２番目の入力はフレーム
信号ＤＴが開始することにより選択される。

【００３７】提供された同じセルの３つのワードｍ_０、
ｍ_１、ｍ_２はその後（ＢＴ０、ＢＴ１）の現在の値によ
り与えられたアドレスにおいてサブメモリＭＴ_０、ＭＴ
_１、ＭＴ_２に書き込まれる。その後のワード時間で、前
記セルのワードｍ_３はアドレス（ＢＴ０、ＢＴ１）＋１
（法１６Ｎ）においてサブメモリＭＴ_３に書き込まれ
る、等々となる。セルは図６に示すバッファメモリに記
憶される。

【００３８】制御アドレスユニットＵＣＡの図的な構成
を図５に示す。このユニットＵＣＡの機能的で本質的な
構成部分は翻訳ルートメモリＭＴＡ、コンテキストメモ
リＭＣＴＸ、出力パスアドレス行列ＦＳ_０、ＦＳ_１５、
および出力行列状態チェック回路ＣＥＦＳである。

【００３９】図５に示す翻訳ルートメモリＭＴＡは（１
６、２^ｙ）リンクワードＤＬＩＳを含んだＲＡＭメモリ
である。整数ｙは（８−１）×２＝１４より小さく、図
４に示すようにバスＢＭＥ_２に送られるワードＤＬＩＥ
における有効ビット数を示している。各ワード時間ｔｍ
においてＶＥ_０からＶＥ_１５までの入力パスのアドレス
ＢＴ０と組合せて書込みアドレスを決定する各ワードＤ
ＬＩＥに対応するのはメモリＭＴＡに読取られしかもＶ
Ｓ_０からＶＳ_１５までの出力パスの４ビット数ＮＶＳと
関係のある新しい１６ビットリンクワードＤＬＩＳであ
り、４ビット数ＮＶＳは現在のセルが含まれているフレ
ームにより確保される。新しいワードＤＬＩＳはマルチ
プレクサＭＸＴの２番目の入力に加えられサブメモリＭ
Ｔ２に書込まれ、数ＮＶＳはコンテキストメモリＭＣＴ
Ｘの１番目の“列”に加えられる。

【００４０】翻訳ルートメモリＭＴＡはリンクが設定さ
れると、制御プロセッサＰＣＣにより更新される。

【００４１】コンテキストメモリ、ＭＣＴＸに含まれる
１６個のトリプレット（ｔｒｉｐｌｅｔ）により決めら
れる１６個のコンテキストは、ＶＥ_０からＶＥ_１５まで
の１６個の入力パスにより受信されるフレームとそれぞ
れ関連があり、更に、ワードＢＴ０により周期的にアド
レスが指定される。

【００４２】このように、図１１に示す受信された各フ
レームに対応するコンテキストには、メモリＭＴＡに読
み取られた４ビット出力パス数ＮＶＳと、フレームの１
番目のセルが書き込まれているサブメモリＭＴ_０におけ
るブロックのアドレスＡｄＰＣと、バッファメモリＭＴ
に書き込まれたフレームにおけるセルの数ＮｂＣが含ま
れている。図６と図１１に示す実施例のように、バッフ
ァメモリの容量には入力パス当り２^Ｍ＝２^１０個のセル
があり、バッファメモリはＢＴ１の１０ビットから求め
られた書込みアドレスワードＡｄＰＣにつながれてお
り、更にフレームにおけるセルの最大数ＮＣは２^６＝６
４＜２^Ｍに等しく、すなわち数ＮｂＣの符号化は６ビッ
トであると仮定する。数ＮＶＳとアドレスＡｄＰＣに割
り当てられたメモリＭＣＴＸにおける２つの１番目の列
はフレームの開始点で２入力アンドゲートＰＸ１が与え
る信号ＤＴ．ｈ１により制御される（Ｅ）書込みであ
る。数ＮｂＣに割り当てられたメモリＭＣＴＸの３番目
の列は２つの入力アンドゲートＰ

【００４３】数ＮｂＣを更新する増加レジスタＲＥＧに
は平行な６ビットがあり、受信したフレームのセルに対
応して読み取られた数ＮｂＣを１ずつ増加させる。レジ
スタＲＥＧにあるリセツト用入力ＲＡＺは３個の入力ア
ンドゲートＰＸ３を通して信号ＤＴ．ｋ１．ｈ１により
制御されており、＋１増加入力は２つの入力アンドゲ御されている。

【００４４】ＦＳ_０からＦＳ_１５までのＲ＝１６の出力
ＦＩＦＯ行列はＶＳ_０からＶＳ_１５までの出力パスとそ
れぞれ関係を有している。出力行列ＦＳ_ｉが記憶するフ
レームの１番目のセルにおける１０ビットのアドレスＡ
ｄＰＣはバッファメモリ内に完全に書込まれており、し
かもパスＶＳ_ｉ用のものであり、更に完全には読み出さ
れない。ＦＳ_０からＦＳ_１５までの行列が有するデータ
入力バスはコンテキストメモリＭＣＴＸ内にある２番目
の列ＡｄＰＣの１０個の出力に接続されており、更にタ
イムベースの４個の出力ＢＴ_０に接続されている。ＦＳ
_０からＦＳ_１５までの行列の１４本のワイヤ出力バスは
１４本のワイヤ出力バスＳＦＣを有した読取アドレスマ
ルチプレクサＭＵＸＬに接続されており、更にマルチプ
レクサＭＵＸＬ内でワードＢＴ０により周期的に選択さ
れている。

【００４５】ＦＳ_０からＦＳ_１５までの行列を制御して
いるのはメモリＭＣＴＸ内の１番目の列において読み取
られた４ビットワードＮＶＳを受けているデマルチプレ
クサＤＭＵＸＥであり、更にデマルチプレクサＤＭＵＸ
ＥのＩ個の出力にそれぞれ接続された１番目の入力を有
するＰＥＦ_０からＰＥＦ_１５までのＩ＝１６の３入力ア
ンドゲートである。ＰＥＦ_０からＰＥＦ_１５までのゲー
トの２番目の入力はフレームの信号ＦＴを受ける。ＰＥ
Ｆ_０からＰＥＦ_１５までのゲートの３番目の入力は書込
みイネーブル信号ＶＡＬＥをチェック回路ＣＥＦＳから
受ける。

【００４６】ＦＳ_０からＦＳ_１５までの行列に読み取ら
れたアドレスＡｄＰＣ＋ＢＴ０はマルチプレクサＭＵＸ
Ｌで多重化される。行列の読取りを制御しているＰＬＦ
_０からＰＬＦ_１５までのＩ＝１６の４入力アンドゲート
にはデマルチプレクサＤＭＵＸＬのＩ個の出力にそれぞ
れ接続された１番目の直接入力がある。ＰＬＦ_０からＰ
ＬＦ_１５までのゲートの２番目のインバース入力が受信
するフレーム信号ＳＴは、関連の行列とパスに対応した
周期ワード時間の間にフレームが読取られていると、状
態“１”を取る。ＦＳ_０からＦＳ_１５の行列の出力が加
えられたＦＮＶ_０からＦＮＶ_１５までの信号のＰＬＦ_０
からＰＬＦ_１５までのゲートの３番目の直接入力のそれ
ぞれは、関連の行列が空でなく、しかも１番目のセルア
ドレスを少なくとも１つ含む限り状態“１”を取る。最
後に、ＰＬＦ_０からＰＬＦ_１５までのゲートの４番目の
直接入力は論理信号ｈ２を受け、バッファメモリ内の書
込み処理の間にＦＳ_０からＦＳ_１５までの行列の１つを
読み取る。

【００４７】出力行列状態チェック回路ＣＥＦＳに含ま
れているメモリＭＥＦＳはＶＳ_０からＶＳ_１５までの出
力パスのそれぞれに再送されるセルについてＮｂＣＲＴ
_０からＮｂＣＲＴ_１５までのＩ＝１６の数と、従ってＦ
Ｓ_０からＦＳ_１５までの出力行列に関連した数を記憶し
ている。アドレスＢＴ１のように、ＮｂＣＲＴ_０からＮ
ｂＣＲＴ_１５までの数は、バッファメモリＭＴに書込ま
れ更に同じ入力パスから来るセルの数により制約されて
おり、従つてＮ＝２^Ｍ＝２^１０に制約されている。メモ
リＭＥＦＳがワード時間ｔｍの間交互にアドレスが指定
されるのは、ｈ２＝“０”に対応してメモリＭＣＴＸに
読み取られる現在のパス数ＮＶＳによってであり、更に
マルチプレクサＭＸ１ａを通りｈ２＝“１”に対応した
入力パス数ＢＴ０によってである。

【００４８】回路ＣＥＦＳを更に構成している合計レジ
スタＴＯＴは、メモリＭＥＦＳのデータ出力バスに接続
されているＭ＝１０の１番目のデータ入力と、マルチプ
レクサＭＸ１ｂの１番目の入力を通り、コンテキストメ
モリＭＣＴＸの３番目の列ＮｂＣの出力バスに接続され
ている２番目の６個のデータ入力を有している。マルチ
プレクサＭＸ１ｂの２番目の６個の入力は図１において
状態“０００００１”に設定される。ＭＸ１ａとＭＸ
１ｂのマルチプレクサについて、および回路ＣＥＦＳに
ある３番目のマルチプレクサＭＸ１ｂについての選択入
力と、レジスタＴＯＴの増加（＋）／減少（−）制御入
力は信号ｈ２を受ける。レジスタＴＯＴ内で選択される
増加または減少は、マルチプレクサＭＸ１ｃの出力に接
続されている前記レジスタの入力Ｖにおける状態“１”
により行われる。マルチプレクサＭＸ１ｃの入力は信号
ｋ０を受け、更に２入力増加イネープルアンドゲートＰ
Ｉを通して信号（ｋ０，ＦＴ）を受ける。合計レジスタ
ＴＯＴの１０個のワイヤ出力バスはメモリＭＥＦＳのデ
ータ入力に接続されている。このメモリ内で書込みより制御されており、ここにＤＥＢはレジスタＴＯＴに
より供給されるオーバフロー信号を示す。信号ＤＥＢが
状態“１”を取るのは、増加の場合レジスタＴＯＴで行
われた処理結果がバッファメモリの記憶できる入力パス
に対するセルの最大数Ｎより大きい時である。

【００４９】制御アドレスユニットＵＣＡの全般的な動
作原理は図７と図１１に関して次の通りである。

【００５０】各ワード時間ｔｍにおいて、ユニットＵＣ
Ａが受けるのはセルタイプ信号ＤＴとＦＴ、更にバスＢ
ＭＥ_１とＢＭＥ_２が受けるセルの識別子ビットＤＬＩＥ
である。２４個の識別子ビットにおける１４個の有意ビ
ットはフィールドＴＣの値がＢＯＭまたはＳＳＭ、すな
わちＤＴ＝“１”でＦＴ＝“０”ならばフレームの識別
フィールドＤＬＩＥとみなされる。

【００５１】（ａ）ＴＣ＝ＢＯＭまたはＳＳＭであり、
従ってＤＴ＝“１”でＦＴ＝“０”ならば、ＤＬＩＥは
出力パスの数を決めるＤＬＩＳに翻訳される；フレーム
と関係のあるコンテキスト（ＮＶＳ＋ＡｄＰＣ＋Ｎｂ
Ｃ）が形成される。（ｂ）ＴＣ＝ＣＯＭであり、従ってＤＴ＝ＦＴ＝“０”
ならば、コンテキストおよび特に数ＮｂＣが更新され
る。（ｃ）ＴＣ＝ＥＯＭまたはＳＳＭであり、従ってＤＴ＝
“０”でＦＴ＝“１”ならば、フレームの全てのセルを
受ける；コンテキストおよび行先出力パスのビジー状態
の関数としてフレームが再送されるかどうかをユニット
ＵＣＡが決定する。

【００５２】これらの動作の詳細を以下に示す。各ワー
ド時間ｔｍにおいて、ＢＴ０の値が示す入力パスの数は
ユニットＵＣＡで検討される。翻訳ルートメモリＭＴＡ
（図５）は組（ＢＴ０，ＤＬＩＥ）により各ワード時間
ｔｍでアドレスが指定され、マルチプレクサＭＸＴ（図
７）に、フレームスイッチングリレーの出力においてフ
レームに含まれる新しいワードＤＬＩＳの値と、更に再
送されるフレームに対する出力パスＮＶＳの数を与え
る。

【００５３】前述のとおり、コンテキストは受け取る各
フレームと関連がある。ＢＴ０の値によりメモリＮＣＴ
Ｘに現在のコンテキストのアドレスが指定される。コン
テキストのそれぞれには、バッファメモリ内にフレーム
ＡｄＰＣにおける１番目のセルのアドレスと、すでに受
け取った前記フレームにおけるセルの数ＮｂＣと、再送
されるフレームに対する出力パスの数ＮＶＳが含まれて
いる。

【００５４】現在のセルがフレームＢＯＭまたはＳＳＭ
の１番目のセル、すなわちＤＴ＝“１”ならば、新しい
コンテキストが信号ＤＴ．ｈ１に対してはＢＴ１の値で
メモ対しては１において数ＮｂＣにより形成される。バッフ
ァメモリ内におけるセルのアドレス全体に等しい組は、
つまりバッファメモリブロックの入力パス数ＢＴ０と数
ＢＴ１から構成される（図６）。しかし、この情報がメ
モリＭＣＴＸ内におけるコンテキストアドレスのランク
にすでに含まれているようにＢＴ０を記憶する必要はな
い。

【００５５】ＮｂＣに対するロード信号、レジスタＲＥ
Ｇに対するリセット信号、増分信号、レジスタＲＥＧに
関係のあるメモリＭＣＴＸ内にＮｂＣを転送する信号を
図に示している。書込まれたセルが中間的なセルＣＯＭ
または１番最後のセルＥＯＭ、すなわちＤＴ＝“０”な
らばセルＮｂＣの数はレジスタＲＥＧの＋１入力を通り
１増加される。数ＮｂＣをレジスタＲＥＧにより更新す
ることは図１２に示すように次の４段階により行なわれ
る：

【００５６】（１）対応したパス［ＢＴ０］のアドレス
に応じてＮｂＣの値をレジスタＲＥＧに与えること；（２）付帯セルがＢＯＭまたはＳＳＭタイプ、すなわち
ＤＴ＝“１”ならばレジスタＲＥＧをリセットすること
（ＲＡＺ）；（３）ｈ２．ｋ１に応じてレジスタＲＥＧを増加するこ
と；（４）メモリＭＣＴＸの３番目の列に書込むためレジス
タＲＥＧのコンテキストを転送すること。

【００５７】現在のセルがフレームＥＯＭまたはＳＳＭ
の最後のセル、すなわちＦＴ＝“１”ならば、このフレ
ームが対応した出力パスＮＶＳに送られるか否かをユニ
ットＵＣＡにより決定する必要がある。この決定はフレ
ームのカウントＮｂＣの値と、更にインデックスＮＶＳ
における出力パスのカウントＮｂＣＲＴにより行われ
る。以下に与えるカウントＮｂＣＲＴの展開についての
詳細な説明により、出力パスＮＶＳに送る必要のあるセ
ルの数が常に示され、それ故送信を決定するフレームに
含まれる。

【００５８】書込みアドレスＢＴ０が周期的であるた
め、バッファメモリＭＴの管理は最適でないということ
を思い出す必要がある。ＶＥ_０からＶＥ_１５までの入力
パスのそれぞれに対し、バッファメモリに容量が２^１０
＝Ｎの位置が対応している。これらの位置は、入力パス
ＶＥ_ｉに到着し更にバッファメモリ内のアドレスｋで記
憶されるセルがＮセル回、すなわち同じ入力パスＶＥ_ｉ
を通り到着するセルによりＮ（１６．ｔｍ）回重ね書き
されるように行なう周期的な書込みである；つまりアド
レスｋはセル内で与えられたランクのワードのアドレス
であり、むしろ１番目のワードｍ_０のアドレスである。
セルは再送される前に、このようにメモリＭＴ内でＮセ
ル回待つことができる。フレームにはセルがいくつかあ
るので、重ね書き防止機構は各フレームの１番目のセル
がどの位長い間バッファメモリに留まることができるか
知る必要がある。図１４にはこの問題を示してある。

【００５９】（１−ｋ）個のセルを有し、入力パスＶＥ
_ｉに到着するフレームの１番目のセルはアドレスで記憶
される。フレームの最後のセルはアドレス１で記憶され
る。フレームと関連のあるカウントＮｂＣは、フレーム
を受けるセルの数を示しており更に留まる長さを示して
おり、フレームが完全に記憶されるまでバッファメモリ
内における１番目のセルのセル時間として表わされる。
この１番目のセルは、最後のセルが記憶された後に、
［Ｘ＝Ｎ−（１−ｋ），法Ｎ］セル回重ね書きされる。
以下に示すように、Ｘセルより少ないセルを同一出力パ
スＶＳ_ｉで送る必要があるならば、それ故ＮｂＣ＋Ｎｂ
ＣＲＴ＜Ｎならばチェック回路ＣＥＦＳのみがフレーム
を再送するように決められている。メモリオーバフロー
信号ＤＥＢはフレームが送られない時、状態“１”とな
る；この場合、書込みイネーブル信号ＶＡＬＥは“０”
でありフレームのアドレスＡｄＰＣは行列ＦＳ_ｉに書込
まれない（図１１）。

【００６０】出力パスのそれぞれには出力行列が対応し
ている。この行列は出力パスに送られるフレームにおけ
る１番目のセルのアドレスを記憶する。ユニットＵＣＡ
の動作により、アドレスを出力行列に記憶するフレーム
は重ね書きの危険を伴うことなく送られる。行列におけ
るアドレスＡｄＰＣの書込み読取りは次の様に行われ
る。時間ベースにより連続して加えられる１６個のワー
ドＢＴ０は入力パスとの関係においてコンテキストメモ
リＭＣＴＸへのアドレスとして、従って行列のそれぞれ
に書込まれたアドレスＡｄＰＣのコンプリメントとして
働らく。

【００６１】各ワード時間ＢＴ０において、ＰＥＦ_０か
らＰＥＦ_１５までのアンドゲートにおける２番目の入力
で受取ったセルがＦＴ＝“１”により示されるフレーム
ＥＯＭまたはＳＳＭの最後のセルならば、更に回路ＣＥ
ＦＳがＤＥＢ＝“０”に対応したフレームを送り出すこ
とができるならば、対応したゲートＰＥＦ_ｉ［ＢＴ０］
が開かれ、更にコンテキストメモリに読取られた１番目
のセルのアドレスＡｄＰＣ［ＢＴ０］は添字ｉが２値コ
ードでＮＶＳ［ＢＴ０］である行列ＦＳ_ｉに書込まれ
る。

【００６２】読取りを行うために、１６個の行列は周期
的にワード時間当り１個検討する。デマルチプレクサＤ
ＭＵＸＬにより復号された行列アドレスワードＢＴ０は
ゲートＰＬＦ_ｉの１つとなることができる。現在の行列
ＦＳ_ｉが読取られるのは、それが空でない時、すなわち
ＦＮＶ_ｉ＝“１”の時であり、更に前のフレームが関連
した出力パスＶＳ_ｉ、すなわちＳＴ＝“０”で完全に再
送される時である。

【００６３】行列ＦＳ_ｉに読取られた１４ビットワード
ＳＦＣ＝［ＡｄＰＣ、ＢＴ０］はマルチプレクサＭＵＸ
Ｌにより、出力ステージＥＳ読取りレジスタブロックＢ
ＲＬに含まれた読取りアドレスマルチプレクサＭＸＡＬ
に加えられる（図５、図７）。

【００６４】行列状態チェック回路ＣＥＦＳの動作を以
下に述べる。各ワードＮｂＣＲＴ_ｉは出力パスＶＳ_ｉに
再送される予定のセルの数を示している。図１３に示す
ように、各ワード時間ｔｍは信号ｈ２により定められる
２つの半周期に分割され、１つは数ＮｂＣＲＴ_ｉの増分
に、他はその減少分でそれぞれｈ２＝“０”、ｈ２＝
“１”に対するものに割り当てられる。マルチプレクサ
ＭＸ１ａ、ＭＸ１ｂ、ＭＸ１ｃは入力を選択し、論理信
号ｈ２の状態についての関数となるように検討される。

【００６５】数ＮｂＣＲＴ_ｉの増分は出力パスに再送さ
れ、しかもゲートＰＩの入力においてＦＴ＝“１”によ
り信号となり、更にマルチプレクサＭＸ１ａ（ｈ２＝
“０”）と、出力ＮＶＳに関連した数ＮｂＣＲＴ_ｉを通
り読出すためアドレスＮＶＳ［ＢＴ０］により示される
フレームに対応している。合計レジスタＴＯＴにおい
て、ＮｂＣＲＴ_ｉとＮｂＣ［ＢＴ０］は加算され、その
和はセルＮの最大数と比較される。数ＮｂＣＲＴ_ｉとＮ
ｂＣ［ＢＴ０］の和がＮより大きければそのフレームは
放棄される；この時のオーバフローはレジスタＴＯＴの
出力ではＤＥＢ＝“１”と、ゲートＰＶの出力ではＶＡ
ＬＥ＝“０”と翻訳され、それによりｉ＝ＮＶＳ［ＢＴ
０］に対応したアンドゲートＰＥＦ_ｉを閉じ続け、その
結果アドレスＡｄＰＣ［ＢＴ０］は対応した行列ＦＳ_ｉ
には書込まれずフレームが放棄される。反対の場合には
ゲートＰＶが開き、ＮｂＣ＋ＮｂＣＲＴ_ｉの和はＮｂＣ
ＲＴ_ｉの新しい値として書込まれ、アドレスＡｄＰＣが
行列ＦＳ_ｉに書込まれる。

【００６６】数ＮｂＣＲＴ_ｉの減少は出力行列ＦＳ_ｉが
現在の行列となる、すなわちマルチプレクサＭＸ１ａで
ｈ２＝“１”となる各時間の時であり、ワード［ＢＴ
０］_ｉに対応してセルを送ることが考慮される。この減
少は数ＮｂＣＲＴ_ｉが０より大きい限り発生する。

【００６７】減少の相であるｈ２＝“１”の間、数Ｎｂ
ＣＲＴ_ｉは現在の出力行列ＦＳ_ｉに対応したＢＴ０の値
により、マルチプレクサＭＸ１ａを通って選択され、セ
ルを対応したワード［ＢＴ０］_ｉにより送ることが考慮
される。１の減少はマルチプレクサＭＸ１ｃで行われ、
マルチプレクサＭＸ１ｂにおいてレジスタＴＯＴの２番
目のデータ入力に“０００００１”が加えられる。減
少した値（ＮｂＣＲＴ_ｉ−１）は書込みイネーブル信号
ＶＡＬＥ＝“１”に応じてメモリＭＥＦＳに書込まれ
る。

【００６８】図７に関し、出力ステージＥＳはバッファ
メモリＢＲＬの読込みレジスタのブロックと、サーキュ
レータＭＲＳ、更にＩＲＳ_０からＩＲＳ_１５の出力イン
ターフェイスから構成されている。

【００６９】図７に詳細が示されている読込みレジスタ
ブロックＢＲＬを分割するのは、ＭＴ_０からＭＴ_１５ま
でのバッファサブメモリに送られるセルの読出しアドレ
スを与えるためであり、各セルのｍ_０からｍ_１５までの
Ｒ＝１６のワードの連続したアドレスはＭＴ_０からＭＴ
_１５のバッファサブメモリアドレス入力に接続されたＭ
ＸＴ_０からＭＸＴ_１５のマルチプレクサにおける２番目
の入力のそれぞれに送られる。ブロックＢＲＬは直列に
接続されたＲＰＬ_０からＲＰＬ_１５までのＲ＝１６の読
出しバッファレジスタがあり、そのＭ＋Ｑ＝１４のワイ
ヤ出力バスはそれぞれＭＸＴ_０からＭＸＴ_１５のマルチ
プレクサの２番目の入力に接続されている。Ｔ_２からＴ
_１５のワンステージバッファレジスタは直列接続であ
り、それぞれＲＰＬ_２からＲＰＬ_１５のレジスタに割り
当てられている。１番目のレジスタＴ_２のインバース入
力に接続されている第１バッファサブメモリＭＴ_１にお
ける出力バスＢＭＳ_１の２番目のワイヤにより、“フレ
ームの終端”セルＥＯＭまたはＳＳＭを状態“１”にす
るサブフィールドＴＣのビットｂ_４２が運ばれる。最後
のレジスタＴ_１５により信号ＳＴがレジスタＭＸＡＬの
選択入力に、しかもＰＬＦ_０からＰＬＦ_１５のゲートの
２番目のインバース入力に加えられる（図１１）。

【００７０】１番目のレジスタＲＰＬ_０の入力バスはマ
ルチプレクサＭＸＡＬの出力に接続されており、レジス
タＲＰＬ_１とＲＰＬ_２の入力バスはそれぞれ前のレジス
タＲＰＬ_０とＲＰＬ_１の出力に直接接続されているが、
これはセルのワードｍ_０、ｍ_１、ｍ_２がバッファレジス
タＴＰ_０、ＴＰ_１、ＴＰ_２のためにあるサブメモリＭＴ
_０、ＭＴ_１、ＭＴ_２内で同じ書込みアドレス（ＢＴ０、
ＢＴ１）により同時に書込まれることによる。ＲＰＬ_３
からＲＰＬ_１５までの他の読取りレジスタの入力バスは
ＡＤ_３からＡＤ_１５の１ビットアドレスを通りその前の
ＲＰＬ_２からＲＰＬ_１４のレジスタの出力にそれぞれ接
続される。最後の読取りレジスタＲＰＬ_１５の出力バス
は３桁加算器を通りマルチプレクサＭＸＡＬの２番目の
入力に接続されている。これらの条件とのき、レジスタ
ＲＰＬ_０のセルにおける最初のワードｍ_０のアドレスを
書込むため１６ワード時間が続いたあと、更にＲＰＬ_０
からＲＰＬ_１５までのレジスタに加えられたクロック信
号ｈ２により時間が決められたあと、同じフレームにあ
るその前のセルの後に続く２番目のセルにおける１番目
のワードのアドレスがマルチプレクサＭＸＡＬを通りレ
ジスタＲＰＬ_０に加えられる。実際にはバッファメモリ
ＭＴへのセルの記憶が最適ではなく、更に同一フレーム
内で連続した２つのセルは次のアドレスａ、ｂを有して
いることを記憶しておく必要がある：

【００７１】ｂ＝ａ＋１６法（１６．Ｎ）

【００７２】蓄積されたセルのワードは図６に示すよう
にバッファメモリ内で斜めになっているので、セルの初
めの３ワードのアドレスは、同一の入力パスから来て、
３桁ずつ増加するその前のセルの最後のワードのアドレ
スに等しい。ＭＴ_０からＭＴ_１５のサブメモリにおける
ＢＭＳ_０からＢＭＳ_１５の２８個のワイヤ出力バスにお
いて、セル内のｍ_０からｍ_１５のワードは全てが傾斜し
て連続的に送られる。その結果、各ワード時間におい
て、ブロックＢＥＬはそれぞれが１６通りのセルの中に
あり、１６通りの出力パスに向かっているランクの異な
る１６のワードを読み取る。

【００７３】ここで特定のセルについての送信を検討す
る。１番目のワード時間において、レジスタＲＰＬ_０に
はセルの中に１番目のワードｍ_０のアドレスがある；次
のワード時間では、このアドレスはレジスタＲＰＬ_１に
転送され、２番目のワードｍ_１のアドレスが作られる。
メモリ内にセルをとりあえず斜めに記憶させるため、レ
ジスタＲＰＬ_２からレジスタＲＰＬ_３にアドレスを転送
する間、およびレジスタＲＰＬ_ｒからレジスタＲＰＬ
_ｒ＋１まで、更にはレジスタＲＰＬ_１５までアドレスを
転送する間、アドレスは１増加する。加算器ＡＤＤによ
り同じ入力パスから来る次のセルについて１番目のワー
ドのアドレスが与えられることに注意する必要がある。

【００７４】目的とする出力パスＶＳ_ｉに対するフレー
ムの読取り翻訳の過程は次の通りである。

【００７５】出力行列ＦＳ_ｉの読取りの後に、マルチプ
レクサＭＵＸＬの出力ＳＦＣは送られるフレームの１番
目のセルにおける１番目のワードｍ_０のアドレスに加え
られる；ＳＴは“０”に等しく、このアドレスはレジス
タＲＰＬ_０に取入れられセルのワードｍ_０が読取られ
る。その後、次の１５ワード時間のそれぞれにおいて、
同一アドレスが１つの読取りレジスタから次の読取りレ
ジスタに転送されセルのうち次の１５ワードが読取られ
る。

【００７６】サブメモリＭＴ_１内で２番目のワードを読
取る間、ビットｂ４２はレジスタＴ_２に記憶される。こ
のビットの状態“１”と“０”はセルがフレームの最後
のセルかどうか示している。ビットは各ワード時間にお
いてレジスタＴ_ｉからレジスタＴ_ｉ＋１まで、更にレジ
スタＴ_１５まで伝えられる。新しいセルが出力パスＶＳ
_ｉに送られた時、次の２つの場合がある。

【００７７】（１）丁度送られたセルがフレームの最後
のセル、すなわちＳＴ＝“０”の場合。ゲートＰＬＦ_ｉ
（図１１）は開いており、行列ＦＳ_ｉを読出し、更に出
力パスＶＳ_ｉに次のフレームを送る。マルチプレクサＭ
ＸＡＬの１番目の入力は選択され、行列ＦＳ_ｉからレジ
スタＲＰＬ_０に次のフレームの１番目のセルのアドレス
を転送する。（２）丁度送られたセルがフレームの最後のセルでな
い、すなわちＳＴ＝“１”の場合。ゲートＰＬＦ_ｉは閉
じ続け、マルチプレクサＭＸＡＬの２番目の入力は選択
され、加算器ＡＤＤにより送られたアドレスによりレジ
スタＲＰＬ_０に入れられる。アドレスが加算器ＡＤＤに
より生ずるフレームの次のセルはその後バッファメモリ
で読取られる。

【００７８】出力行列ＦＳ_ｉが空、すなわちＦＮＶ_ｉ＝
“０”ならば、新しいフレームが出力パスＶＳ_ｉに送ら
れるようになった時、レジスタＲＰＬ_０に取入れられた
アドレスの値は意昧が無くなる；それにもかかわらずバ
ッファメモリＭＴの読取り過程は同じ方法で行われる。
この場合、セルのヘッデングにおけるフィールドＶＰＩ
とＶＣＩ（図４）に対応したサブメモリＭＴ_０で読取ら
れたワードの５から２８のビットは“０”に設定され、
空セルと見なされる送信セルを生ずる。

【００７９】この目的のためマルチプレクサＭＸＧＣＶ
を生ずる空セルが与えられ、その中の２８の１番地の入
力がサブメモリＭＴ_０のバスＢＭＳ_０に接続される。マ
ルチプレクサＭＸＧＣＶの２８個の２番目のインプット
のグループにおいて、４個はワードｍ_０の１から４ビッ
トに対応したバスＢＭＳ_０の１番目のワイヤに接続され
ており、他の２４個の入力は“０”に設定されている。
入力のこれらの２つのグループは、ＰＣＶ_０からＰＣＶ
_１５までの２入力アンドゲートの出力に接続された１６
個の入力を有するマルチプレクサＭＸＣＤＶが信号を受
ける空のセルの出力ＣＶにより選択され、更にワードＢ
Ｔ０により選択される。ゲートＰＣＶ_ｉには信号ＳＴを
受けるインバース入力があり、更に信号ＦＮＶ_ｉを受け
る直接入力がある。このように、出力パスＶＳ_ｉのそれ
ぞれに対し、マルチプレクサＭＸＧＣＶを制御している
信号ＣＶにより、新しいフレームは出力行列ＦＳ_ｉが空
の状態と同様に、ＳＴ＝“０”の時添字ｉ＝ＢＴ０の出
力パスに送られる必要があることが示される。

【００８０】出力サーキュレータＭＲＳはサーキュレー
タＭＲＥと同じくローテーションマトリクスである。サ
ーキュレータＭＲＳの１番目の入力ポートと他の１４個
の入力ポートはマルチプレクサＭＸＧＣＶの出力バス
と、更にＢＭＳ_１からＢＭＳ_１５までのバスにそれぞれ
接続されている。

【００８１】各ワード時間において、ｍ_０からｍ_１５ま
での１６個の２８ビットワードはサーキュレータＭＲＳ
の入力に表われる。１６個の異なるセルにある１６個の
ワードはランクが異なっており、更に異なる出力パスに
向かっている。サーキュレータＭＲＳの目的は行先出力
インターフェイスＩＳ_ｉの前で２８個の平行ワイヤ出力
パスＢＳ_ｉに各ワードを示すことであるが、そのワード
は送られる。１６個の連続したワード時間の間、セルの
１６個のワードは同じ行先出力パスに再び向けら

【００８２】出力インターフェイスＩＲＳ_ｉの目的は送
られるフレームのフレーム制御系列ＦＣＳを計算するこ
とであり、送るフレームがない場合に空のセルを形成す
ることであり、最後に出力パスＶＳ_ｉを作る伝送媒体へ
の適応を図ることである。

【００８３】フレームがフレームスイッチングリレーに
変形するのはフィールドＤＬＩＥをメモリＭＴＡ（図
５）の中で、更にマルチプレクサＭＸＴ（図７）を通っ
てフィールドＤＬＩＳに翻訳されるので、フレームを再
送する前に系列ＦＣＳを再計算する必要がある。計算は
フレームの開始で、すなわち１番目のセルＢＯＭまたは
ＳＳＭの初めで開始され、計算のセグメントにおけるＬ
Ｇ−２の１番目の有意オクテットを使用することのみに
より、最後のセルＢＯＭまたはＳＳＭの終りで止まる。

【００８４】ブロックＢＲＬのマルチプレクサＭＸＧＣ
Ｖにおいて（図７）、セルヘッデングのフィールドＶＰ
ＩとＶＣＩは、出力行列ＦＳ_ｉが空ならば“０”に設定
される。インターフェイスが検出するこのヘッデングに
は“０”において１番目のワードｍ_０の最後の２４ビッ
トを有しており、更に空のセルを形成する。

【００８５】前述の実施例においては、フレームスイッ
チングリレーが非同期時分割網ＲＴＡに含まれていると
予め仮定した；ＶＥ_０からＶＥ_１５までの入力パスとＶ
Ｓ_０からＶＳ_１５までの出力パスは、フレームが連続セ
ルの形で送られる非同期時分割多重パスである。

【００８６】しかし、記載のフレームリレーは更に非同
期非時分割網ＡＮＴＮにも使用できる。入力および出力
パスに送られたフレームには標準的な２値系列“０１１
１１１１０”のフラグが前後に置かれる。２つの連続し
たフレームは１つの、またはいくつかのフラグにより分
離されている。フレーム内の連続８ビットがフラグと似
ないようにするため、フレームを送る端では連続した５
ビットの“１”の後に“０”を挿入する；反対に、フレ
ームを受ける端では連続した５ビットの“１”の後の全
てのビット“０”を除去する。ＩＥ_０からＩＥ_１５、お
よびＩＳ_０からＩＳ_１５までのインターフェイスのみに
この新しい条件を適用する必要がある。

【００８７】フレームは網ＡＮＴＮの入力インターフェ
イスにより同期を取り、セルに分割され、更に並列にさ
れる。並列化は非同期時分割網のインターフェイスで行
われた前述の並列化に類似している。

【００８８】フレームの同期は、入力パスを通り到着す
るビットの流れの中でフレームの開始を見つけることか
ら先ず成る。フラグが識別されるとすぐ、連続した５個
の２値エレメント“１”のあとの全ての２値エレメント
“０”が除去され、フレームのシンドロームの計算が開
始される。フレーム端子のフラグが受かると計算結果が
零となる。

【００８９】フレーム端子のフラグが受かると、各フレ
ームはセルに分割される。セルへのこの分割は既述の過
程と一致している；セルヘッデングのフィールドＴＣと
ＬＧが作られる。

【００９０】網ＡＮＴＮの出力インターフェイスにより
各フレームの系列ＦＣＳが再計算され、網内に再送され
る。系列ＦＣＳの計算は非同期時分割網のインターフェ
イスＩＳ_ｉで行われた計算に類似している。

【００９１】フレームの再送の間、セルＢＯＭ、ＣＯＭ
のそれぞれにある４７個の有意オクテットと、セルＥＯ
ＭのそれぞれにあるＬＧ有意オクテットのみがパスＶＳ
_ｉ内で再送される。２値エレメント“０”は５個の連続
２値エレメント“１”の全ての連なりの後に挿入され、
フラグがフレーム内で働かないようにする。少なくとも
１つの分離フラグが連続した２つのフレームの間で送ら
れるが、１より多い中間フレームフラグを導入する必要
がしばしばある。

【００９２】要約すると、（１）セルヘッデングオクテットも、適応オクテット
（ＴＣ＋ＬＧ）も、更に前述の実施例による数が３＝５
０−４７の満杯オクテットも出力パスに再送されないの
で、出力インターフェイスにバッファレジスタを有し、
始めのみフレームを再送する必要があるが、それはフレ
ームが“破壊”されないようにかなり多くの情報が利用
できる時である。この待ち時間の間、付加フラグが送ら
れる。（２）同様に、送られるフレームが無い場合、出力サー
キュレータＭＲＳと中間フレームフラグから発生する空
のセルにより信号が作られる状態無しが送られる。