JPH0669483A - 固体撮像素子の画素およびその動作方法とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、高輝度被写体の撮影時における偽
信号の発生を防止し、リセット時には受光部を完全に空
乏状態にしてリセット時間を短縮してリセット特性の向
上を図ることにより、残像を生じない高品質の画像を得
る。 【構成】 第１導電型の半導体基板１１上に素子分離領
域１３によって複数に区分した第１導電型の導電層１２
の上層に、第１導電型のソース領域１４を形成し、各ソ
ース領域１４の側周の導電層１２に第２導電型のゲート
１５を形成するとともにその下方の導電層１２に第１導
電型の半導体基板１１に接続する第２導電型の受光部１
６を形成してなるものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、受光素子と静電誘導形
トランジスタの動作をする増幅手段とにより構成された
固体撮像素子の画素およびその動作方法とその製造方法
に関するものである。

【０００２】

【従来の技術】固体撮像素子の高解像度化にともない、
当該固体撮像素子の各画素ごとに増幅機能を有する内部
増幅型の固体撮像素子が提案されている。その一例を、
図１３の概略斜視断面図より説明する。

【０００３】図に示すように、低抵抗のｎ型半導体基板
（８１）で形成されるドレイン領域８２の上層には、ｎ
^- 型エピタキシャル層８３が形成されている。ｎ^- 型エ
ピタキシャル層８３には、ｎ型半導体基板８１に到達す
る素子分離領域８４が形成されている。この素子分離領
域８４によってｎ型エピタキシャル層８３は、複数に区
分されている。この素子分離領域８４によって区分され
た各ｎ^- 型エピタキシャル層８３の内部にはｎ⁺ ソース
領域８５が形成されている。さらにｎ⁺ ソース領域８５
の側周側におけるｎ^- 型エピタキシャル層８３にはｐ⁺
型ゲート領域８６が形成されている。

【０００４】上記ｐ⁺ 型ゲート領域８６の上面にはゲー
ト絶縁膜８７を介してゲート電極８８が形成されてい
る。このように、上記ｐ⁺ 型ゲート領域８６とゲート絶
縁膜８７とゲート電極８８とによって、キャパシタ８９
が形成されている。上記の如くに固体撮像素子８０が形
成されている。

【０００５】

【発明が解決しようとする課題】上記構成の固体撮像素
子では、画素のリセットのためには、ｎ⁺ ソース領域と
ｐ⁺ ゲート領域との間に順方向バイアスを印加して、キ
ャパシタを充電する。この際、過渡的に流れるリセット
電流は、比較的長い時定数を有するので、過渡状態が終
了するまでの間に、十分長いリセット時間が必要にな
る。もしリセットが不十分の場合には、残像が生じるの
で、画像品質が低下する。また高輝度被写体を撮影した
場合には、受光部に蓄積される信号電荷が過剰になった
ときに、非選択状態の画素では静電誘導形トランジスタ
がＯＮ状態になって、信号線に偽信号が流れる。このた
め、画像品質が低下する。

【０００６】本発明は、偽信号の発生を防止するととも
にリセット特性の優れた固体撮像素子の画素およびその
動作方法とその製造方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた固体撮像素子の画素である。すな
わち、第１導電型の半導体基板上には素子分離領域によ
って複数に区分されている第１導電型の導電層が形成さ
れていて、区分された各第１導電型の導電層の上層には
第１導電型のソース領域が形成されている。また各第１
導電型のソース領域の側周の第１導電型の導電層には第
２導電型のゲートが形成され、その下方の第１導電型の
導電層には、第１導電型の半導体基板に接続する第２導
電型の受光部が形成されてなるものである。

【０００８】または上記固体撮像素子の画素の動作方法
であって、第２導電型のゲートに印加する電圧の印加量
を調節することにより、第２導電型の受光部より正孔の
あふれだしを制御する。

【０００９】上記固体撮像素子の画素の第１の製造方法
としては、第１の工程で、第１導電型の半導体基板上に
第１導電型の導電層を形成した後、第２の工程で、第１
導電型の導電層を複数に区分する素子分離領域を形成す
る。次いで第３の工程で、区分した各第１導電型の導電
層の側周側上層に第２導電型のゲートを形成し、その下
方の第１導電型の導電層に上記半導体基板に接続する第
２導電型の受光部を形成するとともに、上記各ゲートの
内側における第１導電型の導電層に第１導電型のソース
領域を形成する。

【００１０】あるいは第２の製造方法としては、第１の
工程で、第１導電型の半導体基板上に第１導電型の導電
層を形成し、第２の工程で、第１導電型の導電層と上記
半導体基板の上層とを複数に区分する素子分離領域を形
成するとともに当該第１導電型の導電層上に絶縁膜を形
成する。次いで第３の工程で、絶縁膜上に第１の平坦化
膜を介して第１の貼り合わせ基板を貼り合わせた後、第
４の工程で、素子分離領域が表出するまで上記の半導体
基板の下面側を除去する。続いて第５の工程で、上記第
１の製造方法の第３の工程と同様にして、第２導電型の
ゲート，第２導電型の受光部および第１導電型のソース
領域を形成する。その後第６の工程で、上記のゲートに
接続する水平選択線と上記のソース領域に接続する垂直
信号線とを形成した後、当該水平選択線を形成した側
に、第２の平坦化膜を介して第２の貼り合わせ基板を貼
り合わせ、続いて第７の工程で、第１の貼り合わせ基板
と第１の平坦化膜とを除去する。

【００１１】

【作用】上記固体撮像素子の画素では、各第１導電型の
導電層の上層に第１導電型のソース領域を形成し、各ソ
ース領域の側周の第１導電型の導電層に第２導電型のゲ
ートを形成し、かつその下方の第１導電型の導電層に第
１導電型の半導体基板に接続する第２導電型の受光部を
形成したことにより、光電変換された正孔は受光部にあ
るポテンシャル内に蓄積され、電子はドレイン電極にな
る半導体基板に掃き捨てられる。蓄積される正孔の数は
オーバフローバリヤの高さで制限されているので、この
バリヤを超える過剰な正孔は、ゲートにあふれだして掃
き捨てられる。またリセット時には、ゲートに十分な負
の電位を印加することにより、受光部のオーバフローバ
リヤは、蓄積された正孔が全てあふれだす状態に低めら
れて、受光部が完全に空乏化するので、正孔（信号電
荷）が０の初期状態にリセットされる。

【００１２】上記第１の製造方法では、各第１導電型の
導電層の上層に第２導電型のゲートを形成し、その下方
の第１導電型の導電層に第２導電型の受光部を形成する
ことにより、例えば一つのイオン注入マスクを用いたイ
オン注入法によって、受光部とゲートとが形成される。
このため、受光部とゲートとを設計するに当たり、マス
ク合わせ余裕を考慮する必要がないので、画素面積の縮
小化が図れる。

【００１３】上記第２の製造方法では、第２の貼り合わ
せ基板を貼り合わせた後、画素を形成する際の支持基板
とした第１の貼り合わせ基板と第１の平坦化膜とを除去
することにより、ゲート側とは反対側の受光部面は第１
導電型の半導体基板と絶縁膜とよりなる薄い膜で覆う状
態になる。このため、薄い膜側より受光部に光を入射す
ることにより、短波長帯の感度が高まる。また上記第１
の製造方法と同様に、例えば一つのイオン注入マスクを
用いたイオン注入法によって、受光部とゲートとが形成
される。このため、受光部とゲートとを設計するに当た
り、マスク合わせ余裕を考慮する必要がないので、画素
面積の縮小化が図れる。

【００１４】

【実施例】本発明の実施例の要部を示す図１の概略構成
断面図と図２のレイアウト図とにより説明する。図に示
すように、第１導電（例えばｎ⁺ ）型の半導体基板１１
（以下半導体基板１１と記す）上には、例えば第１導電
型（ｎ^- 型）のエピタキシャル層よりなるの導電層１２
が形成されている。上記導電層１２には、当該導電層１
２を複数に区分する素子分離領域１３が形成されてい
る。この素子分離領域１３は、例えば酸化シリコンより
なる。

【００１５】上記素子分離領域１３によって区分された
上記各導電層１２の上層には、第１導電（例えばｎ⁺ ）
型のソース領域１４（以下ソース領域１４と記す）が形
成されている。上記各ソース領域１４の側周の上記導電
層１２には、第２導電（例えばｐ⁺ ）型のゲート１５
（以下ゲート１５と記す）が形成されている。また上記
ゲート１５の下方における上記導電層１２には、半導体
基板１１に接続する第２導電（例えばｐ^- ）型の受光部
１６（以下受光部１６と記す）が形成されている。

【００１６】なお上記半導体基板１１がドレイン電極１
７になり、上記ソース領域１４と半導体基板１１間の上
記導電層１２がチャネル部１８になる。したがって、ソ
ース領域１４とゲート１５とドレイン電極１７とチャネ
ル部１８によって静電誘導形のトランジスタが構成され
ている。上記の如くに、固体撮像素子の画素１０（以下
画素１０と記す）は構成されている。

【００１７】通常上記画素１０は、上記ソース領域１４
側の全面に第１の層間絶縁膜２１が形成されている。上
記ソース領域１４上の第１の層間絶縁膜２１にはコンタ
クトホール２２が形成されている。このコンタクトホー
ル２２を通して、上記ソース領域１４に接続する垂直信
号線２３が形成さている。上記垂直信号線２３を覆う状
態に第２の層間絶縁膜２４が形成されている。上記ゲー
ト１５上の第１，第２の層間絶縁膜２１，２４にはコン
タクトホール２５が形成されている。このコンタクトホ
ール２５を通して上記ゲート１５に接続する水平選択線
２６が当該第２の層間絶縁膜２４上に形成されている。
また上記半導体基板１１はドレイン電極になる。この半
導体基板１１に接続するドレイン配線（図示せず）によ
って、ドレイン電圧が印加されている。なおレイアウト
図では、垂直信号線２３，水平選択線２６の図示は簡略
にした。

【００１８】上記画素１０において、受光部１６の深さ
は当該画素１０の分光感度を決定する。このため、一般
のテレビジョン用の撮像素子に用いるものでは、３μｍ
〜４μｍ程度の深さに形成されている。また受光部１６
の光入射側端面の深さは、短波長領域の感度を高めるた
めに、できる限り浅くすることが望ましい。しかしなが
ら、上記構造ではゲート１５の深さを特性上非常に薄く
することができないので、短波長領域の感度はゲート１
５の厚さに依存する。

【００１９】そこで図３に示すように、半導体基板１１
の厚さを薄く形成することにより、当該半導体基板１１
側より受光部１６に光を入射するようにする。このよう
な構造では、半導体基板１１は短波長の光を透過する厚
さに形成されるので、短波長領域の感度は高まる。上記
構造では、画素１０の強度を保つために、水平選択線２
６側を覆う状態に絶縁膜２７が形成されている。この絶
縁膜２７には、例えば多結晶シリコンよりなる平坦化膜
２８が形成されていて、当該平坦化膜２８には、単結晶
シリコンよりなる基板２９が貼り合わされている。

【００２０】上記構成の画素１０の動作を図４のトラン
ジスタ１９の内部のポテンシャル分布図により説明す
る。なお説明文中の符号は前記図１〜図３で説明した構
成部品の符号を示す。また図中の実線はゲート１５−受
光部１６間のポテンシャルを示し、破線はチャネル部１
８のポテンシャルを示す。

【００２１】図４の（１）は、非選択状態の画素１０に
光が入射して、光電変換によって生じた信号電荷（この
場合は正孔）が蓄積される状態を示す。非選択状態では
ソース領域１４とドレイン電極１７との間のチャネル部
１８にはポテンシャルバリヤがあるので、電流は流れな
い。したがってトランジスタはＯＦＦ状態になる。この
とき受光部１６では、光電変換によって生じた正孔が受
光部１６にあるポテンシャル内に蓄積される。また電子
はドレイン電極１７に掃き捨てられる。なお蓄積される
正孔の数は受光部１６に入射する光強度に比例して増加
する。また正孔の蓄積はオーバフローバリヤの高さによ
って制限されていて、これを超える過剰な正孔はゲート
１５に掃き捨てられる。

【００２２】図４の（２）は、選択状態の画素１０のポ
テンシャルを示す。選択状態では、ソース領域１４とド
レイン電極１７との間のチャネル部１８において、ポテ
ンシャルバリヤは電流が流れることが可能な程度まで低
下するので、電流が流れる。このとき、受光部１６に蓄
えられる信号電荷（正孔）に応じて、ポテンシャルバリ
ヤの高さは変調される。したがってソース領域１４とド
レイン電極１７との間のコンダクタンスは信号電荷によ
って変化し、信号電荷の量に応じた出力電流がトランジ
スタに流れる。したがって、例えば垂直信号線２３に
は、行選択が行われている行に属するトランジスタに出
力電流が流れ、適当な信号処理によって、光強度に応じ
た信号が読み出される。

【００２３】図４の（３）はリセット状態の画素１０の
ポテンシャルを示す。リセット時には、受光部１６のオ
ーバフローバリヤは、蓄積された正孔が全てあふれだす
ように低められている。この結果、画素１０は信号電流
０の初期状態にリセットされる。またチャネル部１８に
は、ポテンシャルバリヤがあるため、ソース領域１４と
ドレイン電極１７との間に電流は流れない。通常、リセ
ット動作は、信号読み出し後に行われ、初期状態になっ
た画素１０は、再び非選択状態に戻される。そして再び
信号電荷（正孔）の蓄積を始める。

【００２４】したがって、信号電荷の蓄積期間におい
て、過剰に生じた正孔は、あふれだしによって、ゲート
１５に掃き捨てるので、高輝度被写体を撮影したときに
偽信号が発生しなくなる。またリセットでは、受光部１
６を空乏化させるので、いわゆる、完全読み出し型のリ
セットになる。このため、リセット時間の短縮が図ら
れ、残像がほとんどなくなる。

【００２５】次に上記画素１０をマトリクス状に配置し
た固体撮像装置の一例を図５の要部回路図により説明す
る。図に示すように、マトリクス状に配置されている画
素１０によってイメージ部３１（１点鎖線で囲む部分）
は構成されている。このイメージ部３１の周辺には、垂
直方向に配列されている各画素１０のソース領域（１
４）（図示せず）には、垂直信号線２３が接続されてい
る。この垂直信号線２３には、増幅手段３２とスイッチ
３３とを介して水平走査回路３４が接続されている。こ
の水平走査回路３４は垂直信号線２３と出力回路３６と
を接続するスイッチ３３を順にＯＮ状態にして水平走査
を行う。

【００２６】また水平方向に配列されている各画素１０
のゲート（１５）（図示せず）には、水平選択線２６が
接続されている。各水平選択線２６には、垂直走査回路
３５が接続されている。この垂直走査回路３５は、垂直
走査とリセットを行う。

【００２７】上記構成の固体撮像装置１では、垂直走査
回路３５が、水平選択線２６に行選択，非選択，リセッ
ト等の動作状態を指定する駆動パルスを与える。例えば
図６の駆動パルス図に示すように、垂直走査回路（３
５）より行選択信号Ｖｍｓによってｍ行が選択される。
すなわちｍ行に関する固体撮像素子の各画素（１０）の
トランジスタがＯＮ状態になる。この場合には、水平走
査回路（３４）より列選択信号に応じてｎ−１列，ｎ
列，ｎ＋１列，・・・がスイッチ（３３）の接続により
出力回路（３６）に出力信号を送り出す。またこの間、
ｍ行を除く各行（例えばｍ＋１行）には、非選択信号Ｖ
ｕが与えられ、画素（１０）のトランジスタがＯＦＦ状
態になるので、垂直信号線（２３）には信号が出力され
ない。さらに垂直走査回路（３５）よりリセット信号Ｖ
ｒが与えられた行では、この行に関する各画素（１０）
の受光部（１６）がリセットされる。

【００２８】上記固体撮像素子の画素１０において、上
記ゲート１５に印加する電圧の印加量を調節することに
より上記受光部１６よりの正孔のあふれだしを制御する
ことが可能になる。例えば、高輝度な被写体を撮影した
場合には、受光部１６に過剰な信号電荷が蓄積される。
しかしながら、上記構造の画素１０では、ゲート１５に
十分な負の電位を印加することにより、受光部１６をあ
ふれた正孔はゲート１５に引き寄せて掃き捨てる。この
ため、信号電荷（正孔）の蓄積期間中に画素１０のトラ
ンジスタがＯＮ状態になることはない。したがって、信
号線に偽信号が流れ無くなるので、画像品質が向上す
る。またリセット時には、ゲート１５に負の電位をかけ
ることにより、受光部１６より信号電荷（正孔）を完全
に掃き出させて、受光部１６を完全に空乏化できる。し
たがって、リセット後は受光部１６の信号電荷（正孔）
量が常に０の状態になるので、初期値のばらつきがなく
なる。このため、この結果、同光量に対する信号電荷の
蓄積量が常に一定になるので、画像品質が向上する。

【００２９】上記画素１０の第１の製造方法を図７の製
造工程図により説明する。図では、上記図１で説明した
と同様の構成部品には同一符号を付す。図７の（１）に
示す第１の工程を行う。この工程では、まず通常のエピ
タキシャル成長法によって、第１導電（例えばｎ⁺ ）型
の半導体基板１１（以下半導体基板１１と記す）上にｎ
^- 型のエピタキシャル層よりなる導電層１２を形成す
る。

【００３０】次いで図７の（２）に示す第２の工程を行
う。この工程では、通常のトレンチ素子分離技術によっ
て、上記導電層１２に、上記半導体基板１１に到達する
溝４１を形成する。次いで絶縁膜の埋め込み技術とし
て、例えば化学的気相成長法によって、上記溝４１の内
部と上記導電層１２の上面とに絶縁膜４２を形成する。
その後通常のエッチバック技術によって、溝４１の内部
に形成した絶縁膜４２を残して、２点鎖線で示す部分の
絶縁膜４２を除去する。そして導電層１２を複数に区分
する素子分離領域１３を形成する。

【００３１】その後図７の（３）に示す第３の工程を行
う。この工程では、通常のホトリソグラフィー技術によ
って、素子分離領域１３で区分された各導電層１２上側
に、例えばレジストよりなるイオン注入マスク４３を形
成する。その後通常のイオン注入法によって、素子分離
領域１３で区分された各導電層１２の側周側上層に第２
導電（例えばｐ⁺ ）型の不純物を導入する。この不純物
導入領域が第２導電（例えばｐ⁺ ）型のゲート１５（以
下ゲート１５と記す）になる。さらに上記イオン注入マ
スク４３を用いたイオン注入法によって、導電層１２の
下層に、第２導電（例えばｐ^- ）型の不純物を導入す
る。この不純物導入領域が第２導電（例えばｐ^- ）型の
受光部１６（以下受光部１６と記す）になる。

【００３２】次いで例えばアッシャー処理等によって、
上記イオン注入マスク４３を除去する。その後図７の
（４）に示すように、通常のホトリソグラフィー技術に
よって、素子分離領域１３で区分された各導電層１２上
側に、例えばレジストよりなるイオン注入マスク４４を
形成する。その後通常のイオン注入法によって、各ゲー
ト１５の内側における導電層１２の上層に第１導電（例
えばｎ⁺ ）型の不純物を導入する。この不純物導入領域
が第１導電（例えばｎ⁺ ）型のソース領域１４（以下ソ
ース領域１４と記す）になる。次いで例えばアッシャー
処理等によって、上記イオン注入マスク４４を除去す
る。

【００３３】上記製造方法では、先にゲート１５と受光
部１６とを形成する不純物を導電層１２に導入した後、
ソース領域１４を形成する不純物を導電層１２に導入し
たが、逆にソース領域１４を形成する不純物を導電層１
２に導入した後、ゲート１５と受光部１６とを形成する
不純物を導電層１２に導入することも可能である。

【００３４】さらに熱処理によって、上記各不純物導入
領域の安定化処理を行って、ソース領域１４，ゲート１
５および受光部１６を安定化する。このとき、各受光部
１６は上記半導体基板１１に接続する。また上記半導体
基板１１は第１導電型のドレイン電極になる。

【００３５】次いで図８の（１）に示すように、例えば
化学的気相成長法によって、ソース領域１４側の全面に
第１の層間絶縁膜２１を形成する。次いで通常のホトリ
ソグラフィー技術とエッチングとによって、上記ソース
領域１４上の上記第１の層間絶縁膜２１にコンタクトホ
ール２２を形成する。その後通常の配線形成技術によっ
て、上記第１の層間絶縁膜２１上にコンタクトホール２
２を通ってソース領域１４に接続する垂直信号線２３を
形成する。

【００３６】続いて図８の（２）に示すように、上記垂
直信号線２３を覆う状態に第２の層間絶縁膜２４を形成
する。次いで通常のホトリソグラフィー技術とエッチン
グとによって、上記ゲート１５上の上記第１，第２の層
間絶縁膜２１，２４にコンタクトホール２５を形成す
る。その後通常の配線形成技術によって、上記第２の層
間絶縁膜２４上にコンタクトホール２５を通ってゲート
１５に接続する水平選択線２６を形成する。また通常の
配線形成技術によって、上記半導体基板１１にドレイン
電圧を印加するためのドレイン配線（図示せず）を形成
する。上記のような製造方法によって、画素１０は完成
する。

【００３７】上記第１の製造方法では、各導電層１２の
上層にゲート１５を形成し、その下方の導電層１２に受
光部１６を形成することにより、例えば一つのイオン注
入マスクを用いたイオン注入法によって、受光部１６と
ゲート１５とが形成される。このため、受光部１６とゲ
ート１５とを設計するに当たり、マスク合わせ余裕を考
慮する必要がないので、画素１０の面積の縮小化が図れ
る。

【００３８】次に上記画素１０の第２の製造方法を図９
〜図１１の製造工程図（その１）〜（その３）により説
明する。なお上記第１の製造方法で説明したと同様の構
成部品には図７と同一符号を付す。図９の（１）に示す
第１の工程を行う。この工程では、まず通常のイオン注
入法によって、第１導電（例えばｎ^- ）型の半導体基板
５１（以下半導体基板５１と記す）上に、例えば第１導
電型（ｎ⁺ 型）の拡散領域よりなる導電層５２を形成す
る。

【００３９】次いで図９の（２）に示す第２の工程を行
う。この工程では、通常のトレンチ素子分離技術によっ
て、上記導電層５２と上記半導体基板５１の上層とに、
溝５３を形成する。次いで例えば化学的気相成長法によ
って、上記溝５３の内部と上記導電層５２の上面とに絶
縁膜５４を形成する。溝５３内の絶縁膜５４が素子分離
領域１３になる。

【００４０】続いて図９の（３）に示す第３の工程を行
う。この工程では、例えば化学的気相成長法によって、
上記絶縁膜５４上に第１の平坦化膜５５を形成する。こ
の第１の平坦化膜５５は例えば多結晶シリコンよりな
る。その後、通常の貼り合わせ技術によって、上記第１
の平坦化膜５５の上面に、例えば単結晶シリコンよりな
る第１の貼り合わせ基板５６を貼り合わせる。

【００４１】その後図１０の（４）に示す第４の工程を
行う。この工程では、例えば研磨法によって、上記素子
分離領域１３が表出するまで上記半導体基板５１の下面
側（２点鎖線で示す部分）を除去する。そして素子分離
領域１３間に、半導体基板５１よりなる島状の第１導電
（例えばｎ^- ）型のチャネル部１８（以下チャネル部１
８と記す）と導電層５２よりなる島状の第１導電（例え
ばｎ⁺ ）型のドレイン電極１７（以下ドレイン電極１７
と記す）とを形成する。

【００４２】次いで図１０の（５）に示す第５の工程を
行う。なお図では、上記第１の貼り合わせ基板５６を下
側にして示す。この工程では、通常のホトリソグラフィ
ー技術によって、素子分離領域１３で区分された各チャ
ネル部１８上側に、例えばレジストよりなるイオン注入
マスク５７を形成する。その後通常のイオン注入法によ
って、素子分離領域１３で区分された各チャネル部１８
の側周側上層に第２導電（例えばｐ⁺ ）型の不純物を導
入する。この不純物導入領域が第２導電（例えばｐ⁺ ）
型のゲート１５（以下ゲート１５と記す）になる。さら
に上記イオン注入マスク５７を用いたイオン注入法によ
って、各チャネル部１８の下層に、第２導電（例えばｐ
^- ）型の不純物を導入する。この不純物導入領域がドレ
イン電極１７に接続する第２導電（例えばｐ^- ）型の受
光部１６（以下受光部１６と記す）になる。

【００４３】次いで例えばアッシャー処理等によって、
上記イオン注入マスク５７を除去する。その後図１０の
（６）に示すように、通常のホトリソグラフィー技術に
よって、素子分離領域１３で区分された各チャネル部１
８上側に、例えばレジストよりなるイオン注入マスク５
８を形成する。その後通常のイオン注入法によって、各
ゲート１５の内側における各チャネル部１８の上層に第
１導電（例えばｎ⁺ ）型の不純物を導入する。この不純
物導入領域が第１導電（例えばｎ⁺ ）型のソース領域１
４（以下ソース領域１４と記す）になる。なお図では、
上記第１の貼り合わせ基板５６を下側にして示した。

【００４４】上記製造方法では、先にゲート１５と受光
部１６とを形成する不純物をチャネル部１８に導入した
後、ソース領域１４を形成する不純物をチャネル部１８
に導電したが、逆にソース領域１４を形成する不純物を
チャネル部１８に導入した後、ゲート１５と受光部１６
とを形成する不純物をチャネル部１８に導入することも
可能である。

【００４５】その後例えばアッシャー処理等によって、
上記イオン注入マスク５８を除去する。さらに熱処理に
よって、上記各不純物導入領域の安定化処理を行って、
ソース領域１４，ゲート１５および受光部１６を安定化
する。

【００４６】続いて図１１の（７）に示す第６の工程を
行う。この工程では、通常の化学的気相成長法によっ
て、上記ソース領域１４側の全面に、第１の層間絶縁膜
２１を形成する。その後通常のホトリソグラフィー技術
とエッチングとによって、上記ソース領域１４上の上記
第１の層間絶縁膜２１に、コンタクトホール２２を形成
する。続いて通常の配線形成技術によって、上記コンタ
クトホール２２を介して上記各ソース領域１４に接続す
る垂直信号線２３を形成する。

【００４７】さらに通常の化学的気相成長法によって、
垂直信号線２３を覆う状態に、第２の層間絶縁膜２４を
形成する。その後通常のホトリソグラフィー技術とエッ
チングとによって、上記ゲート１５上の上記第２，第１
の層間絶縁膜２４，２１に、コンタクトホール２５を形
成する。続いて通常の配線形成技術によって、上記コン
タクトホール２５を介して上記各ゲート１５に接続する
水平選択線２６を形成する。

【００４８】次いで通常の化学的気相成長法によって、
当該水平選択線２６を形成した側の全面に、絶縁膜５９
を形成する。続いて例えば、通常の化学的気相成長法に
よって、絶縁膜５９側の全面に第２の平坦化膜６０を形
成する。さらに通常の貼り合わせ技術によって、上記第
２の平坦化膜６０に例えば単結晶シリコンよりなる第２
の貼り合わせ基板６１を貼り合わせる。

【００４９】その後図１１の（８）に示す第７の工程を
行う。なお図では第２の貼り合わせ基板６１を下側にし
て示す。この工程では、通常の研磨法によって、上記第
１の貼り合わせ基板５６（２点鎖線で示す部分）と上記
第１の平坦化膜５５（１点鎖線で示す部分）とを除去す
る。上記のような製造方法によって、固体撮像素子の画
素１０は完成する。

【００５０】さらに図１２に示すように、通常のホトリ
ソグラフィー技術とエッチングとによって、上記ドレイ
ン電極１７上の絶縁膜５４にコンタクトホール６２を形
成する。その後通常の配線形成技術によって、コンタク
トホール６２を通してドレイン電極１７に接続するドレ
イン配線６３を形成する。

【００５１】上記第２の製造方法では、第２の貼り合わ
せ基板６１を貼り合わせた後、画素１０を形成する際の
基板として作用した第１の貼り合わせ基板５６と第１の
平坦化膜５５とを除去することにより、ゲート１５側と
は反対側の受光部１６の面は半導体基板５１と絶縁膜５
４とよりなる薄い膜に覆われた状態になる。このため、
薄い膜側より受光部１６に光を入射することにより、短
波長帯の感度が高まる。また上記第１の製造方法と同様
に、例えば一つのイオン注入マスク５７を用いたイオン
注入法によって、受光部１６とゲート１５とが形成され
る。このため、受光部１６とゲート１５とを設計するに
当たり、マスク合わせ余裕を考慮する必要がないので、
画素１０の面積の縮小化が図れる。

【００５２】

【発明の効果】以上、説明したように請求項１の発明に
よれば、光電変換された正孔は受光部のポテンシャル内
に蓄積されるが、蓄積される正孔の数はオーバフローバ
リヤの高さで制限されているので、このバリヤを超える
過剰な正孔は、ゲートにあふれだして掃き捨てられる。
このため、高輝度被写体を撮影した場合に、受光部に蓄
積される信号電荷が過剰になって非選択状態の画素のト
ランジスタはＯＮ状態にならない。よって、信号線に偽
信号が流れないので、画像品質が低下しない。またリセ
ット時には、受光部が完全に空乏化するので、正孔（信
号電荷）が０の初期状態にリセットされる。このため、
残像が起き難くなるので、画像品質が向上する。

【００５３】請求項２の発明では、第２導電型のゲート
に印加する電圧の印加量を調節するので、第２導電型の
受光部より正孔のあふれだしを制御できる。例えばリセ
ット時には、受光部のオーバフローバリヤは、蓄積され
た正孔が全てあふれだす状態に低められて、受光部が完
全に空乏化することができるので、受光部の初期状態は
正孔（信号電荷）が０の状態になる。

【００５４】請求項３の発明では、例えば一つのイオン
注入マスクを用いたイオン注入法によって、受光部とゲ
ートとが形成される。このため、受光部とゲートとを設
計するに当たり、マスク合わせ余裕を考慮する必要がな
いので、画素面積の縮小化が図れ、高集積化が可能にな
る。

【００５５】請求項４の発明では、ゲート側とは反対側
の受光部側に形成した第１の貼り合わせ基板を除去する
ので、受光部面は第１導電型の半導体基板と絶縁膜とよ
りなる薄い膜に覆われた状態になる。このため、薄い膜
側より受光部に光を入射することができるので、短波長
帯の感度の向上が図れる。また上記請求項３の発明と同
様に、画素面積の縮小化が図れ、高集積化が可能にな
る。

【図面の簡単な説明】

【図１】実施例の概略構成断面図である。

【図２】実施例のレイアウト図である。

【図３】別の実施例の概略構成断面図である。

【図４】画素のポテンシャル分布図である。

【図５】固体撮像装置の要部回路図である。

【図６】固体撮像素子の駆動パルス図である。

【図７】実施例の第１の製造工程図である。

【図８】配線の製造工程図である。

【図９】実施例の第２の製造工程図（その１）である。

【図１０】実施例の第２の製造工程図（その２）であ
る。

【図１１】実施例の第２の製造工程図（その３）であ
る。

【図１２】配線の製造工程図である。

【図１３】従来例の概略斜視断面図である。

【符号の説明】

１０ 固体撮像素子の画素（画素） １１ 第１導電型の半導体基板（半導体基板） １２ 導電層 １３ 素子分離領域 １４ 第１導電型のソース領域（ソース領域） １５ 第２導電型のゲート（ゲート） １６ 第２導電型の受光部（受光部） ５１ 第１導電型の半導体基板（半導体基板） ５２ 導電層 ５４ 絶縁膜 ５５ 第１の平坦化膜 ５６ 第１の貼り合わせ基板 ６０ 第２の平坦化膜 ６１ 第２の貼り合わせ基板

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板上に形成した第
   １導電型の導電層と、 前記第１導電型の導電層を複数に区分する素子分離領域
   と、 前記素子分離領域によって区分された前記各第１導電型
   の導電層の上層に形成した第１導電型のソース領域と、 前記各第１導電型のソース領域の側周の当該第１導電型
   の導電層に形成した第２導電型のゲートと、 前記第１導電型の半導体基板に接続するもので、前記第
   １導電型のゲートの下方における前記第１導電型の導電
   層に形成した第２導電型の受光部とよりなることを特徴
   とする固体撮像素子の画素。
2. 【請求項２】 前記請求項１記載の固体撮像素子の画素
   の動作方法であって、 前記第２導電型のゲートに印加する電圧の印加量を調節
   することにより、前記第２導電型の受光部より正孔のあ
   ふれだしを制御することを特徴とする固体撮像素子の画
   素の動作方法。
3. 【請求項３】 第１導電型の半導体基板上に第１導電型
   の導電層を形成する第１の工程と、 前記第１導電型の導電層を複数に区分する素子分離領域
   を形成する第２の工程と、 前記素子分離領域で区分された各第１導電型の導電層の
   側周側上層に第２導電型のゲートを形成し、かつ当該第
   ２導電型のゲートの下方における当該第１導電型の導電
   層に、前記第１導電型の半導体基板に接続する第２導電
   型の受光部を形成するとともに、前記各第２導電型のゲ
   ートの内側における前記第１導電型の導電層に第１導電
   型のソース領域を形成する第３の工程とを行うことを特
   徴とする固体撮像素子の画素の製造方法。
4. 【請求項４】 第１導電型の半導体基板上に第１導電型
   の導電層を形成する第１の工程と、 前記第１導電型の導電層と前記第１導電型の半導体基板
   の上層とを複数に区分する素子分離領域を形成するとと
   もに当該第１導電型の導電層上に絶縁膜を形成する第２
   の工程と、 前記絶縁膜上に第１の平坦化膜を介して第１の貼り合わ
   せ基板を貼り合わせる第３の工程と、 前記素子分離領域が表出するまで前記第１導電型の半導
   体基板の下面側を除去する第４の工程と、 前記素子分離領域で区分された各第１導電型の導電層の
   側周側上層に第２導電型のゲートを形成し、かつ当該第
   １導電型のゲートの下方における当該第１導電型の導電
   層に、前記第１導電型の半導体基板に接続する第２導電
   型の受光部を形成するとともに、前記各第２導電型のゲ
   ートの内側における前記第１導電型の導電層に第１導電
   型のソース領域を形成する第５の工程と、 前記各第２導電型のゲートに接続する水平選択線と前記
   各第１導電型のソース領域とに接続する垂直信号線とを
   形成した後、当該水平選択線を形成した側に、第２の平
   坦化膜を介して第２の貼り合わせ基板を貼り合わせる第
   ６の工程と、 前記第１の貼り合わせ基板と前記第１の平坦化膜とを除
   去する第７の工程とを行うことを特徴とする固体撮像素
   子の画素の製造方法。