JPH0669206A - Formation method for wiring of semiconductor element - Google Patents
Formation method for wiring of semiconductor elementInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体素子の配線形成
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring forming method for a semiconductor device.
【０００２】[0002]
【従来の技術】従来、かかる半導体素子の配線構造とし
ては以下に記載されるようなものがあった。図４はかか
る従来の半導体素子の配線構造を示す断面図である。こ
の図に示すように、まず、拡散層を有するＩＣ基板１上
に絶縁膜（例えば、ＢＰＳＧ膜）２をＣＶＤ法にて形成
する。2. Description of the Related Art Heretofore, there have been the following wiring structures for such semiconductor elements. FIG. 4 is a sectional view showing the wiring structure of such a conventional semiconductor device. As shown in this figure, first, an insulating film (for example, a BPSG film) 2 is formed on an IC substrate 1 having a diffusion layer by a CVD method.
【０００３】次に、配線となるＡｌ−Ｓｉ系合金膜をス
パッタ法により形成した後、パターニングを行い、配線
３をホトリソ・エッチングで形成する。その後、シンタ
を行い、パッシベーション膜（例えば、ＳｉＮ膜）４を
ＣＶＤ法により形成する。これによって、半導体素子が
完成する。しかしながら、集積度が増加するにつれて配
線幅、配線間隔が狭くなり、様々な問題が生じてきてい
る。数例を挙げると、エレクトロマイグレーション、ス
トレスマイグレーションによる断線及びＡｌの欠損、ヒ
ロック形成による層内、層間ショート等である。Next, after forming an Al--Si alloy film to be wiring by sputtering, patterning is performed and wiring 3 is formed by photolithography etching. After that, sintering is performed to form a passivation film (for example, SiN film) 4 by a CVD method. This completes the semiconductor device. However, as the degree of integration increases, the wiring width and the wiring interval become narrower, causing various problems. A few examples are electromigration, disconnection due to stress migration and loss of Al, in-layer due to hillock formation, interlayer short-circuit, and the like.
【０００４】これらの問題に対して、Ａｌ中に不純物を
添加することにより、Ａｌの膜質を改善する方法が一般
的に行われている。その元素とは、Ｃｕ，Ｔｉ，Ｐｄ，
Ｈｆ，Ｂ，Ｎ，Ｏ，…等、様々であるが、特に代表的で
あるのがＣｕである。その例を示すと以下のようであ
る。なお、図は省略する。前述と同様に、ＩＣ基板上に
絶縁膜を形成した後、Ａｌ−Ｓｉ−Ｃｕのターゲットを
用いてスパッタ法により、Ａｌ−Ｓｉ−Ｃｕ膜を推積
し、ホトリソ・エッチングにより、パターニングを行
い、シンタ後、パッシベーション膜を形成して完成とな
る。To solve these problems, a method of improving the film quality of Al by adding impurities to Al is generally used. The elements are Cu, Ti, Pd,
Although Hf, B, N, O, ... Are various, Cu is particularly representative. The example is as follows. The figure is omitted. Similarly to the above, after forming an insulating film on an IC substrate, an Al-Si-Cu film is deposited by a sputtering method using an Al-Si-Cu target, and patterning is performed by photolitho etching. After sintering, a passivation film is formed to complete the process.
【０００５】これにより、ヒロックの生成し難い信頼性
の高いＡｌ配線を有する半導体素子が得られる。As a result, it is possible to obtain a semiconductor element having highly reliable Al wiring in which hillocks are not easily generated.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体素子の配線形成方法の場合、添加した不
純物がＡｌの粒界に析出するため、シンタによるＡｌ粒
怪の成長がしにくい。そのため、グレインサイズが小さ
くなり、エレクトロマイグレーション特性が劣化する等
の問題点があった。However, in the above-described conventional method for forming a wiring of a semiconductor element, since the added impurities are deposited on the grain boundaries of Al, it is difficult to grow Al grain defects due to sintering. Therefore, there is a problem that the grain size becomes small and the electromigration characteristics deteriorate.
【０００７】本発明は、以上述べたＡｌ−Ｓｉ系合金に
不純物を添加することにより、Ａｌのグレインサイズが
小さくなり、エレクトロマイグレーション耐性を劣化さ
せてしまうという問題点を除去するため、不純物を添加
したＡｌ−Ｓｉ系合金膜を覆うＴｉＮ膜を形成し、アニ
ールすることにより、Ａｌのグレインサイズを増大さ
せ、エレクトロマイグレーションの向上を図り、ヒロッ
クの発生を抑制することができる信頼性の高い半導体素
子の配線形成方法を提供することを目的とする。In the present invention, impurities are added in order to eliminate the problems that the grain size of Al is reduced and the electromigration resistance is deteriorated by adding impurities to the Al-Si alloy described above. A highly reliable semiconductor element capable of increasing the grain size of Al, improving electromigration, and suppressing the occurrence of hillocks by forming a TiN film covering the Al-Si alloy film described above and annealing it. It is an object of the present invention to provide a wiring forming method.
【０００８】[0008]
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体素子の配線形成方法において、配
線層となる不純物を添加したＡｌ−Ｓｉ系合金膜を形成
し、該合金膜をパターニングして、配線を形成し、該配
線をＴｉＮ膜で覆ってアニールを行い、Ａｌグレインサ
イズの大きい電極を形成するようにしたものである。In order to achieve the above-mentioned object, the present invention provides a method for forming a wiring of a semiconductor device, wherein an Al-Si alloy film to which an impurity to be a wiring layer is added is formed, and the alloy film is formed. Is patterned to form a wiring, and the wiring is covered with a TiN film and annealed to form an electrode having a large Al grain size.
【０００９】[0009]
【作用】本発明によれば、半導体素子の配線形成方法に
おいて、不純物を添加したＡｌ−Ｓｉ系合金膜を形成
し、パターニングを行った後、ＴｉＮ膜を形成し、シン
タ後、グレインサイズを増大させた配線を形成する。し
たがって、配線パターンのＡｌのグレインサイズが増大
するため、エレクトロマイグレーションが向上するとと
もに、配線パターンの全面をＴｉＮで覆ってアニールす
るようにしたので、ヒロックの発生を抑制することがで
きる。According to the present invention, in the method of forming a wiring of a semiconductor element, an Al-Si alloy film having impurities added is formed, patterned, and then a TiN film is formed, and after sintering, the grain size is increased. The formed wiring is formed. Therefore, since the grain size of Al in the wiring pattern is increased, electromigration is improved, and since the entire surface of the wiring pattern is covered with TiN and annealed, generation of hillocks can be suppressed.
【００１０】また、前記ＴｉＮ膜のストレスを圧縮性
で、かつ３×１０9 ｄｙｎ／ｃｍ2 以上にすると好適で
ある。更に、配線の側壁部にのみＴｉＮ膜を残すことに
より、配線の強度を高めることができる。Further, it is preferable that the stress of the TiN film is compressible and is 3 × 10 9 dyn / cm 2 or more. Furthermore, the strength of the wiring can be increased by leaving the TiN film only on the side wall of the wiring.
【００１１】[0011]
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体素子の配線形成工程断面図、図２は本発明の配線とし
てのＡｌグレインサイズを示す図である。まず、図１
（ａ）に示すように、ＩＣ基板１１上に層間絶縁膜１２
（例えば、ＢＰＳＧ膜）をＣＶＤ法により６０００Å形
成する。その後、その層間絶縁膜１２の平坦化のためフ
ロー熱処理を行う。熱処理はＮ2 雰囲気で９５０℃、１
５分行う。平坦になった後、配線層となる不純物を添加
したＡｌ−Ｓｉ系合金膜（例えばＡｌ−Ｓｉ−Ｃｕ膜）
をスパッタ法により、５０００Å形成し、ホトリソ・エ
ッチングにて、パターニングを行い、Ａｌ−Ｓｉ−Ｃｕ
膜からなる配線１３を形成する。Embodiments of the present invention will be described in detail below with reference to the drawings. 1 is a sectional view of a wiring forming process of a semiconductor device showing an embodiment of the present invention, and FIG. 2 is a diagram showing an Al grain size as a wiring of the present invention. First, Fig. 1
As shown in (a), the interlayer insulating film 12 is formed on the IC substrate 11.
(For example, a BPSG film) is formed by a CVD method at 6000Å. After that, a flow heat treatment is performed to flatten the interlayer insulating film 12. Heat treatment at 950 ° C. in N 2 atmosphere, 1
Do 5 minutes. After flattening, an Al-Si alloy film (for example, Al-Si-Cu film) added with impurities to form a wiring layer
Was sputtered to form 5000 Å and patterned by photolitho etching, and Al-Si-Cu
The wiring 13 made of a film is formed.
【００１２】その後、図１（ｂ）に示すように、ＴｉＮ
膜１４を、Ｎ2 による反応性でＮ2４０〜１００％，２
〜１４ｍＴｏｒｒ，１〜５ｋｗ，ＲＴ〜２００℃条件の
スパッタ法により、１０００Å形成し、水素雰囲気中で
４００℃、３０分のアニールを行うことにより、Ａｌの
グレインサイズが増大した配線１５が形成される。ここ
で、図５に示すように、Ａｌ−Ｓｉ−Ｃｕ膜のみの場合
のアニールによるＡｌのグレインサイズは比較的小さい
が、本発明のように、Ａｌ−Ｓｉ−Ｃｕ膜をＴｉＮ膜で
覆って、アニールを行った場合には、図２に示すよう
に、Ａｌのグレインサイズが大きな配線が形成される。Then, as shown in FIG. 1 (b), TiN
The film 14, N 2 40~100% by reactivity by N 2, 2
˜14 mTorr, 1 to 5 kw, RT to 200 ° C. by sputtering method to form 1000 Å and anneal in hydrogen atmosphere at 400 ° C. for 30 minutes to form wiring 15 with increased Al grain size. . Here, as shown in FIG. 5, although the grain size of Al by annealing in the case of only the Al—Si—Cu film is relatively small, the Al—Si—Cu film is covered with the TiN film as in the present invention. When annealing is performed, as shown in FIG. 2, a wiring having a large grain size of Al is formed.
【００１３】その後、図１（ｃ）に示すように、異方性
エッチングにて、ＴｉＮ膜１４を配線１５の側壁部のみ
残して除去する。そして、ＣＶＤ法により、パッシベー
ション膜１６を形成することにより、Ａｌグレインサイ
ズの大きな、エレクトロマイグレーションの向上し、し
かも、サイドヒロックの全く発生しない半導体素子の配
線１５が完成する。Thereafter, as shown in FIG. 1C, the TiN film 14 is removed by anisotropic etching, leaving only the side wall of the wiring 15. Then, by forming the passivation film 16 by the CVD method, the wiring 15 of the semiconductor element having a large Al grain size, improved electromigration, and free from side hillocks is completed.
【００１４】また、図３はＴｉＮによるＡｌグレインサ
ンズの拡大特性を示す図であり、横軸にＴｉＮ膜のスト
レス（内部応力）（１×１０9 ｄｙｎ／ｃｍ2 ）を示
し、０を境にして右側が圧縮性内部応力、左側が引張性
内部応力を示している。縦軸はＡｌグレインサイズ（μ
ｍ）を示している。○はＴｉＮ膜無の場合、●はＴｉＮ
膜によって被覆された場合を示している。FIG. 3 is a diagram showing the expansion characteristics of Al grain sands due to TiN, in which the abscissa shows the stress (internal stress) of the TiN film (1 × 10 9 dyn / cm 2 ), with 0 as the boundary. The right side shows compressive internal stress and the left side shows tensile internal stress. The vertical axis is Al grain size (μ
m) is shown. ○ indicates no TiN film, ● indicates TiN
The case covered by a membrane is shown.
【００１５】また、図３に示すように、ＴｉＮ膜のスト
レスを圧縮性の３×１０9 ｄｙｎ／ｃｍ2 以上にするこ
とにより、Ａｌのグレインサイズは更に大きくなること
がわかる。なお、前記配線の不純物はＣｕの他にＴｉ，
Ｐｄ，Ｈｆ，Ｂ，Ｚｒ，Ｏ，Ｎのうちの１つもしくは２
つ以上を含むようにしてもよい。Further, as shown in FIG. 3, it can be seen that the grain size of Al is further increased by setting the stress of the TiN film to 3 × 10 9 dyn / cm 2 or more of compressibility. The impurities of the wiring are not only Cu but also Ti,
One or two of Pd, Hf, B, Zr, O, N
One or more may be included.
【００１６】更に、上記実施例では、第１配線層１５の
みを示したが、第１配線層１５のみならず、多層配線の
２層以上の配線層にも適用できる。また、上記実施例で
は、側壁部にＴｉＮ膜１４を残したが、ＴｉＮ膜１４を
全面除去して、Ａｌ−Ｓｉ−Ｃｕ膜のみを残すようにし
てもよい。なお、本発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づいて種々の変形が可能で
あり、これらを本発明の範囲から排除するものではな
い。Further, in the above embodiment, only the first wiring layer 15 is shown, but the present invention can be applied not only to the first wiring layer 15 but also to two or more wiring layers of multi-layer wiring. Further, although the TiN film 14 is left on the side wall portion in the above-mentioned embodiment, the TiN film 14 may be entirely removed to leave only the Al—Si—Cu film. The present invention is not limited to the above-mentioned embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
【００１７】[0017]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、不純物を添加したＡｌ−Ｓｉ系合金膜をパター
ニングして、Ａｌ−Ｓｉ系合金膜の配線を形成し、その
上に、ＴｉＮ膜を形成した状態でアニールを行うように
したので、配線パターンのＡｌのグレインサイズが増大
するため、エレクトロマイグレーションの向上を図るこ
とができる。As described above in detail, according to the present invention, the Al-Si based alloy film to which impurities are added is patterned to form the wiring of the Al-Si based alloy film, and the wiring is formed thereon. Since the annealing is performed with the TiN film formed, the grain size of Al in the wiring pattern increases, so that electromigration can be improved.
【００１８】また、配線パターンの全面をＴｉＮ膜で覆
ってアニールするようにしたので、ヒロックの発生を抑
制することができる。更に、ＴｉＮ膜を除去する時、全
面除去してもかまわないが、側壁部にＴｉＮ膜を残すこ
とにより、更なる配線の強化を図ることができる。Further, since the entire surface of the wiring pattern is covered with the TiN film and annealed, the generation of hillocks can be suppressed. Further, when the TiN film is removed, the entire surface may be removed, but by leaving the TiN film on the side wall portion, the wiring can be further strengthened.
【図１】本発明の実施例を示す半導体素子の配線形成工
程断面図である。FIG. 1 is a sectional view of a wiring forming process of a semiconductor device showing an embodiment of the present invention.
【図２】本発明の配線としてのＡｌグレインサイズを示
す図である。FIG. 2 is a diagram showing an Al grain size as a wiring of the present invention.
【図３】ＴｉＮによるＡｌグレインサンズの拡大特性を
示す図である。FIG. 3 is a diagram showing an expansion characteristic of Al grain sands by TiN.
【図４】従来の半導体素子の配線構造を示す断面図であ
る。FIG. 4 is a sectional view showing a wiring structure of a conventional semiconductor element.
【図５】従来のＡｌグレインサンズを示す図である。FIG. 5 is a diagram showing a conventional Al grain sands.
１１ ＩＣ基板 １２ 層間絶縁膜 １３ 配線 １４ ＴｉＮ膜 １５ Ａｌグレインサイズの大きな配線 １６ パッシベーション膜 11 IC Substrate 12 Interlayer Insulation Film 13 Wiring 14 TiN Film 15 Al Large Grain Size Wiring 16 Passivation Film
Claims (1)
−Ｓｉ系合金膜を形成し、 （ｂ）該合金膜をパターニングして、配線を形成し、 （ｃ）該配線をＴｉＮ膜で覆ってアニールを行い、 （ｄ）Ａｌグレインサイズの大きい電極を形成すること
を特徴とする半導体素子の配線形成方法。1. (a) Al doped with impurities to form a wiring layer
-Si alloy film is formed, (b) the alloy film is patterned to form wiring, (c) the wiring is covered with a TiN film and annealed, and (d) an electrode having a large Al grain size is formed. A method for forming a wiring of a semiconductor element, which comprises forming the wiring.
Priority Applications (1)
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|---|---|---|---|
| JP21920192A JP3233997B2 (en) | 1992-08-18 | 1992-08-18 | Semiconductor element wiring forming method |
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Publications (2)
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|---|---|---|---|---|
| JP6509300B1 (en) | 2017-10-25 | 2019-05-08 | 三菱電機株式会社 | Semiconductor device manufacturing method |
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- 1992-08-18 JP JP21920192A patent/JP3233997B2/en not_active Expired - Fee Related
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| JP3233997B2 (en) | 2001-12-04 |
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