JPH0668056A

JPH0668056A - 並列計算機システム

Info

Publication number: JPH0668056A
Application number: JP22123592A
Authority: JP
Inventors: Yuji Sato; 裕二佐藤; Mitsuo Asai; 光男浅井; Katsunari Shibata; 克成柴田; Takahiro Sakaguchi; 隆宏坂口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-08-20
Filing date: 1992-08-20
Publication date: 1994-03-11

Abstract

(57)【要約】【構成】複数のニューロチップ１１０からなるニューロ
チップアレイ１００，ニューロチップアレイ１００を制
御するマイクロコントローラ２００，マイクロコントロ
ーラ２００を制御するホストコンピュータ４００および
外部記憶装置３００からシステムは構成される。ニュー
ロチップアレイ１００はテスト用のマイクロ命令を分散
記憶し、ＮＯＰ時を利用して通常動作用のマイクロ命令
２１０に替えてテスト用のマイクロ命令を選択実行可能
としている。【効果】システム外部からテストデータを入力するため
の時間は要素プロセッサ（ニューロン）数に依存せず不
要であり、また、オンライン（稼働）中のNOP状態を利
用してテストを実行しているために、故障を早期に検出
でき、かつテスト時間は見かけ上ユーザには見えず、オ
ンライン中の自己修復も可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、並列計算機システムに
係り、特に複数のプロセッサ（ニューロン）から構成さ
れるニューロコンピュータに関する。

【０００２】

【従来の技術】現在ニューロコンピュータの一般化され
たテスト方式はない。ニューロコンピュータを並列プロ
セッサの一種と考えた場合、並列プロセッサをテストす
る方法としては、テスタを用いた故障解析が一般的であ
る。しかし、テスタは高価であり、表面実装部品などテ
スト・プローブが立てにくいＩＣが存在するなどの問題
がある。この対策として、バウンダリ・スキャンの適用
が考えられる。バウンダリ・スキャンはＪＴＡＧ(Joint
Test Action Group）が提案したプリント回路基盤のテ
スト容易化手法の標準規格である。

【０００３】図９に日経エレクトロニクス誌，１９８
９.１２.１１(ｎｏ.４８８），第316頁に記載されてい
る例を示す。同図において、７００はボード、５１０−
１〜５１０−４はＬＳＩ，６１０−１〜６１０−５はＬ
ＳＩ間の配線である。５１５はテストのために付加した
シフトレジスタ、６１１はテストデータを入力するため
のスキャン・イン、６１３−１〜６１３−３はテストデ
ータを通すためのスキャン・パス、６１２はテストデー
タを出力するためのスキャン・アウトである。バウンダ
リ・スキャンでは、ＬＳＩ５１０−１〜５１０−４の全
ての入出力セルにテスト用回路（シフトレジスタ５１
５）を付加する。これらのＬＳＩ５１０−１〜５１０−
４を直列につなぎ、テストデータの通り道（スキャン・
パス６１３−１〜６１３−３）を作る。エッジのコネク
タ（スキャン・イン６１１，スキャン・アウト６１２）
からＬＳＩ５１０−１〜５１０−４をアクセスする。ス
キャン・イン６１１からのテストデータの入力およびス
キャン・アウト６１２からのテストデータの出力はいず
れもシリアルに行われる。

【０００４】

【発明が解決しようとする課題】従来技術では、（スキ
ャン・インからの）テストデータの入力はシリアルであ
る。従って、従来技術をニューロコンピュータに適用し
た場合、ニューロン数（要素プロセッサの数）が増加す
るのに比例して、テストデータ入力のための時間が増大
する問題がある。

【０００５】一方、ニューロコンピュータの代表的な応
用分野が銀行における為替予測や証券会社における株価
予測であることを考えると、オンライン（通常動作）状
態での故障検出は重要な課題である。上記従来技術で
は、オンライン（通常動作）状態での故障検出には対応
できない。また、ニューロコンピュータのオンラインテ
ストに関する技術は報告されていない。

【０００６】本発明の第１の目的は、テストデータ入力
のための時間がニューロン数（要素プロセッサの数）に
依存しないニューロコンピュータのテスト方法およびテ
ストのための要素プロセッサの構成を提供することであ
る。また、本発明の第２の目的は、ニューロコンピュー
タの特徴を活かした、オンライン（通常動作）状態での
故障検出方法を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、システム外部からのテストデータ入力を必要としな
い、ニューロコンピュータの特徴を活かしたオンライン
（通常動作）状態での自己テスト方式を提案する。すな
わち、ニューロコンピュータでは必ずしも全ニューロン
が常に動作しないことに着目し、無操作（ＮＯＰ；No O
peration）状態のニューロン（プロセッサ）を利用して
ニューロン（プロセッサ）のテストを行なう以下の方式
を提案する。

【０００８】(1）各ニューロン（プロセッサ）に自己テ
スト機能、例えば、各ニューロンに演算機能テスト用の
マイクロ命令，テストデータ（もしくは、テストパター
ン（例えば、擬似ランダムパターン）生成手段），演算
実行後の期待値および演算結果と期待値との比較手段を
持たせる。

【０００９】(2）マイクロ命令をニューロ演算制御用の
命令と制御記憶装置の次アドレス制御用の命令に分け、
次アドレス制御用の命令実行時（本来、各ニューロンは
NOP状態）に演算器群をテストする命令を実行する手段
と各ニューロン（プロセッサ）内には、テストデータ，
演算実行後の期待値および演算結果と期待値との比較手
段を持たせる。

【００１０】

【作用】本発明では、 (1）各ニューロン（プロセッサ）に自己テスト機能を持
たせる。例えば、各ニューロンに演算機能テスト用のマ
イクロ命令，テストデータ（もしくは、テストパターン
（例えば、擬似ランダムパターン）生成手段），演算実
行後の期待値および演算結果と期待値との比較手段を持
つ。従って、システム内の全ニューロン（プロセッサ）
を必要としない処理の場合、本来ＮＯＰ状態のニューロ
ン（プロセッサ）においてテスト用の命令を実行し期待
値と比較することにより、ニューロンの演算機能のテス
トが可能である。本テスト法は、予めテストデータを各
ニューロン（プロセッサ）に分散して記憶しているた
め、システム外部からテストデータを入力する時間は不
要である。ニューロコンピュータを構成するＬＳＩに、
テストデータを入力するためのピンも不要である。ま
た、オンライン（通常動作）中にテストを実行している
ため、故障を早期に検出できる。

【００１１】(2）マイクロ命令をニューロ演算制御用の
命令と制御記憶装置の次アドレス制御用の命令に分け、
次アドレス制御用の命令実行時に演算器群をテストする
命令を実行する手段を持つ。また、各ニューロン（プロ
セッサ）内には、テストデータ，演算実行後の期待値お
よび演算結果と期待値との比較手段を持つ。従って、次
アドレス制御用の命令実行時には、本来、ＮＯＰ状態の
ニューロン（プロセッサ）でテスト用の命令を実行し期
待値と比較することにより、ニューロンの演算機能のテ
ストが可能である。本テスト法は、予めテストデータを
各ニューロン（プロセッサ）に分散して記憶しているた
め、システム外部からテストデータを入力する時間は不
要である。ニューロコンピュータを構成するLSI に、テ
ストデータを入力するためのピンも不要である。また、
オンライン（通常動作）中にニューロンの演算機能のテ
ストを行なうことが可能である。

【００１２】この実現手段は、基本的にはＮＯＰ状態の
プロセッサ（ニューロン）を検査対象とする。ただし、
アプリケーションあるいはタスク（処理）により割り当
てられるプロセッサ（ニューロン）が不特定（ランダ
ム）であることを考慮すると、サンプルテストを実行し
ていることになる。また、長期的には全システムを検査
対象とみなすことができる。この手法はオフラインテス
トに用いることも可能である。

【００１３】

【実施例】図１は、本発明の一実施例を示すためのニュ
ーロコンピュータのシステムブロック図である。図１に
おいて、１００はニューロチップアレイ、１１０はニュ
ーロチップアレイを構成するニューロチップである。ニ
ューロチップは１個以上の要素プロセッサ（以下ＰＥと
称す）から構成され、各ＰＥは１個以上のニューロン
（回路）を論理的に実現可能な構成となっている。ニュ
ーロチップアレイ100は、例えば、複数のボードもしく
はＷＳＩ(Wafer Scale Integration）により物理的に実
現される。２００はニューロチップアレイを制御するマ
イクロコントローラ、３００はニューロ演算に必要なデ
ータ（例えば、入力データ，教師信号（出力期待値），
学習実行回数等のパラメータ情報）を格納する外部記憶
装置、４００はマイクロコントローラ２００を制御する
ホストコンピュータである。

【００１４】ホストコンピュータ４００は、例えば、制
御信号４１０によりマイクロコントローラ２００の動作
開始・終了を指示する。また、マイクロコントローラ２
００を介して、信号線４２０により外部記憶装置３００
またはニューロチップアレイ１００との間でデータの送
受信を行なう。

【００１５】マイクロコントローラ２００は、マイクロ
命令２１０により、ニューロチップアレイ１００の制御
（例えば演算機能の指定）を行なう。対象となるニュー
ロンチップおよびＰＥ（ニューロン）の指定はチップセ
レクト信号ＣＳおよびニューロンセレクト信号ＮＳ２２
０で行なう（図１では、ニューロンセレクト信号ＮＳの
一部分（例えば上位数ビット）をチップセレクト信号Ｃ
Ｓとして用いることを仮定しているためにＣＳとＮＳを
同一信号線２２０で表している。別信号として実現する
ことも可能である。）。外部記憶装置への読み／書きの
為のアドレス情報はアドレス信号２４０により行なう。

【００１６】マイクロコントローラ２００とニューロチ
ップアレイ１００との間のデータの送受信はＤｉｎ／Ｄ
ｏｕｔ信号２３０により行なう。また、マイクロコント
ローラ２００は、ニューロチップアレイ１００からの故
障検出信号１９１により、ホストコンピュータ４００に
故障対策指示信号２５０を出力する。ホストコンピュー
タ４００は故障対策指示信号２５０に従い、例えば故障
発生状況を表示する。あるいは、故障ユニット（例えば
ＰＥ）を避けたタスク（処理）の再割当てを行なう。

【００１７】図２は、図１に示したニューロチップ１１
０の一例を示すブロック図である。図２に示すニューロ
チップ１１０は、複数（図２では２個）の要素ＰＥ１２
０，分散制御記憶１４０，テストデータ記憶装置１５０
およびチップ内故障フラグレジスタＦＲＣ１８０により
構成されている。

【００１８】図２の特徴は、テスト用のマイクロ命令を
通常動作用のマイクロ命令２１０（マイクロコントロー
ラ２００から入力）とは独立に各ニューロチップ１１０
ごとに分散配置し、かつ、通常動作用のマイクロ命令２
１０とテスト用の命令を選択実行可能な点にある。分散
制御記憶１４０およびテストデータ記憶装置１５０は、
いずれも書替え可能なメモリ（例えば、ＲＡＭ，ＥＰＲ
ＯＭ，レジスタ等）で構成され、アプリケーションある
いはタスク（処理）により書替え可能である。図２にお
いて、要素ＰＥ１２０は、演算器群１３０，入力バッフ
ァ１２１，出力バッファ１２２，制御信号決定論理１６
０およびニューロン間の結合強度である重み値を格納す
る重み値記憶装置１２０により構成されている。演算器
群130は、シフタ機能付き算術論理演算ユニット１３
１，乗算器１３２，レジスタ群１３３，フラグレジスタ
１３４，ＰＥ内故障フラグレジスタＦＲ１３５により構
成される。

【００１９】図２を用いて動作の概略を説明する。例え
ば、ＣＳ２２０が１（通常動作）のとき、制御信号決定
論理１６０はマイクロコントローラ２００から入力した
マイクロ命令２１０を演算器群１３０を制御するための
命令１６１として出力する。演算器群１３０は、制御信
号１６１に従い、例えば、Ｄｉｎ２３０−１から入力バ
ッファ１２１を介して入力される他要素ＰＥ（ニューロ
ン）からの入力データと重み値記憶装置１７０から信号
線１７１を介して入力される重み値データからニューロ
ンの内部状態を計算する。あるいは、重み値の更新処理
等を行なう。他ＰＥ（ニューロン）へのデータの出力は
出力バッファ１２２を介してＤｏｕｔ２３０−２を用い
て行なう。一方、ＣＳ２２０が０（チップは非選択）の
とき（あるいはＣＳ２２０が１かつフラグレジスタから
の入力１６２が特定の値（例えば１）のとき）、制御信
号決定論理１６０は分散制御記憶１４０から信号線１４
１を介して入力したテスト用のマイクロ命令を演算器群
１３０を制御するための命令１６１として出力する。演
算器群１３０は、制御信号１６１に従い、例えば、テス
トデータ記憶装置１５０から信号線１５１を介してテス
トデータを入力し、各演算器群の機能テストを行なう。
演算結果の期待値は予め、例えばＲＥＧ133の一部（ア
ドレス固定）に格納しておく。テストの結果故障が検出
されない場合、ＦＲ１３５は初期値（例えば０）を保持
する。故障が検出された場合、FR135は値を更新（例え
ば１にセット）する。また、重み値記憶装置１７０内の
重み値の値を０に設定する。すなわち、故障発生ＰＥ
（ニューロン）をシステムから分離する。各ＰＥ内故障
フラグレジスタＦＲ１３５の値はＯＲ論理をとり、チッ
プ内故障フラグレジスタＦＲＣ１８０にセットされる。

【００２０】図３は、故障検出信号１９１の説明図であ
る。図３において各ニューロチップ内のＦＲＣ１８０の
値は、信号線１８１を介してＯＲ論理をとり、ニューロ
チップアレイ内故障フラグレジスタＦＲＡ１９０にセッ
トされる。ＦＲＡ１９０の値は故障検出信号１９１とし
てマイクロコントローラ２００に伝達される。マイクロ
コントローラ２００は、故障検出信号１９１により故障
発生を検知すると、故障フラグレジスタをＦＲＡ−＞Ｆ
ＲＣ−＞ＦＲと階層的に検索し、故障ユニット（ボー
ド，チップまたはＰＥ（ニューロン））を断定する。こ
こで、ＦＲＡ190,ＦＲＣ１８０，ＦＲ１３５の値は、い
ずれもホストコンピュータ４００から、マイクロコント
ローラ２００を介して読み出し可能な構成とする。ま
た、ホストコンピュータ４００に対して、故障対策指示
２５０を与える。ホストコンピュータ４００は、故障対
策指示２５０の値により、例えばューザに対して故障発
生通知および故障発生個所の表示を行なう。あるいは、
故障ユニット（ボード，チップまたはＰＥ）情報をコン
パイラに与え、故障ユニットにタスク（処理）が割り当
てられないようにする。

【００２１】実施例では分散制御記憶１４０およびテス
トデータ記憶装置１５０をチップ単位に設定したが、要
素ＰＥ（ニューロン）単位とすることも可能である。こ
の場合、テスト命令を実行するのは“ニューロン選択信
号ＮＳ２２０が０（ニューロンが非選択）”あるいは
“ＮＳ２２０が１かつフラグレジスタＦＬＧ１３４の値
が１（ＮＯＰ指示）”の場合である。

【００２２】ＮＯＰ状態を利用したニューロン単位のテ
ストの場合、必ずしもテスト時間（ＮＯＰ維持期間）が
十分とは限らないことが考えられる。対策案を図４に示
す。図４では、分散制御記憶１４０に格納する命令を
“ＡＬＵテスト命令”，“乗算器テスト命令”，“ＲＥ
ＧＲ／Ｗテスト命令”等の短時間で実行可能な細かい
モジュール単位に分け、ＦＬＧ１３４の値（ＦＬＧは数
ビット準備）に従いセレクタ１３４により実行するテス
ト命令モジュールを選択する構成を示している。

【００２３】この実施例では、テストデータを予めニュ
ーロチップ内もしくはＰＥ（ニューロン）内にテストデ
ータ記憶装置１５０として持つと仮定した。テストデー
タ記憶量が問題（大規模）となる場合は、図５に示すよ
うにテストパターン生成手段をニューロチップ内（もし
くはＰＥ内）に持つことも考えられる。

【００２４】図５において、図２との違いはテストデー
タ記憶装置１５０が擬似ランダム２進シーケンスカウン
タＰＲＢＳ１５５に置き替わった点にある。（説明に不
要な要素は省略している）図６に擬似ランダム２進シー
ケンスカウンタＰＲＢＳ１５５の一例を示す。図６にお
いて、ＰＲＢＳ１５５は４個のエッジトリガー方式Ｄ型
フリップフロップ１５６−１〜１５６−４および排他的
ＮＯＲを帰還接続に用いた構成になっている。一般にＮ
段のシフトレジスタを用いた場合（２のｎ乗−１）の内
部状態を持ち、全てが１という状態以外から出発したと
きに、（２のｎ乗−１）の状態をめぐって出発点の状態
に戻ってくる。

【００２５】この実施例では、テスト用の命令を通常動
作用のマイクロ命令とは独立に各チップまたは各ＰＥに
分散配置する例を示した。通常の命令とテスト用の命令
を同一制御記憶内に持つことも考えられる。

【００２６】以下の実施例では、マイクロ命令をニュー
ロ演算制御用の命令と制御記憶装置の次アドレス制御用
の命令に分け、次アドレス制御用の命令実行時（本来ニ
ューロンはＮＯＰ状態）に各ニューロンの演算器群をテ
ストする例を示す。

【００２７】図７は演算制御用命令および次アドレス制
御用命令を説明するためのマイクロアセンブラ（ニモニ
ック）の一例である。また、図８は図７に示した次アド
レス制御用命令内のテスト機能指定フィールドの一例で
ある。以下、記述ルールを簡単に説明する。

【００２８】(1）一般ルール各フィールド間には、１個以上のスペースを挿入する。
ラベルを省略する場合、行の先頭はスペースとする。１
語（ワード）の終了はセミコロン（；）で表す。１語を
数行に分けて記述してもよい。

【００２９】(2）各フィールドの記述ルールラベル指定フィールド１１：ＬＢＬ行の先頭から記述する。省略可。ただし、省略する場合
は行の先頭はスペースとする。

【００３０】マイクロ制御指定フィールド１２：Ｓ
Ｃニューロンの制御を行なう演算制御命令か、制御記憶装
置の次アドレス制御を行なう次アドレス制御命令かの指
定を行なう。ＳＣ(０)：演算制御命令を表す。ＳＣ(１)：次アドレス制御命令を表す。

【００３１】ニューロン演算制御フィールド１３：
ＩＮＳＴニューロンの演算機能（乗算，加算），演算に必要なメ
モリの読み／書き、内部バスの入出力等の指定を行な
う。

【００３２】ブロードキャスト指定フィールド１
４：ＢＣＳＴブロードキャストに関する制御を行なう。＃１＝△ ：ブロードキャストは行なわない。ＩＮ：入力信号をブロードキャストする。ＴＥＡ：教師信号をブロードキャストする。ＮＥＵ：ニューロンの値をブロードキャストする。ＣＮＴ：定数をブロードキャストする。

【００３３】ジャンプ命令指定フィールド１５：Ｊ
ＵＭＰ制御記憶装置の次アドレスに関する制御を行なう。＃２＝ＧＯ［μＪＡＡ］：μＪＡＡで指定されたアド
レスに無条件ジャンプする。ＳＵＢ［μＪＡＡ］：μＪＡＡで指定されたアドレスに
サブルーチンジャンプ。ＳＵＢＲＴＮ：サブルーチンリターンを示す。ＬＯＯＰ［ＬＣＡ］：ＬＣＡで指定された回数だけ、Ｌ
ＯＯＰＲＴＮまでを繰り返す。ＬＯＯＰＲＴＮ：ループエンドを示す。テスト機能指定フィールド１６：ＴＥＳＴ次アドレス制御命令実行時に行なう、オンラインテスト
用の命令を指定する。例えば、テスト対象として、各ニ
ューロンの内部の演算機能，内部バスおよび記憶装置
（レジスタ，メモリ）の出力線の縮退故障である。

【００３４】テスト命令フィールド２１：ＴＩＮＳ
Ｔテスト用の命令（例えば、ＡＬＵのＡＤＤ命令）を指定
する。

【００３５】乗算器入出力指定フィールド２２：ＭＵＬ＃３＝乗算器の右入力指定＃４＝乗算器の左入力指定ＡＬＵ入出力指定フィールド２３：ＡＬＵ＃５＝ＡＬＵの右入力指定＃６＝ＡＬＵの左入力指定 (a）シフタ入出力指定フィールド２４：ＳＦＴ＃７＝シフタの右入力指定＃８＝シフタの左入力指定 (b）出力先指定フィールド２５：ＯＵＴ＃９＝テスト結果の出力先（例えばレジスタ、出力バッ
ファ）を指定する。

【００３６】このようにマイクロ命令を、ニューロ演算
制御用の第１の命令と制御記憶装置の次アドレス制御用
の第２の命令に分ければ、第２の命令実行時（本来ニュ
ーロンはＮＯＰ状態）に各ニューロンの演算器群をテス
トすることが可能である。

【００３７】これらの実施例は、いずれもオフラインテ
ストに流用することも可能である。また、汎用の並列計
算機（特に、ＳＩＭＤ型アーキテクチャ）のテストに用
いることも可能である。

【００３８】

【発明の効果】本発明によれば、テストデータ入力のた
めの時間は要素プロセッサ（ニューロン）数に依存せず
不要である。また、オンライン（稼働）中にテストを実
行しているために、故障を早期に検出できる。ＮＯＰ時
を利用しているためテスト時間は見かけ上ユーザには見
えない。オンライン中の自己修復も可能である。

【図面の簡単な説明】

【図１】ニューロコンピュータのシステムブロック図。

【図２】ニューロチップのブロック図。

【図３】故障検出信号の説明図。

【図４】分散制御記憶装置の使用例のブロック図。

【図５】テストパターン生成装置を持ったニューロチッ
プのブロック図。

【図６】テストパターン生成装置の一例のブロック図。

【図７】マイクロアセンブラ言語（ニモニック）例の説
明図。

【図８】テスト機能指定フィールドの一例の説明図。

【図９】従来例（バウンダリ・スキャン）のブロック
図。

【符号の説明】

１００…ニューロチップアレイ、１１０…ニューロチッ
プ、２００…マイクロコントローラ、２１０…マイクロ
命令、１９１…故障検出信号、１４０…分散制御記憶、
１５０…テストデータ記憶装置、１５５…テストパター
ン生成装置、１６０…制御信号決定論理。

───────────────────────────────────────────────────── フロントページの続き (72)発明者坂口隆宏東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサを含むアレイおよび前記
アレイを制御するコントローラを含む並列計算機システ
ムにおいて、稼動中に、無操作（ＮＯＰ；No OPeratio
n）状態のプロセッサをテストする手段を設けたことを
特徴とする並列計算機システム。
【請求項２】請求項１において、前記ＮＯＰ状態のプロ
セッサをテストする手段は、テスト用の命令をプロセッ
サアレイ内に分散記憶し、ＮＯＰ状態を判断して通常の
命令に替えてテスト用の命令を選択実行する並列計算機
システム。
【請求項３】請求項１において、前記ＮＯＰ状態のプロ
セッサをテストする手段は、マイクロ命令を、プロセッ
サ演算制御用の第１の命令とそれ以外の第２の命令に分
け、前記第２の命令の実行時に、前記各プロセッサのテ
ストを実行する並列計算機システム。
【請求項４】請求項２または３において、前記テスト用
の命令実行に必要なテストデータは、予めプロセッサア
レイ内に分散記憶する並列計算機システム。
【請求項５】請求項２または３において、前記テスト用
の命令実行に必要なテストデータは、予めプロセッサア
レイ内にテストデータ生成手段を有することにより発生
する並列計算機システム。
【請求項６】請求項５において、前記テストデータ生成
手段は、擬似ランダム２進シーケンスカウンタである並
列計算機システム。
【請求項７】請求項２または３において、前記テストの
結果、故障有り／無しの情報を記憶する手段をボード，
チップ，プロセッサ単位にそれぞれ有し、階層的に検索
することにより故障ユニットを断定する手段を有する並
列計算機システム。
【請求項８】請求項１において、前記テストの結果故障
が検出された場合、故障ユニットをシステムから自動的
に分離する機能を有する並列計算機システム。
【請求項９】請求項８において、前記故障ユニットをシ
ステムから自動的に分離する手段は、プロセッサ間の結
合強度を記憶するメモリの値を書き替えることにより実
現する並列計算機システム。
【請求項１０】請求項１，２，３，４，５，６，７，８
または９において、前記並列計算機は、ニューロコンピ
ュータである並列計算機システム。