JPH0667880A - Branch history table control circuit - Google Patents
Branch history table control circuitInfo
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- JPH0667880A JPH0667880A JP21884892A JP21884892A JPH0667880A JP H0667880 A JPH0667880 A JP H0667880A JP 21884892 A JP21884892 A JP 21884892A JP 21884892 A JP21884892 A JP 21884892A JP H0667880 A JPH0667880 A JP H0667880A
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- hit
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は分岐ヒストリテーブル制
御回路に関し、特に分岐ヒストリテーブルの制御回路に
おける分岐ヒストリテーブルの書込み制御に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a branch history table control circuit, and more particularly to write control of a branch history table in a branch history table control circuit.
【０００２】[0002]
【従来の技術】分岐ヒストリテーブルは、ＵＳＰ７０９
４２６（特公昭５０−２２３８４号公報）の明細書に記
載されており、命令の処理の高速化（特に分岐命令の処
理の高速化）に効果があり、現在、各種のデータ処理装
置で使用されている。また、記憶できる分岐命令の数は
限られるため新しい分岐命令を記憶するためには古い分
岐命令をすてる必要がありＬＲＵ，ＦＩＦＯなどの手段
が用いられる。2. Description of the Related Art A branch history table is USP709.
No. 426 (Japanese Patent Publication No. 50-22384), it is effective in speeding up instruction processing (particularly speeding up branch instruction processing) and is currently used in various data processing devices. ing. Also, since the number of branch instructions that can be stored is limited, old branch instructions must be added to store new branch instructions, and means such as LRU and FIFO are used.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来の分岐ヒ
ストリテーブルの制御回路は、過去数回分の履歴によっ
て書替えを制御するが、ＬＲＵやＦＩＦＯの場合、最後
の動作に影響されてしまい、実際には、ほとんど使われ
ない分岐命令が残り、頻繁に使用する分岐命令が新しい
分岐命令に書替えられることが考えられる。The control circuit of the conventional branch history table described above controls rewriting according to the history of the past several times, but in the case of LRU or FIFO, it is affected by the last operation, and in practice, It is conceivable that branch instructions that are rarely used will remain, and frequently used branch instructions will be rewritten to new branch instructions.
【０００４】[0004]
【課題を解決するための手段】本発明の分岐ヒストリテ
ーブル制御回路は、分岐命令のアドレスと該分岐命令の
分岐先アドレスを対にして記憶する分岐ヒストリテーブ
ルを少なくとも２組有するデータ処理装置において、命
令取出しアドレスと前記分岐ヒストリテーブルのそれぞ
れの組の分岐命令アドレスを比較し、一致（ヒット），
不一致（ミス）を検出する第１の比較手段群と、第１の
比較手段群の検出結果に従って、そのヒット回数を前記
分岐ヒストリテーブルのそれぞれの組の分岐命令アドレ
スに対応して記憶する記憶手段と、分岐ヒストリテーブ
ルの内容を書替える際に前記記憶手段に記憶した各組対
応のヒット回数を比較し、ヒット回数の一番少ない組を
検出する第２の比較手段と、前記第２の比較手段によっ
て示される一番ヒット回数の少ない分岐ヒストリテーブ
ルの組に新しい分岐命令の命令アドレスと分岐先命令を
対にして記録する手段とから構成される。The branch history table control circuit of the present invention is a data processing device having at least two sets of branch history tables for storing a branch instruction address and a branch destination address of the branch instruction as a pair. The instruction fetch address is compared with the branch instruction address of each set of the branch history table, and a match (hit),
A first comparison means group for detecting a mismatch (miss) and a storage means for storing the number of hits corresponding to the branch instruction address of each set of the branch history table according to the detection result of the first comparison means group. And second comparison means for comparing the hit counts corresponding to each set stored in the storage means when rewriting the contents of the branch history table and detecting the set with the smallest hit count, and the second comparison means. The branch history table group having the smallest number of hits indicated by the means comprises means for recording the instruction address of a new branch instruction and the branch destination instruction in a pair.
【０００５】更に本発明の分岐ヒストリテーブル制御方
式は、分岐命令のアドレスと該分岐先アドレスを対にし
て記憶する分岐ヒストリテーブルを少なくとも２組有す
るデータ処理装置において、命令取出しアドレスと前記
分岐ヒストリテーブルのそれぞれの組の分岐命令アドレ
スを比較し、一致（ヒット），不一致（ミス）を検出す
る第１の比較手段群と、第１の比較手段群の検出結果に
従って、そのヒット回数を前記分岐ヒストリテーブルの
それぞれの組の分岐命令アドレスに対応して記憶する第
１の記憶手段と、第１の比較手段群の検出結果に従って
各組間のヒットの履歴を記憶する第２の記憶手段と、分
岐ヒストリテーブルの内容を書替える際に、前記第１の
記憶手段に記憶した各組対応のヒット回数のどれがある
回数を超えているかどうかを検出する検出手段と、前記
第１の記憶手段に記憶した各組対応のヒット回数を比較
し、ヒット回数の一番少ない組を検出する第２の比較手
段と、前記検出手段によりある回数以上ヒットしている
ことか検出された場合、第２の比較手段の検出結果に従
って一番ヒット回数の少ない分岐ヒストリテーブルの組
に、そうでない場合は前記第２の記憶手段の内容によっ
て決定される組に新しい分岐命令の命令アドレスと分岐
先アドレスを対にして記録する手段とから構成される。Further, according to the branch history table control method of the present invention, in the data processor having at least two sets of branch history tables for storing the address of the branch instruction and the branch destination address as a pair, the instruction fetch address and the branch history table. Of the branch instruction addresses of the respective sets, and a first comparison means group for detecting a match (hit) and a non-match (miss), and the number of hits is determined according to the detection result of the first comparison means group. First storage means for storing the branch instruction address of each set of the table; second storage means for storing the history of hits between the sets according to the detection result of the first comparison means group; When rewriting the contents of the history table, any of the hit counts corresponding to each set stored in the first storage means exceeds a certain count. Detecting means for detecting whether or not the number of hits corresponding to each set stored in the first storage means is compared, and a second comparing means for detecting a set having the smallest number of hits; and a certain number of times by the detecting means. When it is detected that a hit has occurred, the branch history table set having the smallest hit count is determined according to the detection result of the second comparison means, and otherwise, the content of the second storage means is determined. The set is composed of a unit for recording the instruction address of the new branch instruction and the branch destination address as a pair.
【０００６】更に又、本発明の分岐ヒストリテーブル制
御回路は、分岐命令のアドレスと該分岐先アドレスを対
にして記憶する分岐ヒストリテーブルを少なくとも２組
有するデータ処理装置において、命令取出しアドレスと
前記分岐ヒストリテーブルのそれぞれの組の分岐命令ア
ドレスを比較し、一致（ヒット），不一致（ミス）を検
出する第１の比較手段群と、第１の比較手段群の検出結
果に従って、そのヒット回数を前記分岐ヒストリテーブ
ルのそれぞれの組の分岐命令アドレスに対応して記憶す
る第１の記憶手段と第１の比較手段群の検出結果に従っ
て、各組間のヒットの履歴を記憶する第２の記憶手段２
と、分岐ヒストリテーブルの内容を書替える際に前記第
１の記憶手段に記憶された各組対応のヒット回数の最大
値と最小値の差がある回数を越えているかどうかを検出
する検出手段と、前記第１の記憶手段に記憶した各組対
応のヒット回数を比較し、ヒット回数の一番少ない組を
検出する第２の比較手段と、前記検出手段によりある回
数以上であった場合、第２の比較手段の検出結果に従っ
て一番ヒット回数の少ない分岐ヒストリテーブルの組
に、そうでない場合は前記第２の記憶手段の内容で決定
される組に新しい分岐命令の分岐命令アドレスと分岐先
アドレスを対にして記録する手段とから構成される。Furthermore, the branch history table control circuit of the present invention is a data processing device having at least two sets of branch history tables for storing the address of a branch instruction and the branch destination address as a pair, and the instruction fetch address and the branch. According to the detection result of the first comparison means group that compares the branch instruction address of each set of the history table and detects a match (hit) or a mismatch (miss), the hit count is calculated as described above. A second storage unit 2 for storing a history of hits between the sets according to the detection results of the first storage unit and the first comparison unit group that store the branch instruction address of each set of the branch history table.
And a detection means for detecting whether or not the difference between the maximum value and the minimum value of the number of hits corresponding to each set stored in the first storage means exceeds a certain number when rewriting the contents of the branch history table. If the number of hits corresponding to each set stored in the first storage unit is compared and a set having the smallest number of hits is detected, and if the number of times is equal to or more than a certain number by the detection unit, The branch instruction address of the new branch instruction and the branch destination address are added to the set of the branch history table having the smallest hit count according to the detection result of the second comparison means, otherwise to the set determined by the contents of the second storage means. And a means for recording in pairs.
【０００７】[0007]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００８】図１は本発明の実施例であり図２はその一
部の詳細図である。図１において、命令アドレスレジス
タ（ＩＡＲ）１は、命令アドレスを保持するレジスタで
あり、命令の取出し時には命令取出しアドレスを、分岐
ヒストリテーブルへの登録時には登録される分岐命令の
アドレスを信号線１００を介しＡＤＡ（図示せず）より
受け、その下位部の複数ｂｉｔを信号線１０１を介して
命令アドレスアレイ０（１）（ＩＡＡ０（１））５
（５′），分岐先アドレスアレイ０（１）（ＤＡＡ０
（１））６（６′），ＨＩＴ回数アドレスセレクタ（Ｈ
ＣＭＡＸ）４及びＨＩＴ回数アドレスレジスタ（ＨＣＡ
Ｒ）３にアドレスとして送出し、その上位部を信号線１
０２を介し命令アドレスアレイ０／１及び命令アドレス
比較回路０（１）（ＩＡＣ０（１））８（８′）に命令
アドレスとして送出する。FIG. 1 is an embodiment of the present invention, and FIG. 2 is a detailed view of a part thereof. In FIG. 1, an instruction address register (IAR) 1 is a register that holds an instruction address. The instruction fetch address is used when fetching an instruction, and the address of a branch instruction that is registered when registering in the branch history table is set on a signal line 100. Via the ADA (not shown) via the signal line 101 and the instruction address array 0 (1) (IAA0 (1)) 5
(5 '), branch destination address array 0 (1) (DAA0
(1)) 6 (6 '), HIT count address selector (H
CMAX) 4 and HIT count address register (HCA
R) 3 as an address, the upper part of which is sent to signal line 1
It is sent as an instruction address to the instruction address array 0/1 and the instruction address comparison circuit 0 (1) (IAC0 (1)) 8 (8 ') via 02.
【０００９】分岐先アドレスレジスタ（ＤＡＲ）２は、
分岐ヒストリテーブルへの分岐命令登録時に命令アドレ
スレジスタ１と対応して分岐命令の分岐先アドレスを保
持するレジスタであり、ＡＤＡ（図示せず）より送出さ
れた分岐先アドレスを信号線１０４を介して分岐先アド
レスアレイ０／１（６，６′）に送出する。The branch destination address register (DAR) 2 is
This is a register that holds the branch destination address of the branch instruction corresponding to the instruction address register 1 when registering the branch instruction in the branch history table. The branch destination address sent from the ADA (not shown) is transmitted via the signal line 104. It is sent to the branch destination address array 0/1 (6, 6 ').
【００１０】ＨＩＴ回数アドレスレジスタ３はＨＩＴ回
数メモリ０（１）（ＨＣＭ０（１））７，７′更新用の
アドレスを保持するレジスタであり、命令アドレスレジ
スタ１より信号線１０１を介し送出された命令取出しア
ドレスの下位部を受け、信号線１０５を介しＨＩＴ回数
メモリアドレスセレクタ（ＨＣＡＸ）４に更新時アドレ
スとして送出する。ＨＩＴ回数アドレスセレクタ４は、
ＨＩＴ回数メモリ０／１（７，７′）のアドレスを選択
する回路であり、予測ＨＩＴフラグ（ＰＨＦ）１０によ
り、命令先取りで予測分岐先が検出されたことが示され
た場合は、信号線１０５を介しＨＩＴ回数アドレスレジ
スタ３より送出されるアドレスを、又、そうでない場合
には信号線１０１を介し命令アドレスレジスタ１より送
出される命令アドレスの下位部を選択し、信号線１０６
を介してＨＩＴ回数メモリ０／１（７，７′）のアドレ
スとして送出する。The HIT count address register 3 is a register that holds an address for updating the HIT count memory 0 (1) (HCM0 (1)) 7, 7 ', and is sent from the instruction address register 1 via the signal line 101. The lower part of the instruction fetch address is received and sent as an update address to the HIT count memory address selector (HCAX) 4 via the signal line 105. The HIT count address selector 4
HIT count memory 0/1 (7, 7 ') is a circuit for selecting an address, and if the prediction HIT flag (PHF) 10 indicates that the instruction branch has detected the predicted branch destination, the signal line The address sent from the HIT count address register 3 via 105 or, if not, the lower part of the instruction address sent from the instruction address register 1 via the signal line 101, is selected.
Is sent out as an address of the memory 0/1 (7, 7 ') of the HIT number.
【００１１】ＨＩＴ回数アドレスセレクタ４は、ＨＩＴ
回数メモリ０／１（７，７′）のアドレスを選択する回
路であり、予測ＨＩＴフラグ（ＰＨＦ）１０により、命
令先取りで予測分岐先が検出されたことが示された場合
は、信号線１０５を介しＨＩＴ回数アドレスレジスタ３
より送出されるアドレスを、又、そうでない場合には、
信号線１０１を介し命令アドレスレジスタ１より送出さ
れる命令アドレスの下位部を選択し、信号線１０６を介
しＨＩＴ回数メモリ０／１（７，７′）にアドレスとし
て送出する、命令アドレスアレイ０／１（５，５′）
は、分岐命令のアドレスを記憶するメモリであり、信号
線１０１を介し命令アドレスレジスタ１から示される命
令アドレスの下位部をアドレスとして、ＡＮＤ回路２３
（２３′）それぞれによって信号線１２７（１２８）を
介して書込みが示された場合それぞれ命令アドレスアレ
イ（５，５′）に命令アドレスレジスタ１の上位部を信
号線１０２を介して記憶し、そうでない場合は、記憶し
ている分岐命令アドレスを信号線１０７（１０８）を介
し命令アドレス比較機０／１（ＩＡＣ０（１））（８，
８′）に以前の分岐命令アドレスとして送出する。The HIT count address selector 4 is
This is a circuit for selecting the address of the number of times memory 0/1 (7, 7 '), and when the prediction HIT flag (PHF) 10 indicates that the prediction branch destination is detected by the instruction prefetch, the signal line 105 Via the HIT count address register 3
The address sent by
The instruction address array 0 /, which selects the lower part of the instruction address sent from the instruction address register 1 via the signal line 101 and sends it as an address to the HIT count memory 0/1 (7, 7 ′) via the signal line 106 1 (5,5 ')
Is a memory that stores the address of the branch instruction, and the AND circuit 23 uses the lower part of the instruction address indicated by the instruction address register 1 via the signal line 101 as an address.
(23 ') indicates writing via signal line 127 (128) respectively, stores the upper part of instruction address register 1 in instruction address array (5, 5') via signal line 102, respectively. If not, the stored branch instruction address is passed through the signal line 107 (108) to the instruction address comparator 0/1 (IAC0 (1)) (8,
8 ') is sent as the previous branch instruction address.
【００１２】分岐先アドレスアレイ０／１（６，６′）
は、命令アドレスアレイ０／１（５，５′）に対応して
分岐命令の分岐先アドレスを記憶するメモリであり、Ａ
ＮＤ回路２３（２３′）により各々信号線１２７（１２
８）で書込みを指示された場合は、分岐先アドレスレジ
スタ２より信号線１０４を介し送出される分岐先アドレ
スを信号線１０１を介し命令アドレスレジスタ１より示
されるアドレスに書込み、それ以外の場合は、信号線１
０１を介し命令アドレスレジスタ１より示されるアドレ
スより以前の分岐先アドレスを読出し、各々信号線１０
９（１１０）を介し予測分岐先アドレス選択器（ＰＤＡ
Ｘ）１２に送出する。Branch destination address array 0/1 (6, 6 ')
Is a memory for storing the branch destination address of the branch instruction corresponding to the instruction address array 0/1 (5, 5 ').
The ND circuit 23 (23 ') allows signal lines 127 (12
If writing is instructed in 8), the branch destination address sent from the branch destination address register 2 via the signal line 104 is written to the address indicated by the instruction address register 1 via the signal line 101, and otherwise. , Signal line 1
The branch destination address before the address indicated by the instruction address register 1 is read via 01, and each signal line 10
9 (110) via predictive branch destination address selector (PDA
X) 12.
【００１３】ＨＩＴ回数メモリ０／１（７，７′）は命
令アドレスアレイ０／１（５，５′）に対応してＨＩＴ
した回数を記憶するメモリであり、ＡＮＤ回路２３（２
３ａ）及びＡＮＤ回路２３ｂ（２３ｃ）により信号線１
２７（１２８），１２９（１３０）を介して書込みが指
示されるとＨＩＴ回数更新レジスタ（ＨＣＵＲ）２１よ
り信号線１２６を介して指示される回数をＨＩＴ回数ア
ドレスセレクタ４によって信号線１０６を介して指示さ
れるアドレスに書込み、それ以外の時は信号線１１１
（１１２）を介しＨＩＴ回数比較器（ＨＣＣ）１６及び
ＨＩＴ回数セレクタ（ＨＣＸ）１８に送出する。The HIT count memory 0/1 (7, 7 ') corresponds to the instruction address array 0/1 (5, 5').
The AND circuit 23 (2
3a) and the AND circuit 23b (23c) for the signal line 1
When writing is instructed via 27 (128) and 129 (130), the number of times instructed from the HIT frequency update register (HCUR) 21 via the signal line 126 is determined by the HIT frequency address selector 4 via the signal line 106. Write to the designated address, otherwise, signal line 111
It is sent to the HIT frequency comparator (HCC) 16 and the HIT frequency selector (HCX) 18 via (112).
【００１４】命令アドレス比較回路０／１（８，８′）
は、以前の分岐命令のアドレスと命令取出しアドレスを
比較する比較器であり、信号線１０７（１０８）を介し
命令アドレスアレイ０／１（５，５′）より送出される
分岐命令アドレスと、信号線１０２を介し命令アドレス
レジスタ１より送出される命令アドレスを比較し一致す
ると“１”、そうでない場合は“０”を信号線１１４
（１１５）を介し、ＯＲ回路９（及び予測ＨＩＴ組フラ
グ（ＰＨＬＦ）１１，予測分岐先セレクタ１２，ＨＩＴ
回数セレクタ１８）に送出する。ＯＲ回路９は、０／１
のどちらかの組でＨＩＴしたことを示すためのものであ
り、信号線１１４を介し命令アドレス比較回路０（８）
より送出される命令アドレスアレイ０（５）の比較結果
と、信号線１１５を介し命令アドレス比較回路１
（８′）より送出される命令アドレスアレイ（５′）の
比較結果の論理和を信号線１１６を介し予測ＨＩＴフラ
グ１０に送出する。Instruction address comparison circuit 0/1 (8, 8 ')
Is a comparator for comparing the address of the previous branch instruction with the instruction fetch address. The branch instruction address sent from the instruction address array 0/1 (5, 5 ') via the signal line 107 (108) and the signal The instruction addresses sent from the instruction address register 1 via the line 102 are compared, and if they match, "1" is returned; otherwise, "0" is returned to the signal line 114.
OR circuit 9 (and prediction HIT set flag (PHLF) 11, prediction branch destination selector 12, HIT
It is sent to the frequency selector 18). The OR circuit 9 is 0/1
The instruction address comparison circuit 0 (8) is shown via the signal line 114.
The comparison result of the instruction address array 0 (5) sent from the instruction address comparison circuit 1 via the signal line 115.
The logical sum of the comparison results of the instruction address array (5 ') sent from (8') is sent to the predicted HIT flag 10 via the signal line 116.
【００１５】予測ＨＩＴフラグ１０は、予測分岐先が検
出されたことを示すＦ／Ｆであり、信号線１１６を介
し、ＯＲ回路９より命令アドレス比較回路０及び１の比
較結果を受け、それを信号線１１７を介し、ＨＩＴ回数
アドレスセレクタ４（この線は示していない），ＡＮＤ
回路２３，２３ａ及びＩＦＣ（図示せず）に送出する。The predictive HIT flag 10 is an F / F indicating that a predictive branch destination has been detected. The predictive HIT flag 10 receives the comparison result of the instruction address comparison circuits 0 and 1 from the OR circuit 9 via the signal line 116 and outputs it. HIT count address selector 4 (this line is not shown), AND
It is sent to the circuits 23 and 23a and IFC (not shown).
【００１６】予測ＨＩＴ組フラグ１１は、どちらの組で
ＨＩＴしたかを示すＦ／Ｆであり、信号線１１５を介し
命令アドレス比較回路（８′）の出力を受け、ＡＮＤ／
ＮＡＮＤ回路２２に信号線１１８を介し出力する。The predicted HIT group flag 11 is an F / F indicating which group has been HIT, receives the output of the instruction address comparison circuit (8 ') via the signal line 115, and outputs AND /
The signal is output to the NAND circuit 22 via the signal line 118.
【００１７】予測分岐先セレクタ１２は、予測分岐先ア
ドレスを選択する選択器であり、信号線１０９及び１１
０を介して分岐先アドレスアレイ０（６），分岐先アド
レスアレイ１（６′）より出力される以前の分岐先アド
レスを信号線１１５を介して命令アドレス比較回路１
（８′）よりの出力に従って選択し、信号線１１９を介
し予測分岐先アドレスレジスタ（ＰＤＡＲ）１３に送出
する。The predictive branch destination selector 12 is a selector for selecting the predictive branch destination address, and includes signal lines 109 and 11.
The branch destination address before output from the branch destination address array 0 (6) and the branch destination address array 1 (6 ') via 0 is transmitted via the signal line 115 to the instruction address comparison circuit 1
It is selected according to the output from (8 ') and sent to the predicted branch destination address register (PDAR) 13 via the signal line 119.
【００１８】予測分岐先レジスタ１３は、予測分岐先ア
ドレスを保持するレジスタであり、信号線１１９を介し
て予測分岐先セレクタ１２より送出された予測分岐先ア
ドレスを受け、信号線１２０を介してその予測分岐先ア
ドレスをＡＤＡ（図示せず）に送出する。The predictive branch destination register 13 is a register for holding the predictive branch destination address, receives the predictive branch destination address sent from the predictive branch destination selector 12 via the signal line 119, and receives it via the signal line 120. The predicted branch destination address is sent to ADA (not shown).
【００１９】書込みフラグ（ＷＦ０）１４は、分岐命令
の登録動作の第一ステージを示すＦ／Ｆであり、ＩＦＣ
（図示せず）より送出される分岐命令登録信号を信号線
１２１を介し受け、信号線１２２を介し書込みフラグ１
（ＷＦ１）１５及びＨＩＴ回数加算セレクタ（ＨＣＡ
Ｘ）２０に送出する。The write flag (WF0) 14 is an F / F indicating the first stage of the branch instruction registration operation.
A branch instruction registration signal sent from (not shown) is received via a signal line 121, and a write flag 1 is received via a signal line 122.
(WF1) 15 and HIT number addition selector (HCA
X) 20.
【００２０】書込みフラグ１（１５）は、分岐命令の登
録動作の第二ステージを示すＦ／Ｆであり信号線１２２
を介し書込みフラグ０（１４）より出力される信号を受
け、信号線１２３を介し、ＡＮＤ回路２３ｂ及び２３ｃ
に送出する。The write flag 1 (15) is an F / F indicating the second stage of the branch instruction registration operation and is a signal line 122.
Receives the signal output from the write flag 0 (14) via the AND circuit 23b and 23c via the signal line 123.
Send to.
【００２１】図２は第１の実施例である比較手段５０ａ
の詳細を示す。図２において、ＨＩＴ回数比較器１６
は、登録動作の第一ステージでどちらの組に登録するか
を決定する為に各組ＨＩＴ回数を比較する回路であり、
信号線１１１を介しＨＩＴ回数メモリ０（７）より出力
されるＨＩＴ回数と、信号線１１２を介しＨＩＴ回数メ
モリ１（７′）より送出されたＨＩＴ回数を比較し、Ｈ
ＩＴ回数メモリ０の出力が大きい場合“１”をそれ以外
は“０”を信号線１３６を介しＨＩＴ回数比較フラグ
（ＨＣＣＦ）１７に送出する。 ＨＩＴ回数比較フラグ
１７は、登録動作時にどちらの組に登録するかを決定す
るＦ／Ｆであり、信号線１３６を介しＨＩＴ回数比較器
１６より送出されるＨＩＴ回数比較結果を受け、それを
ＡＮＤ／ＮＡＮＤ回路２２′に送出する。FIG. 2 shows a comparison means 50a according to the first embodiment.
Shows the details of. In FIG. 2, the HIT frequency comparator 16
Is a circuit that compares the number of HITs in each group in order to determine which group to register in the first stage of the registration operation.
The HIT count output from the HIT count memory 0 (7) via the signal line 111 is compared with the HIT count sent from the HIT count memory 1 (7 ') via the signal line 112, and H
When the output of the IT count memory 0 is large, "1" is sent to the HIT count comparison flag (HCCF) 17 via the signal line 136 otherwise. The HIT count comparison flag 17 is an F / F that determines which group is to be registered during the registration operation, receives the HIT count comparison result sent from the HIT count comparator 16 via the signal line 136, and ANDs it. / NAND circuit 22 '.
【００２２】ＨＩＴ回数セレクタ１８は、どちらの組の
ＨＩＴ回数を使用するかを選択する選択器であり、ＨＩ
Ｔ回数メモリ０（７）より信号線１１１を介して送出さ
れるＨＩＴ回数と、ＨＩＴ回数メモリ１（７′）より信
号線１１２を介して送出されるＨＩＴ回数を命令アドレ
ス比較回路１（８′）より信号線１１５を介して送出さ
れる信号により選択し、ＨＩＴ回数加算器（ＨＣＡ）１
９に信号線１１３を介し送出する。The HIT frequency selector 18 is a selector for selecting which set of HIT frequency is to be used.
The number of HITs sent from the T count memory 0 (7) via the signal line 111 and the number of HITs sent from the HIT count memory 1 (7 ′) via the signal line 112 are compared with the instruction address comparison circuit 1 (8 ′). ), A HIT number adder (HCA) 1
9 through the signal line 113.
【００２３】ＨＩＴ回数加算器１９は、ＨＩＴ回数の加
算器であり、ＨＩＴ回数セレクタ１８より信号線１１３
を介し送出されるＨＩＴ回数を＋１し、ＨＩＴ回数加算
セレクタ２０に信号線１２４を介して送出する。The HIT frequency adder 19 is an HIT frequency adder, and the HIT frequency selector 18 outputs the signal line 113.
The number of HITs sent via the HIT number is incremented by 1 and sent to the HIT number addition selector 20 via the signal line 124.
【００２４】ＨＩＴ回数加算セレクタ２０は、ＨＩＴ回
数メモリ０及び１に書込むＨＩＴ回数を選択する選択回
路であり信号線１２２を介して書込みフラグ０（１４）
により、“０”であれば信号線１２４により示されるＨ
ＩＴ回数加算器１９の出力を“１”の場合は０を信号線
１２５を介しＨＩＴ回数更新レジスタ２１１に送出す
る。The HIT count addition selector 20 is a selection circuit for selecting the HIT count to be written in the HIT count memories 0 and 1, and is a write flag 0 (14) via the signal line 122.
Therefore, if “0”, H indicated by the signal line 124
When the output of the IT count adder 19 is “1”, 0 is sent to the HIT count update register 211 via the signal line 125.
【００２５】ＨＩＴ回数更新レジスタ２２は、ＨＩＴ回
数メモリ０（７）又はＨＩＴ回数メモリ１（７′）に書
込むＨＩＴ回数を保持するレジスタであり信号線１２５
を介しＨＩＴ回数加算セレクタ２０より送出された更新
後のＨＩＴ回数を受け、信号線１２６を介しＨＩＴ回数
メモリ０（７）及びＨＩＴ回数メモリ１（７′）に送出
する。The HIT count update register 22 is a register for holding the HIT count to be written in the HIT count memory 0 (7) or the HIT count memory 1 (7 '), and is a signal line 125.
The updated HIT count sent from the HIT count addition selector 20 is received via the signal line 126 and sent to the HIT count memory 0 (7) and the HIT count memory 1 (7 ').
【００２６】次に第１の実施例の動作について簡単に説
明する。The operation of the first embodiment will be briefly described below.
【００２７】まず、命令アドレスアレイ０（５）に
“Ａ”という分岐命令のアドレスが記憶されており、そ
の分岐先アドレス“Ｂ”が対応する分岐先アドレスアレ
イ０（６）に記憶されているものとする。First, the address of the branch instruction "A" is stored in the instruction address array 0 (5), and the branch destination address "B" is stored in the corresponding branch destination address array 0 (6). I shall.
【００２８】命令アドレスレジスタ１に“Ａ”が保持さ
れると、信号線１０２と１０７が一致するので、命令ア
ドレス比較回路０（８）の出力線１１４が“１”にな
る。この時命令アドレス比較回路１（８′）の出力線１
１５は“０”であり、予測分岐先セレクタ１２は分岐先
アドレスアレイ０の出力線１０９を選択し“Ｂ”が予測
分岐先レジスタ１３にセットされる。又、ＨＩＴ回数セ
レクタ１８によりＨＩＴ回数メモリ０の出力が選択さ
れ、さらに＋１加算されＨＩＴ回数更新レジスタ２１に
セットされる。この時命令アドレスレジスタ１に保持さ
れている“Ａ”の下位部が信号線１０１を介しＨＩＴ回
数アドレスレジスタ３にセットされ、予測ＨＩＴフラグ
１０が“１”，予測ＨＩＴ組フラグ１１が“０”にな
る。次のタイミングでは、予測ＨＩＴフラグ１０が
“１”であることによりＨＩＴ回数アドレスセレクタ４
は、ＨＩＴ回数アドレスレジスタ３の出力線１０５を選
択し、さらに、予測ＨＩＴ組フラグ１１が“０”である
ことにより、ＡＮＤ回路２３及び２３ａの出力線１２７
及び１２８のうち出力線１２７が“１”となり、ＨＩＴ
回数更新レジスタ２１の内容がＨＩＴメモリコンパレー
タ０（７）に書込まれる。When "A" is held in the instruction address register 1, since the signal lines 102 and 107 coincide with each other, the output line 114 of the instruction address comparison circuit 0 (8) becomes "1". At this time, the output line 1 of the instruction address comparison circuit 1 (8 ')
Reference numeral 15 is “0”, the predictive branch destination selector 12 selects the output line 109 of the branch destination address array 0, and “B” is set in the predictive branch destination register 13. Further, the output of the HIT count memory 0 is selected by the HIT count selector 18, and +1 is further added and set in the HIT count update register 21. At this time, the lower part of "A" held in the instruction address register 1 is set in the HIT count address register 3 via the signal line 101, the predicted HIT flag 10 is "1", and the predicted HIT set flag 11 is "0". become. At the next timing, since the predicted HIT flag 10 is "1", the HIT count address selector 4
Selects the output line 105 of the HIT count address register 3 and the predicted HIT set flag 11 is "0", so that the output line 127 of the AND circuits 23 and 23a is output.
And 128, the output line 127 becomes "1", and HIT
The contents of the frequency update register 21 are written in the HIT memory comparator 0 (7).
【００２９】次に登録動作の時は、信号線１２１を介し
て書込みフラグ０（１４）がセットされると同時に命令
アドレスレジスタ１及び分岐先アドレスレジスタ２に各
々分岐命令のアドレスとその分岐先アドレスがセットさ
れる。次のタイミングでＨＩＴメモリコンパレータ０
（７）とＨＩＴメモリコンパレータ１（７′）の内容が
比較される。本例ではＨＩＴメモリコンパレータ０の内
容が大きく、ＨＩＴ回数比較器１６の出力が“１”であ
ったものとする。これによりＨＩＴ回数比較フラグ１７
がセットされ同時に書込みフラグ１（１５）がセットさ
れる。又、ＨＩＴ回数加算セレクタ２０は０を選択しＨ
ＩＴ回数更新レジスタ２１にセットする。その次のタイ
ミングでは書込みフラグ１（１５）が“１”，ＨＩＴ回
数比較フラグが“１”であることにより信号線１３０が
“１”信号線１２９が“０”となり命令アドレスレジス
タ１に保持された分岐命令アドレスは命令アドレスアレ
イ１（５′），分岐先アドレスレジスタ２に保持された
分岐先アドレスは分岐先アドレスアレイ１（６′）に、
又、ＨＩＴ回数メモリ１（７′）にはＨＩＴ回数更新レ
ジスタ２１に保持された０が書込まれる。Next, during the registering operation, the write flag 0 (14) is set via the signal line 121, and at the same time, the address of the branch instruction and its branch destination address are stored in the instruction address register 1 and the branch destination address register 2, respectively. Is set. HIT memory comparator 0 at the next timing
(7) and the contents of the HIT memory comparator 1 (7 ') are compared. In this example, it is assumed that the content of the HIT memory comparator 0 is large and the output of the HIT frequency comparator 16 is "1". As a result, the HIT count comparison flag 17
Is set and at the same time the write flag 1 (15) is set. Further, the HIT number addition selector 20 selects 0 to select H
It is set in the IT count update register 21. At the next timing, since the write flag 1 (15) is "1" and the HIT count comparison flag is "1", the signal line 130 becomes "1" and the signal line 129 becomes "0", which is held in the instruction address register 1. The branch instruction address is the instruction address array 1 (5 '), the branch destination address held in the branch destination address register 2 is the branch destination address array 1 (6'),
In addition, 0 stored in the HIT number update register 21 is written in the HIT number memory 1 (7 ').
【００３０】図３は第２の実施例である比較手段５０ｂ
の詳細を示す。図３において、ＨＩＴ回数比較器１６
は、登録動作の第一ステージでどちらの組に登録するか
を決定する為に各個ＨＩＴ回数を比較する回路であり、
信号線１１１を介しＨＩＴ回数メモリ０（７）より出力
されるＨＩＴ回数と、信号線１１２を介しＨＩＴ回数メ
モリ１（７′）より送出されたＨＩＴ回数を比較し、Ｈ
ＩＴ回数メモリ０の出力が大きい場合“１”をそれ以外
は“０”を信号線１３６を介しＨＩＴ回数比較フラグ
（ＨＣＣＦ）１７に送出する。FIG. 3 shows a comparison means 50b according to the second embodiment.
Shows the details of. In FIG. 3, the HIT frequency comparator 16
Is a circuit for comparing the number of individual HITs in order to determine which group to register in the first stage of the registration operation,
The HIT count output from the HIT count memory 0 (7) via the signal line 111 is compared with the HIT count sent from the HIT count memory 1 (7 ') via the signal line 112, and H
When the output of the IT count memory 0 is large, "1" is sent to the HIT count comparison flag (HCCF) 17 via the signal line 136 otherwise.
【００３１】ＨＩＴ回数比較フラグ１７は、登録動作時
にどちらの組に登録するかを決定するＦ／Ｆであり、信
号線１３６を介しＨＩＴ回数比較器１６より送出される
ＨＩＴ回数比較結果を受け、それをＡＮＤ／ＮＡＮＤ回
路２２′に送出する。The HIT count comparison flag 17 is an F / F that determines to which group to register at the time of registration operation, and receives the HIT count comparison result sent from the HIT count comparator 16 via the signal line 136. It is sent to the AND / NAND circuit 22 '.
【００３２】ＨＩＴ回数セレクタ１８は、どちらの組の
ＨＩＴ回数を使用するかを選択する選択器であり、ＨＩ
Ｔ回数メモリ０（７）より信号線１１１を介して送出さ
れるＨＩＴ回数と、ＨＩＴ回数メモリ１（７′）より信
号線１１２を介して送出されるＨＩＴ回数を命令アドレ
ス比較回路１より信号線１１５を介して送出される信号
により選択し、ＨＩＴ回数加算器（ＨＣＡ）１９に信号
線１１３を介し送出する。The HIT number selector 18 is a selector for selecting which set of HIT numbers to use.
The number of HITs sent from the T count memory 0 (7) via the signal line 111 and the number of HITs sent from the HIT count memory 1 (7 ') via the signal line 112 are calculated by the instruction address comparison circuit 1 through the signal line. It is selected by the signal sent via 115 and sent to the HIT number adder (HCA) 19 via the signal line 113.
【００３３】ＨＩＴ回数加算器１９は、ＨＩＴ回数の加
算器であり、ＨＩＴ回数セレクタ１８より信号線１１３
を介し送出されるＨＩＴ回数を＋１し、ＨＩＴ回数加算
セレクタ２０に信号線１２４を介して送出する。The HIT frequency adder 19 is an HIT frequency adder, and the HIT frequency selector 18 outputs the signal line 113.
The number of HITs sent via the HIT number is incremented by 1 and sent to the HIT number addition selector 20 via the signal line 124.
【００３４】ＨＩＴ回数加算セレクタ２０は、ＨＩＴ回
数メモリ０及び１に書込むＨＩＴ回数を選択する選択回
路であり信号線１２２を介して書込みフラグ０（１４）
により、“０”であれば信号線１２４により示されるＨ
ＩＴ回数加算器１９の出力を“１”の場合は０を信号線
１２５を介しＨＩＴ回数更新レジスタ２１１に送出す
る。The HIT count addition selector 20 is a selection circuit for selecting the HIT count to be written in the HIT count memories 0 and 1, and is a write flag 0 (14) via the signal line 122.
Therefore, if “0”, H indicated by the signal line 124
When the output of the IT count adder 19 is “1”, 0 is sent to the HIT count update register 211 via the signal line 125.
【００３５】ＨＩＴ回数更新レジスタ２２は、ＨＩＴ回
数メモリ０（７）又はＨＩＴ回数メモリ１（７′）に書
込むＨＩＴ回数を保持するレジスタであり信号線１２５
を介しＨＩＴ回数加算セレクタ２０より送出された更新
後のＨＩＴ回数を受け、信号線１２６を介しＨＩＴ回数
メモリ０（７）及びＨＩＴ回数メモリ１（７′）に送出
する。The HIT count update register 22 is a register for holding the HIT count to be written in the HIT count memory 0 (7) or the HIT count memory 1 (7 '), and is a signal line 125.
The updated HIT count sent from the HIT count addition selector 20 is received via the signal line 126 and sent to the HIT count memory 0 (7) and the HIT count memory 1 (7 ').
【００３６】ＨＩＴ履歴メモリ（ＨＨＭ）２４は、ＨＩ
Ｔの履歴を記憶したものであり、最近どちらの組がＨＩ
Ｔしたかを記憶する。信号線１０６を介してＨＩＴ回数
アドレスセレクタ４より送出されたアドレスに、予測Ｈ
ＩＴフラグ１０又は書込みフラグ１（１５）が“１”の
時に信号線１５０を介しＨＩＴ履歴選択器（ＨＨＸ）３
５で示されたデータを書込み、それ以外の時は、データ
を信号線１５１を介し、ＮＯＴ回路２８に送出する。Ｈ
ＩＴ履歴選択器３５は、ＨＩＴ履歴メモリ２４への書込
みデータを選択するセレクタであり、信号線１１７を介
し予測ＨＩＴフラグ１０より送出された信号により
“１”の場合予測ＨＩＴ組フラグ１１の出力線１１８，
“０”の場合ＨＩＴ回数比較フラグ１７の出力線１３１
を選択し、信号線１５０に送出する。The HIT history memory (HHM) 24 stores the HI
This is a record of the history of T.
Memorize whether T was done. The predicted H is added to the address sent from the HIT count address selector 4 via the signal line 106.
The HIT history selector (HHX) 3 via the signal line 150 when the IT flag 10 or the write flag 1 (15) is "1".
The data indicated by 5 is written, and at other times, the data is sent to the NOT circuit 28 via the signal line 151. H
The IT history selector 35 is a selector that selects data to be written to the HIT history memory 24. When the signal sent from the predicted HIT flag 10 via the signal line 117 is “1”, the output line of the predicted HIT group flag 11 is output. 118,
When “0”, the output line 131 of the HIT count comparison flag 17
Is selected and transmitted to the signal line 150.
【００３７】ＨＩＴ回数メモリコンパレータ０／１（２
５，２５′）は、ＨＩＴ回数メモリ０／１（７，７′）
の内容がある一定値以下であることを検出する回路であ
り、信号線１１１（１１２）を介しＨＩＴ回数メモリ０
／１（７，７′）の内容を受けその比較結果を信号線１
５４（１５６）を介しＡＮＤ回路２６に出力する。HIT count memory comparator 0/1 (2
5, 25 ') is the HIT number memory 0/1 (7, 7')
Is a circuit for detecting that the content of is less than or equal to a certain value, and the HIT count memory 0 via the signal line 111 (112).
/ 1 (7,7 ') is received and the comparison result is sent to the signal line 1
It outputs to the AND circuit 26 via 54 (156).
【００３８】ＡＮＤ回路２６は、ＨＩＴ回数メモリ０と
１のどちらもある一定値を越えていないことを示す回路
であり、ＨＩＴ回数メモリ０（２５）及びＨＩＴ回数メ
モリ１（２５′）の出力線５４，１５６の論理積を信号
線１５５を介しＨＩＴ回数比較セレクタ（ＨＣＣＸ）２
７に出力する。ＨＩＴ回数比較選択器２７は、書替え時
の組を切換えるセレクタであり、信号線１１５を介しＡ
ＮＤ回路２６より送出された情報により、どちらの組も
ある定地を越えてない場合、ＮＯＴ回路２８の出力線１
５２をそうでない場合は、ＨＩＴ回数比較器１６の出力
線１３６を選択し信号線１５３を介しＨＩＴ回数比較フ
ラグ１７に送出する。The AND circuit 26 is a circuit showing that neither of the HIT count memories 0 and 1 exceeds a certain fixed value, and the output lines of the HIT count memory 0 (25) and the HIT count memory 1 (25 '). The logical product of 54 and 156 is sent through the signal line 155 to the HIT count comparison selector (HCCX) 2
Output to 7. The HIT number comparison / selector 27 is a selector for switching the set at the time of rewriting, and is connected to the A line via the signal line 115.
According to the information sent from the ND circuit 26, if neither set exceeds a certain ground, the output line 1 of the NOT circuit 28
If 52 is not the case, the output line 136 of the HIT count comparator 16 is selected and sent to the HIT count comparison flag 17 via the signal line 153.
【００３９】次に第２の実施例の動作について簡単に説
明する。Next, the operation of the second embodiment will be briefly described.
【００４０】まず、命令アドレスアレイ０（５）に
“Ａ”という分岐命令のアドレスが記憶されており、そ
の分岐先アドレス“Ｂ”が対応する分岐先アドレスアレ
イ０（６）に記憶されているものとする。First, the address of the branch instruction "A" is stored in the instruction address array 0 (5), and the branch destination address "B" is stored in the corresponding branch destination address array 0 (6). I shall.
【００４１】命令アドレスレジスタ１に“Ａ”が保持さ
れると、信号線１０２と１０７が一致するので命令アド
レス比較回路０（８）の出力線１１４が“１”になる。
この時命令アドレス比較回路１（８′）の出力線１１５
は“０”であり、予測分岐先セレクタ１２は分岐先アド
レスアレイ０の出力線１０９を選択し“Ｂ”が予測分岐
先レジスタ１３にセットされる。又、ＨＩＴ回数セレク
タ１８によりＨＩＴ回数メモリ０の出力が選択され、さ
らに＋１加算されＨＩＴ回数更新レジスタ２１にセット
される。この時命令アドレスレジスタ１に保持されてい
る“Ａ”の下位部が信号線１０１を介しＨＩＴ回数アド
レスレジスタ３にセットされ、予測ＨＩＴフラグ１０が
“１”，予測ＨＩＴ組フラグ１１が“０”になる。次の
タイミングでは、予測ＨＩＴフラグ１０が“１”である
ことによりＨＩＴ回数アドレスセレクタ４は、ＨＩＴ回
数アドレスレジスタの出力線１０５を選択し、さらに、
予測ＨＩＴ組フラグ１１が“０”であることにより、Ａ
ＮＤ回路２３及び２３ａの出力線１２７及び１２８のう
ち出力線１２７が“１”となり、ＨＩＴ回数更新レジス
タ２１の内容がＨＩＴ回数メモリ０（７）に書込まれ
る。When "A" is held in the instruction address register 1, the signal lines 102 and 107 coincide with each other, so that the output line 114 of the instruction address comparison circuit 0 (8) becomes "1".
At this time, the output line 115 of the instruction address comparison circuit 1 (8 ')
Is “0”, the predictive branch target selector 12 selects the output line 109 of the branch target address array 0, and “B” is set in the predictive branch target register 13. Further, the output of the HIT count memory 0 is selected by the HIT count selector 18, and +1 is further added and set in the HIT count update register 21. At this time, the lower part of "A" held in the instruction address register 1 is set in the HIT count address register 3 via the signal line 101, the predicted HIT flag 10 is "1", and the predicted HIT set flag 11 is "0". become. At the next timing, since the predicted HIT flag 10 is “1”, the HIT count address selector 4 selects the output line 105 of the HIT count address register, and further,
Since the predicted HIT group flag 11 is “0”, A
The output line 127 of the output lines 127 and 128 of the ND circuits 23 and 23a becomes "1", and the contents of the HIT count update register 21 are written in the HIT count memory 0 (7).
【００４２】次に登録動作の時は、信号線１２１に介し
て書込みフラグ０（１４）がセットされると同時に命令
アドレスレジスタ１及び分岐先アドレスレジスタ２に各
々分岐命令のアドレスとその分岐先アドレスがセットさ
れる。次のタイミングでＨＩＴ回数メモリ０（７）とＨ
ＩＴ回数メモリ１（７′）の内容が比較される。このと
き、ＨＩＴ回数メモリコンパレータ０（２５）及びＨＩ
Ｔ回数メモリコンパレータ１（２５′）により、どちら
のＨＩＴ回数もある一定値を越えていないことが検出さ
れると信号線１５５が“１”となりＨＩＴ履歴メモリ２
４の出力がＨＩＴ回数比較選択器２７に選択されたＨＩ
Ｔ回数比較フラグ１７にセットされ、そうでない場合
は、ＨＩＴ回数比較器１６の出力がＨＩＴ回数比較フラ
グ１７にセットされる。もし、この時ＨＩＴ回数比較フ
ラグ１７が“１”になったものとすると信号線１３０が
“１”，１２９が“０”となり命令アドレスレジスタ１
に保持された分岐命令アドレスは命令アドレスアレイ１
（５′），分岐先アドレスレジスタ２に保持された分岐
先アドレスは分岐先アドレスアレイ１（６′）に又、Ｈ
ＩＴ回数メモリ１（７′）にはＨＩＴ回数更新レジスタ
２１に保持された“０”が、さらに、ＨＩＴ履歴メモリ
２４には“１”が書込まれる。Next, during the registering operation, the write flag 0 (14) is set via the signal line 121, and at the same time, the address of the branch instruction and its branch destination address are stored in the instruction address register 1 and the branch destination address register 2, respectively. Is set. HIT count memory 0 (7) and H at the next timing
The contents of the IT count memory 1 (7 ') are compared. At this time, the HIT count memory comparator 0 (25) and HI
When the T count memory comparator 1 (25 ') detects that neither HIT count exceeds a certain value, the signal line 155 becomes "1" and the HIT history memory 2
The output of 4 is the HI selected by the HIT number comparison selector 27.
The T-number comparison flag 17 is set. Otherwise, the output of the HIT-number comparator 16 is set in the HIT-number comparison flag 17. If the HIT count comparison flag 17 is set to "1" at this time, the signal line 130 is set to "1" and 129 is set to "0".
The branch instruction address held in is the instruction address array 1
(5 '), the branch destination address held in the branch destination address register 2 is transferred to the branch destination address array 1 (6') and H
"0" held in the HIT number update register 21 is written in the IT number memory 1 (7 '), and "1" is written in the HIT history memory 24.
【００４３】図４は第３の実施例である比較手段５０ｃ
を示す。図４においてＨＩＴ回数比較器１６は、登録動
作の第一ステージでどちらの組に登録するかを決定する
為に各組ＨＩＴ回数を比較する回路であり、信号線１１
１を介しＨＩＴ回数メモリ０（７）より出力されるＨＩ
Ｔ回数と信号線１１２を介しＨＩＴ回数メモリ１
（７′）より送出されたＨＩＴ回数を比較し、ＨＩＴ回
数メモリ０の出力が大きい場合“１”をそれ以外は
“０”を信号線１３６を介しＨＩＴ回数比較フラグ（Ｈ
ＣＣＦ）１７に送出する。ＨＩＴ回数比較フラグ１７
は、登録動作時にどちらの組に登録するかを決定するＦ
／Ｆであり、信号線１３６を介しＨＩＴ回数比較器１６
より送出されるＨＩＴ回数比較結果を受け、それをＡＮ
Ｄ／ＮＡＮＤ回路２２′に送出する。FIG. 4 shows a comparison means 50c according to the third embodiment.
Indicates. In FIG. 4, the HIT frequency comparator 16 is a circuit that compares the HIT frequency of each group in order to determine which group to register in the first stage of the registration operation.
HI output from HIT count memory 0 (7) via 1
T count and HIT count memory 1 via signal line 112
The HIT counts sent from (7 ') are compared. If the output of the HIT count memory 0 is large, "1" is set. Otherwise, "0" is set via the signal line 136.
CCF) 17. HIT count comparison flag 17
Determines which group to register during the registration operation F
/ F, and the HIT frequency comparator 16 via the signal line 136.
Received the HIT count comparison result sent from the
It is sent to the D / NAND circuit 22 '.
【００４４】ＨＩＴ回数セレクタ１８は、どちらの組の
ＨＩＴ回数を使用するかを選択する選択器であり、ＨＩ
Ｔ回数メモリ０（７）より信号線１１１を介して送出さ
せるＨＩＴ回数と、ＨＩＴ回数メモリ１（７′）より信
号線１１２を介して送出されるＨＩＴ回数を命令アドレ
ス比較回路１より信号線１１５を介して送出される信号
により選択し、ＨＩＴ回数加算器（ＨＣＡ）１９に信号
線１１３を介して送出する。The HIT number selector 18 is a selector for selecting which set of HIT numbers is to be used.
The HIT count sent from the T count memory 0 (7) via the signal line 111 and the HIT count sent from the HIT count memory 1 (7 ') via the signal line 112 are sent from the instruction address comparison circuit 1 to the signal line 115. It is selected by the signal sent via the signal line and sent to the HIT number adder (HCA) 19 via the signal line 113.
【００４５】ＨＩＴ回数加算器１９は、ＨＩＴ回数の加
算器であり、ＨＩＴ回数セレクタ１８より信号線１１３
を介して送出されるＨＩＴ回数を＋１し、ＨＩＴ回数加
算セレクタ２０に信号線１２を介して送出する。The HIT frequency adder 19 is an HIT frequency adder, and the HIT frequency selector 18 outputs the signal line 113.
Then, the number of HITs sent via the HIT number is incremented by 1 and sent to the HIT number addition selector 20 via the signal line 12.
【００４６】ＨＩＴ回数加算セレクタ２０は、ＨＩＴ回
数メモリ０及び１に書込むＨＩＴ回数を選択する選択回
路であり信号線１２２を介して書込みフラグ０（１４）
により、“０”であれば信号線１２４により示されるＨ
ＩＴ回数加算器１９の出力を“１”の場合は０を信号線
１２５を介しＨＩＴ回数更新レジスタ２１１に送出す
る。The HIT count addition selector 20 is a selection circuit for selecting the HIT count to be written in the HIT count memories 0 and 1, and is a write flag 0 (14) via the signal line 122.
Therefore, if “0”, H indicated by the signal line 124
When the output of the IT count adder 19 is “1”, 0 is sent to the HIT count update register 211 via the signal line 125.
【００４７】ＨＩＴ回数更新レジスタ２２は、ＨＩＴ回
数メモリ０（７）又はＨＩＴ回数メモリ１（７′）に書
込むＨＩＴ回数を保持するレジスタであり信号線１２５
を介しＨＩＴ回数加算セレクタ２０より送出された更新
後のＨＩＴ回数を受け、信号線１２６を介しＨＩＴ回数
メモリ０（７）及びＨＩＴ回数メモリ１（７′）に送出
する。The HIT count update register 22 is a register for holding the HIT count to be written in the HIT count memory 0 (7) or the HIT count memory 1 (7 '), and is a signal line 125.
The updated HIT count sent from the HIT count addition selector 20 is received via the signal line 126 and sent to the HIT count memory 0 (7) and the HIT count memory 1 (7 ').
【００４８】ＨＩＴ履歴メモリ（ＨＨＭ）２４は、ＨＩ
Ｔの履歴を記憶したものであり、最近どちらの組がＨＩ
Ｔしたかを記憶する。信号線１０６を介してＨＩＴ回数
アドレスセレクタ４より送出されたアドレスに、予測Ｈ
ＩＴフラグ１０又は書込みフラグ１（１５）が“１”の
時に信号線１５０を介しＨＩＴ履歴選択器（ＨＨＸ）３
５で示されたデータを書込み、それ以外の時は、データ
を信号線１５１を介し、ＮＯＴ回路２８に送出する。Ｈ
ＩＴ履歴選択器３５は、ＨＩＴ履歴メモリ２４への書込
みデータを選択するセレクタであり、信号線１１７を介
し予測ＨＩＴフラグ１０より送出された信号により
“１”の場合予測ＨＩＴ組フラグ１１の出力線１１８，
“０”の場合ＨＩＴ回数比較フラグ１７の出力線１３１
を選択し、信号線１５０に送出する。The HIT history memory (HHM) 24 stores the HI
This is a record of the history of T.
Memorize whether T was done. The predicted H is added to the address sent from the HIT count address selector 4 via the signal line 106.
The HIT history selector (HHX) 3 via the signal line 150 when the IT flag 10 or the write flag 1 (15) is "1".
The data indicated by 5 is written, and at other times, the data is sent to the NOT circuit 28 via the signal line 151. H
The IT history selector 35 is a selector that selects data to be written to the HIT history memory 24. When the signal sent from the predicted HIT flag 10 via the signal line 117 is “1”, the output line of the predicted HIT group flag 11 is output. 118,
When “0”, the output line 131 of the HIT count comparison flag 17
Is selected and transmitted to the signal line 150.
【００４９】ＨＩＴ回数比較選択器２７は書替え時の組
を切換えるセレクタであり、信号線１１５を介しＨＩＴ
回数差分比較器（ＨＣＳＣ）３０より送出された情報に
より、回数の差分が一定地を越えてない場合、ＮＯＴ回
路２８の出力線１５２をそうでない場合は、ＨＩＴ回数
比較器１６の出力線１３６を選択し信号線１５３を介し
ＨＩＴ回数比較フラグ１７に送出する。The HIT number comparison selector 27 is a selector for switching the set at the time of rewriting, and is a HIT via the signal line 115.
According to the information sent from the number-of-times difference comparator (HCSC) 30, the output line 152 of the NOT circuit 28 is connected to the output line 136 of the HIT number comparator 16 when the difference of the number of times does not exceed a certain value. It is selected and sent to the HIT count comparison flag 17 via the signal line 153.
【００５０】ＨＩＴ回数減算器（ＨＣＳＡ）２９は、Ｈ
ＩＴ回数メモリ０（７）とＨＩＴ回数メモリ１（７′）
に記憶されたＨＩＴ回数の差分を計算する減算器であり
信号線１２を介しＨＩＴ回数メモリ０（７）より送出さ
れたＨＩＴ回数と信号線１１２を介しＨＩＴ回数メモリ
１（７′）より送出されたＨＩＴ回数の差分を信号線１
５４を介しＨＩＴ回数差分比較器（ＨＣＳＣ）３０に送
出する。ＨＩＴ回数差分比較器３０は、ＨＩＴ回数の差
分がある値より小さいかどうかを検出する検出回路であ
り、信号線１５４を介しＨＩＴ回数減算器２９より送出
されたＨＩＴ回数の差分がある値以下であれば“１”を
そうでない場合は“０”を送出する。The HIT number subtractor (HCSA) 29 is
IT count memory 0 (7) and HIT count memory 1 (7 ')
Is a subtractor for calculating the difference between the HIT counts stored in the HIT count memory 0 (7) via the signal line 12 and the HIT count memory 1 (7 ') via the signal line 112. Signal line 1
It is sent to the HIT frequency difference comparator (HCSC) 30 via 54. The HIT number difference comparator 30 is a detection circuit that detects whether the HIT number difference is smaller than a certain value, and when the HIT number difference sent from the HIT number subtractor 29 via the signal line 154 is less than a certain value. If there is one, "1" is sent. If not, "0" is sent.
【００５１】次に第３の実施例の動作について簡単に説
明する。Next, the operation of the third embodiment will be briefly described.
【００５２】まず、命令アドレスアレイ０（５）に
“Ａ”という分岐命令のアドレスが記憶されており、そ
の分岐先アドレス“Ｂ”が対応する分岐先アドレスアレ
イ０（６）に記憶されているものとする。First, the address of the branch instruction "A" is stored in the instruction address array 0 (5), and the branch destination address "B" is stored in the corresponding branch destination address array 0 (6). I shall.
【００５３】命令アドレスレジスタ１に“Ａ”が保持さ
れると、信号線１０２と１０７が一致するので命令アド
レス比較回路０（８）の出力線１１４が“１”になる。
この時命令アドレス比較回路１（８′）の出力線１１５
は“０”であり、予測分岐先セレクタ１２は分岐先アド
レスアレイ０の出力線１０９を選択し“Ｂ”が予測分岐
先レジスタ１３にセットされる。又、ＨＩＴ回数セレク
タ１８によりＨＩＴ回数メモリ０の出力が選択され、さ
らに＋１加算されＨＩＴ回数更新レジスタ２１にセット
される。この時命令アドレスレジスタ１に保持されてい
る“Ａ”の下位部が信号線１０１を介しＨＩＴ回数アド
レスレジスタ３にセットされ、予測ＨＩＴフラグ１０が
“１”，予測ＨＩＴ組フラグ１１が“０”になる。次の
タイミングでは、予測ＨＩＴフラグ１０が“１”である
ことによりＨＩＴ回数アドレスセレクタ４は、ＨＩＴ回
数アドレスレジスタの出力線１０５を選択し、さらに、
予測ＨＩＴ組フラグ１１が“０”であることにより、Ａ
ＮＤ回路２３及び２３ａの出力線１２７及び１２８のう
ち出力線１２７が“１”となり、ＨＩＴ回数更新レジス
タ２１の内容がＨＩＴ回数メモリ０（７）に書込まれ
る。When "A" is held in the instruction address register 1, since the signal lines 102 and 107 coincide with each other, the output line 114 of the instruction address comparison circuit 0 (8) becomes "1".
At this time, the output line 115 of the instruction address comparison circuit 1 (8 ')
Is “0”, the predictive branch target selector 12 selects the output line 109 of the branch target address array 0, and “B” is set in the predictive branch target register 13. Further, the output of the HIT count memory 0 is selected by the HIT count selector 18, and +1 is further added and set in the HIT count update register 21. At this time, the lower part of "A" held in the instruction address register 1 is set in the HIT count address register 3 via the signal line 101, the predicted HIT flag 10 is "1", and the predicted HIT set flag 11 is "0". become. At the next timing, since the predicted HIT flag 10 is “1”, the HIT count address selector 4 selects the output line 105 of the HIT count address register, and further,
Since the predicted HIT group flag 11 is “0”, A
The output line 127 of the output lines 127 and 128 of the ND circuits 23 and 23a becomes "1", and the contents of the HIT count update register 21 are written in the HIT count memory 0 (7).
【００５４】次に登録動作の時は、信号線１２１に介し
て書込みフラグ０（１４）がセットされると同時に命令
アドレスレジスタ１及び分岐先アドレスレジスタ２に各
々分岐命令のアドレスとその分岐先アドレスがセットさ
れる。次のタイミングでＨＩＴ回数メモリ０（７）とＨ
ＩＴ回数メモリ１（７′）の内容が比較される。このと
き、ＨＩＴ回数メモリコンパレータ０（２５）及びＨＩ
Ｔ回数メモリコンパレータ１（２５′）により、どちら
のＨＩＴ回数もある一定値を越えていないことが検出さ
れると信号線１５５が“１”となりＨＩＴ履歴メモリ２
４の出力がＨＩＴ回数比較選択器２７に選択されたＨＩ
Ｔ回数比較フラグ１７にセットされ、そうでない場合
は、ＨＩＴ回数比較器１６の出力がＨＩＴ回数比較フラ
グ１７にセットされる。もし、この時ＨＩＴ回数比較フ
ラグ１７が“１”になったものとすると信号線１３０が
“１”，１２９が“０”となり命令アドレスレジスタ１
に保持された分岐命令アドレスは命令アドレスアレイ１
（５′），分岐先アドレスレジスタ２に保持された分岐
先アドレスは分岐先アドレスアレイ１（６′）に又、Ｈ
ＩＴ回数メモリ１（７′）にはＨＩＴ回数更新レジスタ
２１に保持された“０”が、さらに、ＨＩＴ履歴メモリ
２４には“１”が書込まれる。Next, in the registration operation, the write flag 0 (14) is set via the signal line 121, and at the same time, the address of the branch instruction and the branch destination address thereof are stored in the instruction address register 1 and the branch destination address register 2, respectively. Is set. HIT count memory 0 (7) and H at the next timing
The contents of the IT count memory 1 (7 ') are compared. At this time, the HIT count memory comparator 0 (25) and HI
When the T count memory comparator 1 (25 ') detects that neither HIT count exceeds a certain value, the signal line 155 becomes "1" and the HIT history memory 2
The output of 4 is the HI selected by the HIT number comparison selector 27.
The T-number comparison flag 17 is set. Otherwise, the output of the HIT-number comparator 16 is set in the HIT-number comparison flag 17. If the HIT count comparison flag 17 is set to "1" at this time, the signal line 130 is set to "1" and 129 is set to "0".
The branch instruction address held in is the instruction address array 1
(5 '), the branch destination address held in the branch destination address register 2 is transferred to the branch destination address array 1 (6') and H
"0" held in the HIT number update register 21 is written in the IT number memory 1 (7 '), and "1" is written in the HIT history memory 24.
【００５５】[0055]
【発明の効果】以上説明したように本発明は、過去のＨ
ＩＴ回数によりＲｅｐｌａｃｅを決定することにより、
より成功回数の多い分岐命令を記憶することができると
いう効果がある。As described above, according to the present invention, the past H
By determining Replace according to the number of IT,
This has the effect of being able to store branch instructions with a higher number of successes.
【図１】本発明の実施例を示す図である。FIG. 1 is a diagram showing an embodiment of the present invention.
【図２】本発明の第１の実施例を示す図である。FIG. 2 is a diagram showing a first embodiment of the present invention.
【図３】本発明の第２の実施例を示す図である。FIG. 3 is a diagram showing a second embodiment of the present invention.
【図４】本発明の第３の実施例を示す図である。FIG. 4 is a diagram showing a third embodiment of the present invention.
１ 命令アドレスレジスタ（ＩＡＲ） ２ 分岐先アドレスレジスタ（ＤＡＲ） ３ ＨＩＴ回数アドレスレジスタ（ＨＣＡＲ） ４ ＨＩＴ回数アドレスセレクタ（ＨＣＡＸ） ５，５′ 命令アドレスアレイ０／１（ＩＡＡ０／
１） ６，６′ 分岐先アドレスアレイ０／１（ＤＡＡ０／
１） ７，７′ ＨＩＴ回数メモリ０／１（ＨＣＭ０／１） ８，８′ 命令アドレス比較回路０／１（ＩＡＣ０／
１） ９ ＯＲ回路 １０ 予測ＨＩＴフラグ（ＰＨＦ） １１ 予測ＨＩＴ組フラグ（ＰＨＬＦ） １２ 予測分岐先セレクタ（ＰＤＡＸ） １３ 予測分岐先レジスタ（ＰＤＡＲ） １４ 書込みフラグ０（ＷＦ０） １５ 書込みフラグ１（ＷＦ１） １６ ＨＩＴ回数比較器（ＨＣＣ） １７ ＨＩＴ回数比較フラグ（ＨＣＣＦ） １８ ＨＩＴ回数セレクタ（ＨＣＸ） １９ ＨＩＴ回数加算器（ＨＣＡ） ２０ ＨＩＴ回数加算セレクタ（ＨＣＡＸ） ２１ ＨＩＴ回数更新レジスタ（ＨＣＵＲ） ２２ ＡＮＤ／ＮＡＮＤ回路 ２３ ＡＮＤ回路 ２４ ＨＩＴ履歴メモリ（ＨＨＭ） ２５，２５′ ＨＩＴ回数メモリコンパレータ０／１
（ＨＣＭＣ０／１）） ２６ ＡＮＤ回路 ２７ ＨＩＴ回数比較選択器（ＨＣＣＸ） ２８ ＮＯＴ回路1 instruction address register (IAR) 2 branch destination address register (DAR) 3 HIT count address register (HCAR) 4 HIT count address selector (HCAX) 5, 5'instruction address array 0/1 (IAA0 /
1) 6,6 'Branch destination address array 0/1 (DAA0 /
1) 7,7 'HIT count memory 0/1 (HCM0 / 1) 8,8' instruction address comparison circuit 0/1 (IAC0 /
1) 9 OR circuit 10 Predicted HIT flag (PHF) 11 Predicted HIT set flag (PHLF) 12 Predicted branch destination selector (PDAX) 13 Predicted branch destination register (PDAR) 14 Write flag 0 (WF0) 15 Write flag 1 (WF1) 16 HIT number comparator (HCC) 17 HIT number comparison flag (HCCF) 18 HIT number selector (HCX) 19 HIT number adder (HCA) 20 HIT number addition selector (HCAX) 21 HIT number update register (HCUR) 22 AND / NAND circuit 23 AND circuit 24 HIT history memory (HHM) 25,25 'HIT count memory comparator 0/1
(HCMC0 / 1)) 26 AND circuit 27 HIT frequency comparison selector (HCCX) 28 NOT circuit
Claims (3)
先アドレスを対にして記憶する分岐ヒストリテーブルを
少なくとも２組有するデータ処理装置において、命令取
出しアドレスと前記分岐ヒストリテーブルのそれぞれの
組の分岐命令アドレスを比較し、一致（ヒット），不一
致（ミス）を検出する第１の比較手段群と、第１の比較
手段群の検出結果に従って、そのヒット回数を前記分岐
ヒストリテーブルのそれぞれの組の分岐命令アドレスに
対応して記憶する記憶手段と、分岐ヒストリテーブルの
内容を書替える際に前記記憶手段に記憶した各組対応の
ヒット回数を比較し、ヒット回数の一番少ない組を検出
する第２の比較手段と、前記第２の比較手段によって示
される一番ヒット回数の少ない分岐ヒストリテーブルの
組に新しい分岐命令の命令アドレスと分岐先命令を対に
して記録する手段とから構成されることを特徴とする分
岐ヒストリテーブル制御回路。1. A data processing device having at least two sets of branch history tables for storing a branch instruction address and a branch destination address of the branch instruction as a pair, and a branch of each set of the instruction fetch address and the branch history table. According to the detection result of the first comparison means group which compares the instruction addresses and detects a match (hit) and a non-match (miss), and the number of hits of each pair of the branch history table A storage means for storing the branch instruction address, and a hit count corresponding to each set stored in the storage means when the contents of the branch history table are rewritten are compared, and a set having the smallest hit count is detected. A new branch instruction is added to the pair of the second comparison means and the branch history table having the smallest number of hits indicated by the second comparison means. And a branch history table control circuit for recording the paired instruction address and the branch destination instruction.
を対にして記憶する分岐ヒストリテーブルを少なくとも
２組有するデータ処理装置において、命令取出しアドレ
スと前記分岐ヒストリテーブルのそれぞれの組の分岐命
令アドレスを比較し、一致（ヒット），不一致（ミス）
を検出する第１の比較手段群と、第１の比較手段群の検
出結果に従って、そのヒット回数を前記分岐ヒストリテ
ーブルのそれぞれの組の分岐命令アドレスに対応して記
憶する第１の記憶手段と、第１の比較手段群の検出結果
に従って各組間のヒットの履歴を記憶する第２の記憶手
段と、分岐ヒストリテーブルの内容を書替える際に、前
記第１の記憶手段に記憶した各組対応のヒット回数のど
れがある回数を超えているかどうかを検出する検出手段
と、前記第１の記憶手段に記憶した各組対応のヒット回
数を比較し、ヒット回数の一番少ない組を検出する第２
の比較手段と、前記検出手段によりある回数以上ＨＩＴ
していることか検出された場合、第２の比較手段の検出
結果に従って一番ヒット回数の少ない分岐ヒストリテー
ブルの組に、そうでない場合は前記第２の記憶手段の内
容によって決定される組に新しい分岐命令の命令アドレ
スと分岐先アドレスを対にして記録する手段とから構成
されることを特徴とする分岐ヒストリテーブル制御回
路。2. A data processing device having at least two sets of branch history tables for storing a branch instruction address and the branch destination address as a pair, wherein an instruction fetch address and a branch instruction address of each set of the branch history table are set. Compare and match (hit), mismatch (miss)
And a first storage means for storing the number of hits corresponding to the branch instruction address of each set of the branch history table according to the detection result of the first comparison means group. , A second storage means for storing the history of hits between the sets according to the detection result of the first comparison means group, and each set stored in the first storage means when rewriting the contents of the branch history table. The detection means for detecting which of the corresponding hit counts exceeds a certain number is compared with the hit count for each set stored in the first storage means, and the set with the smallest hit count is detected. Second
HIT for a certain number of times or more by the comparison means and the detection means.
If it is detected that the branch history table has the smallest number of hits in accordance with the detection result of the second comparing means, otherwise it is set to the group determined by the contents of the second storing means. A branch history table control circuit comprising a unit for recording an instruction address of a new branch instruction and a branch destination address as a pair.
を対にして記憶する分岐ヒストリテーブルを少なくとも
２組有するデータ処理装置において、命令取出しアドレ
スと前記分岐ヒストリテーブルのそれぞれの組の分岐命
令アドレスを比較し、一致（ヒット），不一致（ミス）
を検出する第１の比較手段群と、第１の比較手段群の検
出結果に従って、そのヒット回数を前記分岐ヒストリテ
ーブルのそれぞれの組の分岐命令アドレスに対応して記
憶する第１の記憶手段と、第１の比較手段群の検出結果
に従って、各組間のヒットの履歴を記憶する第２の記憶
手段２と、分岐ヒストリテーブルの内容を書替える際に
前記第１の記憶手段に記憶された各組対応のヒット回数
の最大値と最小値の差がある回数を越えているかどうか
を検出する検出手段と、前記第１の記憶手段に記憶した
各組対応のヒット回数を比較し、ヒット回数の一番少な
い組を検出する第２の比較手段と、前記検出手段により
ある回数以上であった場合、第２の比較手段の検出結果
に従って一番ヒット回数の少ない分岐ヒストリテーブル
の組に、そうでない場合は前記第２の記憶手段の内容で
決定される組に新しい分岐命令の分岐命令アドレスと分
岐先アドレスを対にして記録する手段とから構成される
ことを特徴とする分岐ヒストリテーブル制御回路。3. A data processing device having at least two sets of branch history tables for storing a branch instruction address and a branch destination address as a pair, wherein an instruction fetch address and a branch instruction address of each set of the branch history table are set. Compare and match (hit), mismatch (miss)
And a first storage means for storing the number of hits corresponding to the branch instruction address of each set of the branch history table according to the detection result of the first comparison means group. , According to the detection result of the first comparison means group, the second storage means 2 for storing the history of hits between each pair, and the first storage means for rewriting the contents of the branch history table. The number of hits is compared by comparing the number of hits corresponding to each set stored in the first storage means with a detection unit that detects whether or not the difference between the maximum value and the minimum value of the number of hits corresponding to each set exceeds a certain number of times. Of the branch history table having the smallest number of hits in accordance with the detection result of the second comparing means, Deena Branch history table control circuit, characterized in that it consists of a means for recording in pairs the branch instruction address and branch destination address of the new branch instruction set in which is determined by the contents of said second storage means when.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218848A JP2982506B2 (en) | 1992-08-18 | 1992-08-18 | Branch history table control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218848A JP2982506B2 (en) | 1992-08-18 | 1992-08-18 | Branch history table control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0667880A true JPH0667880A (en) | 1994-03-11 |
| JP2982506B2 JP2982506B2 (en) | 1999-11-22 |
Family
ID=16726290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4218848A Expired - Fee Related JP2982506B2 (en) | 1992-08-18 | 1992-08-18 | Branch history table control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982506B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011484A1 (en) * | 1996-09-13 | 1998-03-19 | Hitachi, Ltd. | Command processor having history memory |
| US6532534B1 (en) | 1998-12-10 | 2003-03-11 | Fujitsu Limited | Information processing apparatus provided with branch history with plurality of designation ways |
| US7613910B2 (en) | 2004-09-30 | 2009-11-03 | Fujitsu Limited | Information processing apparatus, method, and computer-readable recording medium for replacing an entry in a memory device |
| KR100958299B1 (en) * | 2005-10-17 | 2010-05-19 | 자이단호진 후쿠오카켄 산교·가가쿠기쥬츠신코자이단 | Estimator, table managing device, selecting device, table managing method, program for allowing computer to execute the table managing method, and recording medium where the program is recorded |
| JP2011209774A (en) * | 2010-03-26 | 2011-10-20 | Fujitsu Ltd | Branch prediction method and branch prediction circuit for executing the same |
-
1992
- 1992-08-18 JP JP4218848A patent/JP2982506B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011484A1 (en) * | 1996-09-13 | 1998-03-19 | Hitachi, Ltd. | Command processor having history memory |
| US6532534B1 (en) | 1998-12-10 | 2003-03-11 | Fujitsu Limited | Information processing apparatus provided with branch history with plurality of designation ways |
| US7613910B2 (en) | 2004-09-30 | 2009-11-03 | Fujitsu Limited | Information processing apparatus, method, and computer-readable recording medium for replacing an entry in a memory device |
| KR100958299B1 (en) * | 2005-10-17 | 2010-05-19 | 자이단호진 후쿠오카켄 산교·가가쿠기쥬츠신코자이단 | Estimator, table managing device, selecting device, table managing method, program for allowing computer to execute the table managing method, and recording medium where the program is recorded |
| JP2011209774A (en) * | 2010-03-26 | 2011-10-20 | Fujitsu Ltd | Branch prediction method and branch prediction circuit for executing the same |
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| Publication number | Publication date |
|---|---|
| JP2982506B2 (en) | 1999-11-22 |
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