JPH0667199A - 液晶表示パネル - Google Patents
液晶表示パネルInfo
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- JPH0667199A JPH0667199A JP16445392A JP16445392A JPH0667199A JP H0667199 A JPH0667199 A JP H0667199A JP 16445392 A JP16445392 A JP 16445392A JP 16445392 A JP16445392 A JP 16445392A JP H0667199 A JPH0667199 A JP H0667199A
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Abstract
わせズレによる寄生容量の変動を防止し、均一な表示画
面を得る。 【構成】 ゲート電極7上に絶縁膜を介して、ドレイン
電極12をゲート電極7と交差する位置に形成する。信
号電極6に接続された2つのソース電極11a及び11
bを形成し、それぞれのソース電極に接続されかつ間隙
部を設けて並べた第1及び第2の半導体領域15a及び
15bをドレイン電極12とに重なる位置に形成する。
ドレイン電極12とゲート電極7の重なり面積、及びド
レイン電極12と第1及び第2の半導体領域15a及び
15bの重なり面積は、各パターンの重ね合わせズレが
生じても一定である。 【効果】 ゲート電極とドレイン電極間の重なり面積が
一定であるので、その間の寄生容量も変動しない。よっ
て液晶表示パネルの表示均一性を向上するものである。
Description
いたマトリックス型液晶表示パネルの性能向上に関する
ものである。
表示に向けてのアプローチが活発である。特に大画面化
はパソコン・ワークステーション等のCRTに置き変わ
るものとして待望されている。しかし、大画面全体にわ
たり製造誤差を抑え、表示特性の均一なパネルを製造す
ることは極めて困難であり、画面左右の輝度傾斜・表示
ムラ等の表示に不均一が生じやすいという問題がある。
ィスプレイを用いて説明する。マトリックス型液晶ディ
スプレイの1つの絵素には、図3で示したような等価回
路で液晶セルに電圧を与える。すなわち、液晶セルに与
えるべき映像信号電圧VSを信号線6に与え、ゲート線
3に電圧Vgonを印加し、その交差部にあるトランジス
タ1をON状態にし、液晶セルの容量4及び、一方を共
通電極線2に接続した補助容量5に、充電または放電す
ることにより、絵素電極9の電位を映像信号VSと等し
くする。次にゲート線3に電圧Vgoffを印加し、トラン
ジスタ1をOFF状態にし、絵素電極の電位を1フィー
ルド期間保持する。
図及び断面図を、それぞれ図4及び図5に示す。6は映
像信号を与える信号線、7はゲート電極、8は共通電
極、11は信号線に接続したトランジスタの一方の電極
(以下、ソース電極とする)、12は絵素電極13に接
続したトランジスタの他方の電極(以下、ドレイン電極
とする)、14はトランジスタのゲート絶縁膜、15は
半導体領域である。負荷容量は液晶セルの容量4と補助
容量5の和であり、補助容量5はゲート絶縁膜14を介
して絵素電極13と共通電極8のオーバーラップ部分
(図4の絵素電極13と共通電極8のオーバーラップ
部、図5のSa部分)に形成される。
要素とするマトリックス型液晶ディスプレイでは、トラ
ンジスタがONしている期間に信号を負荷容量に伝達す
る必要がある。伝達する速度は、トランジスタの電流駆
動能力及び負荷容量の大きさに依存する。従って、液晶
セルに与えられる電圧、すなわち図3に示した絵素電極
9の電位は、一定の電流駆動能力を持つトランジスタを
用いた時、負荷容量によって決定される。そして、トラ
ンジスタのゲート電極7とドレイン電極12のオーバー
ラップしている部分(図4の電極12とゲート電極7の
オーバーラップ部、図5のSb部分)には、その面積に
比例して寄生容量Cgdが形成される。この寄生容量Cgd
はゲート電極の変化分ΔVgに比例して、図3の絵素電
極9に相当する部分に電圧変化を与える、いわゆる突き
抜け効果を生じる。この突き抜け電圧は、
来ドレイン電極に与えるべき電圧すなわち絵素電極電位
が変動する。
すなわち絵素電極の電位は、液晶セル容量,補助容量,
トランジスタの寄生容量で決定される。
プレイ製造工程には、所望のパターンを形成するためフ
ォトリソグラフ工程が数回用いられている。通常、別々
のフォトリソグラフ工程で形成されたパターン同士には
重ね合わせズレが生じる。この重ね合わせズレは基板内
で変化し、一定とはならない。例えば、ある位置で図6
に示したようにドレイン電極12のパターンが、他のパ
ターンよりX方向にΔxズレ、Y方向にΔyズレたとす
る。この時、寄生容量Cgdを形成するゲート電極7とド
レイン電極12の重なり面積は、W12・(c−Δy)と
なり、ズレの生じない場合の面積c・Wに比べ小さくな
る。前述したように、液晶セルの電圧は寄生容量Cgdに
大きく依存するため、これらの容量が基板内で変化する
ことは、基板内にマトリックス状に配置された各絵素の
電位に違いが生じることとなり、均一な画面表示が得ら
れなくなってしまう。
上がなされているが、各パターンの重ね合わせズレを全
くなくすることは不可能であり、特に、大画面の液晶表
示パネルでは露光領域が広いため、パターン同士の重ね
合わせズレが増加しやすい。また、画面をいくつかに分
割し1回の露光領域を狭くし、パターニング精度を向上
させているステッパー露光装置による場合でも、露光と
露光のつなぎ部で重ね合わせズレがステップ的に変化し
やすい。そのため、重ね合わせズレは微妙であっても露
光つなぎ部分では、表示特性が急峻に変化するため、急
峻な変動に極めて敏感な人間の視覚には表示の不均一と
なってあらわれる。
ば、寄生容量が変化せず、表示特性の変動が生じないパ
ターンを提供することを目的とするものである。
本発明は、ガラス基板上に形成されたゲート電極と、前
記ゲート電極上に形成された絶縁膜と、前記絶縁膜を介
して前記ゲート電極と交差する位置に形成された信号電
極と、前記信号電極に接続された2つのソース電極と、
前記2つのソース電極にそれぞれ接続されかつ間隙部を
設けて並べて形成された第1及び第2の半導体領域と、
平面から見て前記第1及び第2の半導体領域の一部と前
記間隙部とに重なる位置であって前記ゲート電極と交差
する位置に形成されたドレイン電極と、前記ドレイン電
極に接続された絵素電極とを備えたものである。
オーバーラップ部の面積と、半導体領域とドレイン電極
のオーバーラップ部の面積のパターン重ね合わせズレに
よる変動がなくなる。すなわち、寄生容量の変動がなく
なり、基板内の絵素電極電位の均一化がはかれる。以上
のように、本発明によれば、パターン形状の改善と言う
確実でかつ簡便な方法で表示特性変動を防ぎ、均一な表
示画面を得ることが可能であり、表示特性改善が容易に
達成できる。
は本発明の第1の実施例の絵素パターンの平面図を示
す。従来例の図3と同一部分には、同一符号を付す。
尚、図1のトランジスタ構造,断面構造は従来例と同様
であり、半導体領域15a,15b、ソース電極11
a,11bがドレイン電極12を共通として、2つの薄
膜トランジスタを形成している。
れたトランジスタの一方の電極(以下、ドレイン電極と
する)12を、ゲート電極7の一端から他端に突き出す
パターンとし、かつドレイン電極12とゲート電極7の
オーバーラップ部内のドレイン電極パターンの各々の辺
と半導体領域とをオーバーラップさせることで、ドレイ
ン電極12とゲート電極7の間の寄生容量は各パターン
の重ね合わせズレが生じても一定とできる。尚、ドレイ
ン電極12のゲート電極7からの突き出し距離と、ドレ
イン電極12と半導体領域15a,15bのオーバーラ
ップマージンと、ゲート電極7と半導体領域15a,1
5bのオーバーラップマージンは、製造工程における各
パターン間のパターン重ね合わせズレ精度よりも大きく
してある。
上にクロム膜をスパッタ法で形成し、図1のようにゲー
ト電極7及び共通電極8のパターンを形成する。次に、
プラズマCVD法でSiNx(窒化けい素)及びa−Si
(非晶質シリコン)を形成し、a−Siを図1の半導体
領域15a,15b、のパターンに形成する。次に、プ
ラズマCVD法でn+a−Si、スパッタ法でTi,Al
を形成し、図1の電極11a,11bと12のパターン
を形成する。
ドレイン電極12をパターニングする工程で、図2のよ
うに本来は実線のようにパターニングされるべき所を、
点線の位置にズレたとする。すなわち、他のパターンよ
りY方向にΔyズレ、X方向にΔxズレたとすると、ド
レイン電極12とゲート電極7間に形成される寄生容量
は、トランジスタの断面構造を示した図5から分かるよ
うに、ドレイン電極12とゲート電極7間に半導体領域
15a及び15bのある部分の面積、
ート電極7間に半導体領域のない部分の面積、
が生じなかった場合の、ドレイン電極12とゲート電極
7間に半導体領域15a及び15bのある部分の面積、
ート電極7間に半導体領域のない部分の面積、
イン電極12のパターンが他のパターンに対してズレて
も、ドレイン電極12とゲート電極7間の寄生容量に変
化は生じない。
て、一絵素の平面図を図2に示す。図示したゲート電極
7,信号線6,半導体領域15a及び15b、ドレイン
電極12,ソース電極11の関係は、本発明第4の実施
例を示すものである。ゲート電極7には中空パターン1
7を作成、この中空パターン17にドレイン電極12の
先端が付き出した形状とすることで、ゲート電極とドレ
イン電極の不要な重なり面積を減少でき、寄生容量及び
ゲート線の負荷容量を低減することができる。
極8は、注目絵素を構成するゲート電極以外のゲート電
極としても、何等差し支えない。
素電極に接続した薄膜トランジスタの一方の電極との間
に形成される寄生容量が、製造工程でのパターンの合わ
せズレが生じても、変動しないようにできるため、絵素
電極の電位のパターンズレによる変動をなくすことがで
き、容量性駆動による表示特性変動を防ぎ、均一な表示
画面を得ることができる。
Claims (4)
- 【請求項1】 ガラス基板上に形成されたゲート電極
と、前記ゲート電極上に形成された絶縁膜と、前記絶縁
膜を介して平面から見て前記ゲート電極と交差する位置
に形成された信号電極と、前記信号電極に接続されたソ
ース電極と、前記ソース電極に接続された半導体領域
と、前記半導体領域に接続されかつ前記ゲート電極と交
差した位置に形成されたドレイン電極と、前記ドレイン
電極に接続された絵素電極とを備える液晶表示パネル。 - 【請求項2】 ガラス基板上に形成されたゲート電極
と、前記ゲート電極上に形成された絶縁膜と、前記絶縁
膜を介して平面から見て前記ゲート電極と交差する位置
に形成された信号電極と、前記信号電極に接続された2
つのソース電極と、前記2つのソース電極にそれぞれ接
続されかつ間隙部を設けて並べて形成された第1及び第
2の半導体領域と、前記第1及び第2の半導体領域の一
部と前記間隙部とに重なる位置に形成されたドレイン電
極と、前記ドレイン電極に接続された絵素電極とを備え
た特徴とする液晶表示パネル。 - 【請求項3】 ドレイン電極が、第1及び第2の半導体
領域の一部と前記間隙部とに重なる位置であって、ゲー
ト電極と交差する位置に形成された請求項2記載の液晶
表示パネル。 - 【請求項4】 ガラス基板上に形成された中空部を有す
るゲート電極と、前記ゲート電極上に形成された絶縁膜
と、前記絶縁膜を介して平面から見て前記ゲート電極と
交差する位置に形成された信号電極と、前記信号電極に
接続されたソース電極と、前記ソース電極に接続された
半導体領域と、前記半導体領域に接続されたドレイン電
極と、前記ドレイン電極に接続された絵素電極とを備
え、前記ドレイン電極の前記絵素電極に接続されていな
い側の端部が前記ゲート電極の前記中空部に突出した位
置に設けられた液晶表示パネル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16445392A JP2639282B2 (ja) | 1992-06-23 | 1992-06-23 | 液晶表示パネル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP16445392A JP2639282B2 (ja) | 1992-06-23 | 1992-06-23 | 液晶表示パネル |
Publications (2)
Publication Number | Publication Date |
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JPH0667199A true JPH0667199A (ja) | 1994-03-11 |
JP2639282B2 JP2639282B2 (ja) | 1997-08-06 |
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ID=15793468
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Application Number | Title | Priority Date | Filing Date |
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JP16445392A Expired - Fee Related JP2639282B2 (ja) | 1992-06-23 | 1992-06-23 | 液晶表示パネル |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-06-23 JP JP16445392A patent/JP2639282B2/ja not_active Expired - Fee Related
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