JPH0664166B2

JPH0664166B2 - クロックモデム

Info

Publication number: JPH0664166B2
Application number: JP56502963A
Authority: JP
Inventors: ウイルキンソン・ロバ−ト・グレイアム
Original assignee: UK Secretary of State for Defence
Current assignee: UK Secretary of State for Defence
Priority date: 1980-09-16
Filing date: 1981-09-15
Publication date: 1994-08-22
Anticipated expiration: 2009-08-22
Also published as: US4543657A; EP0059744B1; JPS57501400A; DE3176597D1; EP0059744A1; WO1982001088A1

Description

【発明の詳細な説明】本発明は通信システムで必要とされるクロックモデムに
関する。

通信、特にネットワークシステムが用いられる分野で
は、しばしば長期間にわたり電子工学通信装置を作動さ
せるための正確な時間信号基準を獲得し、それを維持す
る必要が生じる。

頻繁にチェックをしたり修正したりする必要性がなく長
期間にわたり正確な基準を維持し得る10¹²中１のドリフ
ト率を有する原子周波数標準が現在容易に得られる。遠
隔のクロックを標準化する際の最も困難なことは充分に
正確な同期時間信号を得ることである。一般に現在のネ
ットワークシステムは比較的低いボー速度で作動し、あ
るいはそのようなタイミング源により作動するように設
計されているので１秒以内の精度が有れば充分である。
しかし最近のHF／VHF通信システムの発達により100マイ
クロセカンドから10ミリセカンドの範囲内でのタイミン
グ精度が必要になってきている。

現在では時間信号源に対する必要性は適度に安定したク
ロックと、MSF、WWV又はGBR等の標準時間信号の伝達と
を用いて満たされる。これらのサービスにより用いられ
る高速時間コードは１分間に１度の短いバーストで伝送
される。伝送されるシーケンスは簡単な前置フレームを
含んでおり、次にGMTと日付を与える100ボーのデータコ
ードが続く。原理的には簡単な直列−並列転換がこれら
の伝送されたコードに含まれる情報を解読するのに充分
であるが、実際には不必要な信号を区別し、誤った解読
を避けるため精巧なエラーのチェッキングが必要とな
る。しばしばHF無線スペクトルを広げる不十分な伝搬又
は高い妨害レベルのため時間コード獲得におけるエラー
が生じる。時間コード信号の受信精度は伝送された時間
信号、受信装置の帯域幅及びコーデイングフォーマット
の雑音に対する信号の比に依存している。

本発明の目的は所与の帯域幅に対し従来よりも秀れたタ
イミング精度を提供するためのクロックモデムを提供す
ることである。

本発明の前記目的は、時間コード化された信号を伝送す
るための伝送用のクロックモデムであり、一連の擬似乱
数を示す信号を成生する擬似乱数ゼネレータと、擬似乱
数ゼネレータから出力される信号が時間的に等間隔で配
置されるように擬似乱数ゼネレータへクロッキングパル
スを供給するパルスゼネレータ手段と、擬似乱数ゼネレ
ータが前もって選択された時間間隔の後零を示す所定の
状態にリセットされるように擬似乱数ゼネレータに接続
されたリセット手段と、擬似乱数ゼネレータから出力さ
れる信号を伝送する手段とを含む伝送用のクロックモデ
ムによって達成される。

本発明の前記目的は、更に、一連の擬似乱数により表わ
された一連の時間コード化された信号から前もって選択
された時間間隔内で時間を引き出すための受信用のクロ
ックモデムであり、伝送された信号の示す一連の擬似乱
数と同一の一連の擬似乱数を示す出力信号を生成する受
信用擬似乱数ゼネレータと、受信用擬似乱数ゼネレータ
が伝送された信号と同じ速度でクロッキングされるよう
に受信用擬似乱数ゼネレータに接続された受信用クロッ
クパルスゼネレータと、伝送された一連の擬似乱数を示
す信号を受信する受信手段と、受信用擬似乱数ゼネレー
タによって生成された出力信号と受信された一連の擬似
乱数を示す信号とを同期化する同期化制御回路と、受信
用擬似乱数ゼネレータの出力信号から時間を引き出す解
読手段とを含む受信用のクロックモデムによって達成さ
れる。

本発明を添付図面を参照して説明する。

第１図及び第２図は時間を表すシーケンスを図示してお
り、第３図は伝送クロックモデムの構成図であり、第４
図は第３図の伝送クロックモデムと共に用いられる受信
用クロックモデムの構成図であり、第５図は第４図の受
信用クロックモデムで用いられるPNG同期化回路の構成
図であり、第６図は受信用PNG自動同期化制御回路の一
例のフローチャートであり、第７図は第５図に示された
PNG同期化回路に代わる他のPNG同期化回路の構成図であ
り、第８図は受信用クロックモデムと共に用いるための
サブビット時間レゾルバの構成図であり、第９図は受信
用クロックモデムに組み込まれた電池クロックの説明図
である。

時間クロックモデムはトランスミッタ用の擬似乱数ゼネ
レータ（PNG）から擬似乱数二進データ信号を時間同期
化するためのタイミングパルスを提供する内部の24時間
基準クロックを含む伝送クロックモデムを含んでいる。
次に時間コード化されたデータ信号を日の時間を見出だ
すための受信したコード化された信号を解読する受信用
クロックモデムによる受信のため伝送される。±５ミリ
セカンド（±１／２ビット）の分解能が達成されるな
ら、データ信号のビット率は100ボーでなければならな
い。従って、24時間シーケンスの長さ、即ちこの時間分
解能を生出すために必要とされる擬似乱数シーケンスは
8,640,000(60×60×24×100)ビットの長さであ。第１図
及び第２図はシーケンスが時間を表すためどのようにし
て用いられるかを示している。擬似乱数シーケンス１は
8.64×10⁶より大きなビット長さを有する用に選ばれて
おり、PNGにより10msecの間隔で生成される。

連続的に発生され擬似乱数のシーケンス長さに等しい最
大値を有するPNGが循環的に作動し、異なる擬似乱数が
循環的に繰返される。

24時間毎に一度、例えば真夜中に、内部基準クロックか
らリセットパルスによりPNGは零にリセットされ、従っ
て24時間内に発生させられた擬似乱数のシーケンスは繰
返され、次に各々の数が一日の時間を表わす。PNGは23
番目のレジスタから取られた単一の２を法とするフィー
ドバックネットワークを有する25段階シフトレジスタを
含んでいる。時間３はその時間の直前の25ビットのシー
ケンスにより表される。

第３図は伝送用クロックモデムがどのようにして作動す
るかを図式的に示している。24時間クロック４は入力５
に接続された5MHz基準源から駆動される。24時間クロッ
ク４の第一出力６は、手動の負荷時間装置８を用いて設
定可能な24時間クロック時間をモニタするために備えら
れた液晶ディスプレイ（LCD）７に接続されている。ク
ロックのセットを補助する目的のため第二出力９からは
１Hz基準信号が与えられている。24時間クロック４から
の第三の出力10は擬似乱数ゼネレータ（PNG）11をリセ
ットするためのリセットパルスを供給するために用いら
れる。24時間クロック４が24.00時間を記録すると検出
器12はPNG11にリセットパルスを供給する。24時間クロ
ック４からの第四の出力13はPNG11のクロッキング入力1
4に接続されている。クロッキング率は一秒につき100ビ
ットで擬似乱数データシーケンスがPNG11の出力15に与
えられるようなものである。PNG11が24時間毎にリセッ
トされ、シーケンスが繰返されるためこの擬似乱数デー
タシーケンスの長さは8.64×10⁶ビットである。PNG11の
出力15は、入力17に1KHz基準信号が印加されている周波
数シフトキーイング(Frequency Shift Keying(FSK))変
調器16に接続されている。FSK変調器16は送信クロック
モデムの出力18で約0.3の偏移比を有する1KHzのサブキ
ャリアー変調器信号を生じる。

第３図の構成において、時間ディスプレイ７に表示され
ている時間、即ち24時間クロック４の出力６とPNG11か
ら出力されるデータ15とが同期している必要、即ち同一
の時刻に対応している必要がある。

この同期のために8.64×10⁶クロックパルスゼネレータ1
9が備えられている。

PNG同期化ボタン22を押すとクロックパルスゼネレータ1
9から一連の8.64×10⁶パルスが500KHzの周波数で発生さ
れるようにボタン22及びクロックパルスゼネレータ19は
構成されている。

負荷時間装置８を用いて24時間クロック４を正しい時刻
にセットしてのち、24時間クロック４及びPNG11にクロ
ックパルスゼネレータ19から一連の8.64×10⁶パルスを
供給すると、24時間クロック４は計時した時刻に対応す
る100Hzのクロックを生成してPNG11へ供給し、PNG11は
供給される100Hzのクロック及び一連の8.64×10⁶パルス
に基づいて24時間クロック４が計時した時刻に対応する
擬似乱数を示す信号を生成して出力する。したがって、
PNG11から各時刻に対応する擬似乱数を示す信号が等間
隔に出力されFSK変調器16により変調され伝送される。2
4時間クロック４の出力６が所定の時刻、例えば零時に
対応する内容となったとき零時に対応する擬似乱数を示
す信号をPNG11から出力させるためのリセットパルスが
検出器12からPNG11へ供給される。これによりPNG11はリ
セットされてPNG11の出力15も零時に対応する信号とな
り24時間クロック４とPNG11との同期化が達成される。
その後もPNG11は24時間クロック４から供給される100Hz
のクロック及びクロックパルスゼネレータ19から供給さ
れる一連の8.64×10⁶パルスに基づいて24時間クロック
４が計時した各時刻に対応する擬似乱数を示す信号を生
成して出力する。

第４図は、本発明の受信用クロックモデムの一実施例の
構成を示している。復調器24と共に受信手段を構成する
受信用クロックモデムの入力23で受信された信号は1KHz
FSK復調器24に印加される。次に復調された信号は受信
用擬似乱数ゼネレータ、すなわちPNG26に接続された同
期化制御回路としてのPNG自動同期化検出器25の入力に
接続される。自動同期化検出器25とPNG26とは、PNG26が
入力擬似乱数データと同期化されるようにフィードバッ
クループで互いに接続されている。入力データが１個又
は複数のビットエラーにより劣化するので、PNG26の同
期化が正確になされたどうかをチェックすることが必要
である。チェック手順を以下に説明する。第４図の構成
において、24時間クロック29の内容とPNG26の内容とが
同期している必要、即ち同一の時刻に対応している必要
がある。この同期のためにクロックパルスゼネレータ28
が備えられている。一旦、PNG26が受信された信号に正
確に同期化されると自動同期化検出器25は、伝送クロッ
クモデムを同期化するときにおこなわれる回転に似た高
速フルサイクル24時間クロック回転を開始させるための
信号を出力27に生成する。検出器25の出力27は、この同
期化が完了したことを示す信号を受信すると、クロック
パルスゼネレータ28に供給される。一連のクロックパル
スはPNG26と、入力30に印加された5MHz基準信号により
駆動される24時間クロック29とに供給される。受信用PN
G26の出力31は、検出器が、例えば零時に応答するPNGシ
ーケンスの終りにある擬似乱数を検出したときに、24時
間クロック29とに供給される。PNG26の出力31は、検出
器が、例えば零時に応答するPNGシーケンスの終わりに
ある擬似乱数を検出したときに24時間クロック29用のリ
セットパルスを発生する検出器32に接続されている。従
ってクロックパルスゼネレータ28からの一連のパルスは
PNG26と24時間クロック29とを急速に循環させ、PNGサイ
クルで24.00時間点が到達されると、リセットパルスは
クロック29をリセットする。24時間クロックが（±１／
２ビット内で同期化されたビットである）±５ミリセカ
ンド内で正しい時間を表示し、24時間サイクルが完成さ
れるまで、PNG26と24時間クロック29の両方が高速で動
き続ける。24時間クロック29からの出力33はPNG26に対
する100Hzクロッキング信号を提供する。

PNG26の入力擬似乱数データとの同期化は第５図及び第
６図に示された回路により達成される。トランスミッタ
クロックにおけるように、PNG26は、最大で8.64×10⁶ビ
ットの長さのシーケンスを発生するための23番目の段階
36から取られた２を法とするフィードバックネットワー
ク35を有する25段階シフトレジスタ34を含んでいる。FS
K復調器24の出力37からの擬似乱数信号は、図示されて
いるように入力セレクタスイッチ38が「Fill」（フィ
ル）の位置39に接続されるときPNGシフトレジスタ34に
入る。少くとも25個の入力データビットがシフトレジス
タ34に入るまで、入力スイッチ38は充分な時間「Fill」
位置39にとどまる。次にスイッチ38は、PNG回路を完成
するためシフトレジスタ34の周りでフィードバックルー
プ41を形成し、同時にシフトレジスタからの入力データ
信号をブロックする位置40に接続される。このようにし
て形成されたフィードバックループ41を有するシフトレ
ジスタ34は、同期化が正しく達成されたかどうかをチェ
ックするため入力データ信号と比較される独立した擬似
乱数データシーケンスをうみ出すPNG26を構成する。シ
フトレジスタ34へのデータの「Fill」にエラーがないな
ら、PNG26からの乱数データシーケンスは伝送された信
号と同一のものであるとみなすことができる。シフトレ
ジスタ34へのデータの「Fill」が不正確、又はその後受
信した入力信号にエラーがある場合には、PNG26からの
出力と受信した信号と比較するときビットエラーが見出
される。これらのビットエラーは、第二入力44にPNG26
からの出力が供給される２を法とする回路42の第一入力
43に受信した信号を供給することにより計数することが
できる。ビットエラーが存在するときは常に２を法とす
る回路42の出力で信号が生成される。次にビットエラー
の数がカウンタ45により計数され、ビットエラー率（BE
R）が前もって選択されたしきい値を越えるとき、出力
信号は、シフトレジスタ34への新しい入力データの「Fi
ll」を許容するためスイッチ38の位置を逆転させる再同
期化制御回路46に供給される。このプロセスはBERがエ
ラーのない「Fill」が得られたことを示すまで繰返され
る。

「Fill」の間入力信号ビットエラー率が高いならシフト
レジスタ34を正しく満たす可能性は非常に小さくなる。

「Fill」が不正確なら、PNGシーケンスと入力シーケン
スとの間で測定されるエラー率は、両方のシーケンスに
統計的な関連性がないため、常に50％となる。

従って、「Fill」の後測定されたエラー率は「Fill」操
作の成功を確認するのに用いることができる。

「Fill」が不正確であった場合エラー率が常に50％とな
り「Fill」が正確ならエラー率が50％以下となるため、
PNG同期化を検出することができる。理論的には、「Fil
l」が不正確ならエラー率が常に50％であるため、再同
期化制御回路46のしきい値を丁度50％のBERにセットす
ることができるしかし、この場合、BERの意味ある読取
りを確実に行うため非常に長い測定期間が必要とされる
ため、このように高いしきい値は実際にありえない。そ
うしないと測定されたBERが実際の値よりも若干低いの
で、不正確な「Fill」が（正確なものとして）受容され
てしまう。これは通常の統計上の平均化特性によるため
であり、標本化エラー理論に関連している。これが生じ
るとPNGは同期化されず、一日の時間が誤って解読され
る。エラーしきい値を下げることにより、ビットエラー
率を測定するために要する時間を短縮することができ
る。しかしエラーしきい値を小さくしすぎるとPNG26
は、入力BERがこのしきい値以下である限り「Fill」が
正確である時でも再同期化制御回路46は補充(re-fill)
を指示し続ける。従ってPNG26が短時間で正確に同期化
することを確保するため妥協を図り、しきい値を適切な
値に設定する必要がある。

第６図にはこの妥協の例が図示されている。この例では
224個の入力ビット中に存在するエラービットの個数が8
0以下であれば同期化が成功したものと見なすようにし
ている。即ち、この例では擬似同期化が生じる可能性が
10⁵回の試みの中でたった一回であるような36％の入力B
ERを採用している。一旦、PNG26への入力データ「Fil
l」が完成されると（この例では、時間は、その時間の
直前の32ビットのシーケンスで表され、従ってPNG26を3
2個の入力データビットで「Fill」するようにしてい
る）、比較器48の入力47に供給される入力データシーケ
ンス中の次の224個の入力データビット（以下チェッキ
ングビットと呼ぶ）はPNG26の出力49に得られる224個の
出力ビットと比較される。比較器48は又検出されたエラ
ービットの数を計数し、回路50は、この計数されたエラ
ービットの数が80以下であれば、8.64×10⁶パルスによ
り24時間クロック29とPNG26とを進ませて同期させ、且
つクロックを一日の正しい時間にセットするために出力
27で信号を生成する。比較器48により計数されたビット
エラーの数が80よりも大きいなら、PNG26を次の32個の
入力ビットで再び満たすため回路51によりPNG26の補充
を開始させる信号が生成される。次にこの手順は正確な
同期化が達成されるまで繰返される。

第７図は、第５図及び第６図の基本的自動同期化制御回
路が同期化手順を早めるためどのようにして変形されう
るかを示している。これは、FSK復調器24の出力37から
のデータ入力と受信機PNG26との間で接続された高速再
循環シフトレジスタ53に224「Fill」チェッキングビッ
トを記憶させることによりおこなわれる。

「Fill」の後おこなわれたエラー率測定は高速でオフラ
インでおこなわれる。このように同期化チェックは例え
ば10ミリセカンド以下の１ビット期間内で行なわれる。

チェックが満足すべきものであるなら、データ入力とPN
G出力とは同期化されており、回路は前と同様に作動す
る。もし不正確ならば補充とチェックが再びおこなわれ
る。このように「Fill」と同期化チェッキングとは2.56
秒から0.25秒以下にまで短縮することができる。

受信用PNGと入力データ信号との間の最大の誤差は、同
期化後±１／２ビット以内であるため受信用クロックモ
デムの正確さは常に±５ミリセカンドよりもよい。雑音
に対する入力信号の比が3KHz帯域幅において０dBよりも
良いなら、時間誤差が通常±１ミリセカンド内にあるよ
うにするため受信装置でのビット同期化を改良すること
ができる。これは入力データ信号と受信用PNG出力信号
の位相を調節することによりおこなわれる。この位相技
術によりはるかに高い雑音レベルに対処することができ
るが、しかしそうするためにはフィルタリングと位相ロ
ッキング(locking)のための非常に長い平均化期間を必
要とする。これは実行不可能である。なぜならばモデム
がフェージングで雑音のあるチャネル上で正しく作動す
るならPNGの急速な同期化が後に続く高速初期位相ロッ
キングを必要とするからである。第８図は補そく速度を
危険にさらすことなくサブビットタイミング分解能を提
供する代わりの方法を示している。これは同期化を完成
させた後入力信号を受信用PNGからの出力と相互相関さ
せることによりおこなわれる。

入力データ信号上の雑音とひずみとは数秒間にわたり積
分することにより最小化される。10個の相互相関積分値
を10ミリセカンドの範囲にわたり（±１／２ビット）測
定する。これにより入力データ信号と受信用PNG信号と
の間の相対的遅延を検出することができる。この遅延が
測定され得る正確さは雑音に対する入力信号の比と相互
相関プロセスの積分時間とに依存している。積分時間が
１秒の場合、該時間の90％に亘ってタイミング誤差を10
0μｓ以内にするためには、3KHz BWにおいて雑音に対す
る入力信号の比は-4dBか或いはそれ以上でなければなら
ない。

モデムが雑音に対し-8dBキャリアまで作動し、100マイ
クロセカンド或いはそれ以上のタイミング精度を維持す
るためには、積分時間が10秒或いはそれ以上でなければ
ならない。FSK復調器24の出力37からの信号はクロック
入力55に1KHzクロッキング信号の印加される10段階10ms
ecアナログ遅延線54に供給される。従って連続段階間の
時間間隔は1msecであり、全体の遅延は10msecである。1
0msecの遅延は信号データの連続ビット間の時間間隔に
等しい。PNG26からの擬似乱数データ出力49は通常１／
２ビット（５msec）だけ入力信号上で遅延される。この
PNG26からの遅延出力は並列の10個の乗算器59-60の第一
入力57-58に接続されており、そのうちの２個の乗算器
だけが図示されている。遅延線54からの10個のタップ出
力63-64が乗算器の第二入力61-62に夫々接続されてい
る。乗算器59-60からの生成出力は夫々時定数がほぼ１
秒である積分器65-66に供給される。積分器65-66からの
10個の出力は各々クロック入力70に1KHzクロッキング信
号が供給されている10段階遅延線マルチプレクサ69のタ
ップ67-68に接続される。各積分器は、遅延線54及びPNG
から乗算器に入力される２つの信号の間の相関が高い程
振幅が大きくなるような信号をマルチプレクサ69に供給
する。

マルチプレクサ69は、積分器65-66から出力される10個
の信号を順次100Hz低域通過フィルタ72に出力71として
送出する。フィルタ72からは、曲線73で示す信号が出力
される。

この信号の各周期は遅延線54のタップ63-64から出力さ
れる10個の信号により形成され、ピーク75はこの10個の
信号のうちPNG出力に対して最も高い相関を有するもの
に対応している。フィルタ72からの出力は24時間クロッ
ク29の出力33からの100Hzクロッキング信号により同期
されるピーク検出器時間レゾルバ回路74に接続されてい
る。時間レゾルバ74は10msec間隔毎にフィルタ72からの
ピーク信号出力の測定をおこない、次にデータクロック
パルスと曲線73から測定されたピーク信号75との間の時
間差を決定する。時間レゾルバ回路74からの出力76はア
ナログ信号であり、これは±5msecの範囲内での±100μ
secの精度の時間エラーを表わしている。

受信用クロックモデムには第９図に示されたように電池
で作動するクロックが含まれている。電池クロックは電
力供給装置80により電源79から電力が与えられるLCDデ
ィスプレー装置78が与えられた24時間クロック77であ
る。電力供給装置80は電池クロックに７日間迄の電力を
供給する18amp時間再充電し得る電池を含んでいる。24
時間クロック77は5MHz水晶発振器81により制御されてい
る。この代りに、端子82を介してセシウム源のような代
替基準源に接続しても良い。24時間クロック77の時間は
負荷時間(Load Time)入力83によりセットされ、電池ク
ロックの測定をチェックする目的のため1Hz出力基準信
号が出力84で与えられている。電池クロックを備えるこ
とは２つの利点を有する。第一に外部からの電力供給の
必要性がなく、第２に装置を運搬することが可能であ
る。絶対時間と相対時間の両方を提供するため受信用ク
ロックモデムの中に２個の独立したクロックを有するこ
とが望ましい。電池クロックが絶対時間を提供し、他方
伝送クロックは相対時間を提供する。

モデムの動作は、窮極的には受信用コードゼネレータの
遠隔プログラミング装置、特に雑音又は妨害の存在下で
作動する時間シーケンスとの同期化を達成する能力に依
存している。

受信用クロックPNGの同期化がHF無線回路上でなされる
時これは特に重要であり、前記のように同期化検出回路
に安全装置を組み入れることによりPNGが不正確な同期
化を達成することから保護することが必要となる。従っ
てモデムの動作は２つの方法即ち a.正確な同期化を達成するために要する時間と b.擬似同期化を得る可能性とで量子化することができる。

正確な同期化をうるのに要する時間は入力BERと受信用P
NGシフトレジスタの長さとに依存している。PNGシフト
レジスタを満たす25或いはそれ以上の正確な入力データ
ビットを得る可能性がより少なくなるため、入力BERが
高くなればなるほど、同期化を得るのに要する時間は長
くなる。従って同期化されるために要する時間は少くと
も一つの（全て正確な）25−ビット「Fill」を受信した
ことを保証するのに必要とされる受信用PNG「Fills」の
数に正比例している。

PNG26の同期化を得るのに要する時間は作られた「Fill
s」の数に正比例しており、PNGを満たすため及び同期化
をチェックするのに要する時間が2.56秒（100ビット／s
ecで256ビット）であるとき、同期化時間は2.56ｎ秒で
あり、ここでｎは第５図及び第６図に示された基本的自
動化を採用するとき同期化を得るための「Fills」の数
である。224個の入力ビット中に存在するエラービット
の数が80以下であれば、同期化が完了したものとみなす
ようにした場合、入力信号がランダム雑音であるとき擬
似同期化を得る可能性は10⁵回の試みの中で１回である
ということが示される。エラーしきい値がこれよりも低
くセットされたなら擬似同期化に対する保護は改善され
る。しかし正確な同期化を検出する可能性は減少する。

同様に、しきい値レベルを増加させると、擬似同期化の
可能性はより高くなる。しかし入力信号ビットエラー率
が非常に高い場合でも従来に比べ受信用PNGは正確な同
期化を認識することができる。

本発明は、狭い伝送帯域幅と、不十分な雑音に対する入
力信号の比と共に作用し、しかも優れた保証された測定
精度を保持する能力とを有する時間コード信号フォーマ
ットを提供する。このようなシステムは、フェージン
グ、多重通路、及び他の無線信号からの妨害に対向する
ためHF上空波無線リンクが用いられるとき必要とされる
が、しかしそれは又使用される前に記録されねばならな
い時間をコード化する他の多くの信号形に対しても特に
有用である。時間クロックモデムの正確さは最初に第８
図に示されたようなサブビットタイミングレゾルバを導
入することにより改良される。しかしこの技術は長い積
分時間を必要とし、フェージング又は分散が存在してい
るなら不適当である。第二に、精度は伝送されたビット
速度を増加させることにより改良される。ビット速度が
1Kビット／secであれば最大タイミング誤差は±１／２
ミリ秒にすぎない。より高い速度に対してはエラーはそ
れに比例して減らされる。しかしこの方法は伝送された
帯域幅を制限する限定がないときにのみ受容される。本
発明は25段階シフトレジスタにおけるたった一つのフィ
ードバックループを用いる簡単なPNGの形に関して説明
されたが、PNGシーケンスの異なる部分間のより高い程
度の直交性を提供するためより精巧なPNGを用いること
ができる。この技術は月毎の或いは年毎の擬似乱数シー
ケンスに適用され得るが、しかしこれらの場合同期化を
見つけ出す時間は24時間シーケンスに比較して長い。

擬似乱数シーケンスを拡張する代りに、基本時間間隔
を、日、月又は年のような追加情報を含むように伝送さ
れた信号の時間分割多重化を用いることにより拡張する
ことができる。例えば伝送された100毎のビットはこの
追加情報を移送し得る。受信した信号が雑音により劣化
させられても受信装置は同期を維持することが可能であ
るため、時間分割多重化は受信装置の時間信号を得る可
能性に大きな影響を及ぼさない。次に受信装置には、追
加情報データビットを抽出するための、及び幾つかのそ
のようなビットを得た後、雑音による情報の劣化を防止
するため簡単な多数決を実行するための同期検出器が与
えられている。

本発明は1KHz基準周波数のFSK変調に関して説明され
た。FSKは放送に影響を与えることなく国内無線送信機
を介して送ることができるという利点を有している。し
かし、音の振幅変調を用いることも可能である。単一の
周波数を用いることにより、更に通信技術者にとり有用
な情報がサブビットタイミングレゾルバから抽出され
る。サブビットタイミングレゾルバからの出力における
ピークの数を求めることにより多重通路伝搬に関する情
報が得られる。観察されるモードの数が多すぎてリンク
が正常に動作しないような場合には、マイクロプロセッ
サを用いても良く、このとき分解されるピークの数は通
信の品質を表わす。

特許請求の範囲の理念を逸脱せずに本発明の他の変更は
当業者には明白であろう。

図面の簡単な説明第１図及び第２図は時間を表すシーケンスの説明図、第
３図は伝送用クロックモデムの構成図、第４図は第３図
のクロックモデムと共に用いられる受信用クロックモデ
ムの構成図、第５図は第４図のクロックモデムで用いら
れるPNG同期化回路の構成図、第６図はPNG自動同期化制
御回路の一例のフローチャート、第７図は第５図に示さ
れたPNG同期化回路に代わる他のPNG同期化回路の構成
図、第８図は受信用クロックモデムと共に用いるための
サブビット時間レゾルバの構成図、第９図は受信用クロ
ックモデムに組み込まれた電池クロックの説明図であ
る。

4,29……24時間クロック、７……時間ディスプレイ、1
2,32……ディテクトエンド、11,26……PNG、16……FSK
モジュレータ、19,28……クロックパルスゼネレータ、2
4……復調器。

Claims

【特許請求の範囲】

【請求項１】時間コード化された信号を伝送するための
伝送用のクロックモデムであり、一連の擬似乱数を示す信号を生成する擬似乱数ゼネレー
タ(11)と、擬似乱数ゼネレータから出力される信号が時間的に等間
隔で配置されるように擬似乱数ゼネレータへクロッキン
グパルスを供給するパルスゼネレータ手段(19,22)と、擬似乱数ゼネレータが前もって選択された時間間隔の後
零を示す所定の状態にリセットされるように擬似乱数ゼ
ネレータに接続されたリセット手段(4,12)と、擬似乱数ゼネレータから出力される信号を伝送する手段
(16)と、を含む伝送用のクロックモデム。
【請求項２】リセット手段(4,12)は前もって選択された
時間間隔の夫々の終りで出力リセット信号を生成するた
めの伝送基準クロック(4)を含む特許請求の範囲第１項
に記載のクロックモデム。
【請求項３】パルスゼネレータ手段は前もって選択され
た時間間隔内で擬似乱数ゼネレータにより生成される信
号によつて示される擬似乱数に等しい数のクロッキング
パルスを擬似乱数ゼネレータに加えるため、及び擬似乱
数ゼネレータと伝送基準クロックとを同期化すべく前も
って選択された時間間隔だけ伝送基準クロックを同時に
進ませるため始動されるクロックパルスゼネレータ(19)
を備えている特許請求の範囲第２項に記載のクロックモ
デム。
【請求項４】一連の擬似乱数により表わされた一連の時
間コード化された信号から前もって選択された時間間隔
内で時間を引き出すための受信用のクロックモデムであ
り、伝送された信号の示す一連の擬似乱数と同一の一連の擬
似乱数を示す出力信号を生成する受信用擬似乱数ゼネレ
ータ(26)と、受信用擬似乱数ゼネレータが伝送された信号と同じ速度
でクロッキングされるように受信用擬似乱数ゼネレータ
に接続された受信用クロックパルスゼネレータ(28)と、伝送された一連の擬似乱数を示す信号を受信する受信手
段(23,24)と、受信用擬似乱数ゼネレータによって生成された出力信号
と受信された一連の擬似乱数を示す信号とを同期化する
同期化制御回路(25)と、受信用擬似乱数ゼネレータの出力信号から時間を引き出
す解読手段(29,32)とを含む受信用のクロックモデム。
【請求項５】解読手段は引き出された時間を表示するた
めの受信用基準クロック(29)と、受信用擬似乱数ゼネレ
ータに接続されており、受信用基準クロックを零にリセ
ットするためのリセット信号を生成するために受信用擬
似乱数ゼネレータにより供給され前もって選択された時
間間隔の終りを表わす出力信号の示す数に応答する検出
器(32)とを含む特許請求の範囲第４項に記載のクロック
モデム。
【請求項６】受信用擬似乱数ゼネレータが少くとも一つ
のフィードバックループ及び受信された時間コード化さ
れた擬似乱数を示す信号を受信用シフトレジスタ(34)に
送るための手段を含むシフトレジスタ回路と、受信され
た信号が受信用シフトレジスタに送られる間フィードバ
ックループが切断される第一の位置と、受信された信号
が受信用シフトレジスタから切断されフィードバックル
ープが接続される第二位置との間で作動するスイッチ手
段(38)とを含む特許請求の範囲第５項に記載のクロック
モデム。
【請求項７】受信用クロックパルスゼネレータは前もっ
て選択された時間間隔内に伝送される信号の示す擬似乱
数に等しい数のクロッキングパルスを受信用擬似乱数ゼ
ネレータに加えるため、及び受信用擬似乱数ゼネレータ
と受信用基準クロックとを同期化するため前もって選択
された時間間隔だけ受信用基準クロックを同時に進ませ
るために能動化される特許請求の範囲第６項に記載のク
ロックモデム。
【請求項８】同期化制御回路は受信用擬似乱数ゼネレー
タからの出力信号と受信した擬似乱数を示す信号との同
期化をチェックする比較器手段を含む特許請求の範囲第
４項から第７項のいずれか一項に記載のクロックモデ
ム。
【請求項９】比較器手段はビットエラーの割合を計算す
るエラーカウンタ(45)と、ビットエラーの割合が所定の
しきい値を越えるとき出力を生成する識別器(50)と、受
信した信号を受信用シフトレジスタに再接続させるため
識別器からの出力を受信するとき作動する再同期化制御
装置(46)とを含む特許請求の範囲第８項に記載のクロッ
クモデム。
【請求項１０】同期化制御回路は受信用擬似乱数ゼネレ
ータからの出力信号と受信した信号との間の位相差を決
定する手段を含んでおり、前記位相差は受信用擬似乱数
ゼネレータの同期化された出力信号から引き出された時
間を修正するために用いられる特許請求の範囲第４項に
記載のクロックモデム。
【請求項１１】解読手段は電池で作動するクロック(77)
を含む特許請求の範囲第４項に記載のクロックモデム。