JPH0659757A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0659757A JPH0659757A JP5172072A JP17207293A JPH0659757A JP H0659757 A JPH0659757 A JP H0659757A JP 5172072 A JP5172072 A JP 5172072A JP 17207293 A JP17207293 A JP 17207293A JP H0659757 A JPH0659757 A JP H0659757A
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- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【目的】 出力バッファ及びクロックドライバを含む集
積回路バッファの立ち上がり時間及び／または立ち下が
り時間を制御するのに使用される制御電圧を生成する回
路を提供すること。 【構成】 本発明は、サンプリングされた信号（一般的
には電圧）が基準信号（電圧）と比較される。この比較
によりフィードバックされる制御信号が生成されて、基
準バッファからサンプリングされた信号を各常状態値に
到達するようにさせる。この制御信号は、所望の負荷を
駆動するバッファの立ち上がり時間、または立ち下がり
時間、またはその両方を制御するのに使用される。この
ようにして、バッファ動作の一定スピードが得られる。
基準バッファへの駆動信号は、所望の負荷を駆動する実
際のバッファ（単一の基準バッファにより制御される複
数のバッファ）に対する駆動信号とは独立している。
積回路バッファの立ち上がり時間及び／または立ち下が
り時間を制御するのに使用される制御電圧を生成する回
路を提供すること。 【構成】 本発明は、サンプリングされた信号（一般的
には電圧）が基準信号（電圧）と比較される。この比較
によりフィードバックされる制御信号が生成されて、基
準バッファからサンプリングされた信号を各常状態値に
到達するようにさせる。この制御信号は、所望の負荷を
駆動するバッファの立ち上がり時間、または立ち下がり
時間、またはその両方を制御するのに使用される。この
ようにして、バッファ動作の一定スピードが得られる。
基準バッファへの駆動信号は、所望の負荷を駆動する実
際のバッファ（単一の基準バッファにより制御される複
数のバッファ）に対する駆動信号とは独立している。
Description
【０００１】
【産業上の利用分野】本発明はバッファを有する半導体
集積回路に関する。
集積回路に関する。
【０００２】
【従来の技術】半導体集積回路（ＩＣ）は、出力バッフ
ァにより駆動される導電体を介して、外部素子と接続さ
れている。別のタイプのバッファは「クロックドライ
バ」とも称され、クロック信号を分配するのに使用され
る。このクロックドライバは、ある場合には、クロック
信号を受信する回路として、同一の集積回路の上に配置
される。オンチップまたはオフチップ駆動の何れかの応
用においては、バッファは十分な電流駆動能力を有し、
所望のスピードで信号が伝送できるように、十分な速度
で駆動導体（及び駆動回路）に表れる容量性負荷を充電
（チャージ）及び放電（ディスチャージ）をする能力を
有する。このバッファが低論理レベル（０ボルト）から
高論理レベル（３または５ボルト）に電圧を上げる時間
は立ち上げ時間と称される。同様に、高論理レベルから
低論理レベルに電圧を下げる時間は立ち下げ時間と称さ
れる。ＣＭＯＳ集積回路においては、データを外部の素
子に伝送するスピードは数十百万ビット／秒であるが、
近い将来１億ビット／秒となる可能性がある。それ故
に、立ち上がり時間及び立ち下がり時間は、現在では約
１０ナノ秒以下であるが、将来はさらに短くする必要が
ある。
ァにより駆動される導電体を介して、外部素子と接続さ
れている。別のタイプのバッファは「クロックドライ
バ」とも称され、クロック信号を分配するのに使用され
る。このクロックドライバは、ある場合には、クロック
信号を受信する回路として、同一の集積回路の上に配置
される。オンチップまたはオフチップ駆動の何れかの応
用においては、バッファは十分な電流駆動能力を有し、
所望のスピードで信号が伝送できるように、十分な速度
で駆動導体（及び駆動回路）に表れる容量性負荷を充電
（チャージ）及び放電（ディスチャージ）をする能力を
有する。このバッファが低論理レベル（０ボルト）から
高論理レベル（３または５ボルト）に電圧を上げる時間
は立ち上げ時間と称される。同様に、高論理レベルから
低論理レベルに電圧を下げる時間は立ち下げ時間と称さ
れる。ＣＭＯＳ集積回路においては、データを外部の素
子に伝送するスピードは数十百万ビット／秒であるが、
近い将来１億ビット／秒となる可能性がある。それ故
に、立ち上がり時間及び立ち下がり時間は、現在では約
１０ナノ秒以下であるが、将来はさらに短くする必要が
ある。
【０００３】急峻な立ち上がり時間及び立ち下がり時間
を有する信号に関連する問題の一つは、集積回路の他の
部分で発生する電気ノイズである。すなわち浮遊キャパ
シタンス及びインダクタンスが、信号エネルギーのある
部分を集積回路の他の部分、すなわちＩＣへつながる他
の導体に流してしまうことである。さらに接地パスのイ
ンダクタンスは、大きなバッファを切り換えることによ
って発生する急速な電流変化によって、電圧スパイクを
発生させる。これらの問題は立ち上がり時間及び立ち下
がる時間が短くなりにつれて厳しくなる。多くの場合に
おいては、集積回路のバッファの設計は、立ち上がり時
間及び立ち下がり時間が最悪の場合においても、負荷を
駆動するほど十分速いようにしている。ＣＭＯＳ集積回
路においては、この最悪の条件とは、公称処理スピード
よりも遅く低い電力供給電圧と高動作温度である。とこ
ろが、この状態で、最良の条件下においては、立ち上が
り時間及び立ち下がり時間は、過大なノイズを生成する
ほどそれらは短くなってしまう。この「処理スピード」
とは、あるＩＣの製造プロセスにおける許容差に起因し
て、ある種のＩＣは、通常のすなわち平均的な処理プロ
セスによって生成されるＩＣに比較して、その処理スピ
ードが速くなったり、遅くなったりすることを意味す
る。すなわちある製造ラインにおいて、平均のものより
速い切り換えスピードを有する素子を生成するものは
「速い処理」と称し、逆に、平均より遅いものは「遅い
処理」と称する。
を有する信号に関連する問題の一つは、集積回路の他の
部分で発生する電気ノイズである。すなわち浮遊キャパ
シタンス及びインダクタンスが、信号エネルギーのある
部分を集積回路の他の部分、すなわちＩＣへつながる他
の導体に流してしまうことである。さらに接地パスのイ
ンダクタンスは、大きなバッファを切り換えることによ
って発生する急速な電流変化によって、電圧スパイクを
発生させる。これらの問題は立ち上がり時間及び立ち下
がる時間が短くなりにつれて厳しくなる。多くの場合に
おいては、集積回路のバッファの設計は、立ち上がり時
間及び立ち下がり時間が最悪の場合においても、負荷を
駆動するほど十分速いようにしている。ＣＭＯＳ集積回
路においては、この最悪の条件とは、公称処理スピード
よりも遅く低い電力供給電圧と高動作温度である。とこ
ろが、この状態で、最良の条件下においては、立ち上が
り時間及び立ち下がり時間は、過大なノイズを生成する
ほどそれらは短くなってしまう。この「処理スピード」
とは、あるＩＣの製造プロセスにおける許容差に起因し
て、ある種のＩＣは、通常のすなわち平均的な処理プロ
セスによって生成されるＩＣに比較して、その処理スピ
ードが速くなったり、遅くなったりすることを意味す
る。すなわちある製造ラインにおいて、平均のものより
速い切り換えスピードを有する素子を生成するものは
「速い処理」と称し、逆に、平均より遅いものは「遅い
処理」と称する。
【０００４】この速度要件を満足するバッファの設計
は、ノイズの要件を満たすことができず、またその逆も
起こりうる。低いノイズしか生成しないような集積回
路、かつ十分な高速データ速度で導体及び大きな容量性
負荷を有する他の回路と通信することのできる集積回路
が望まれている。このバッファ切り換えスピードと生成
されるノイズを制御する従来の技術が図１に示されてい
る。プレドライバトランジスタ１０２、１０３は、駆動
信号をプルアップ出力トランジスタ１００に供給し、プ
レドライバトランジスタ１０６、１０７は、駆動信号を
プルダウン出力トランジスタ１０１に提供する。処理ス
ピード、温度、供給電圧のようなファクタが切り換えス
ピードを増加させる傾向にあると、制御電圧ＶＣＰも増
加する。このＶＣＰの増加はゲート、ソース間電圧を減
少し、その結果ｐチャネルトランジスタ１０５の導電性
を減少させて、バッファ立ち下がり時間を制御するプル
ダウン出力トランジスタ１０１への駆動信号を減少させ
る。逆に、電圧ＶＣＰがｐチャネルトランジスタ１０５
の導電性を増加させるために、これらのファクタが切り
換えスピードを減少させる傾向にあるときは、電圧ＶＣ
Ｐも減少する。この制御電圧ＶＣＮは、ｎチャネルトラ
ンジスタ１０４の導電性に同様に影響を及ぼすように、
生成されると、それによりプルアップ出力トランジスタ
１００への駆動信号を制御し、それによりバッファ立ち
上がり時間を制御する。かくして、このバッファ切り換
えスピードとノイズは、これらのファクタの変化に対し
一定に保持している。尚、このバッファにより駆動され
る出力負荷はキャパシタンスＣloadとして示されてい
る。
は、ノイズの要件を満たすことができず、またその逆も
起こりうる。低いノイズしか生成しないような集積回
路、かつ十分な高速データ速度で導体及び大きな容量性
負荷を有する他の回路と通信することのできる集積回路
が望まれている。このバッファ切り換えスピードと生成
されるノイズを制御する従来の技術が図１に示されてい
る。プレドライバトランジスタ１０２、１０３は、駆動
信号をプルアップ出力トランジスタ１００に供給し、プ
レドライバトランジスタ１０６、１０７は、駆動信号を
プルダウン出力トランジスタ１０１に提供する。処理ス
ピード、温度、供給電圧のようなファクタが切り換えス
ピードを増加させる傾向にあると、制御電圧ＶＣＰも増
加する。このＶＣＰの増加はゲート、ソース間電圧を減
少し、その結果ｐチャネルトランジスタ１０５の導電性
を減少させて、バッファ立ち下がり時間を制御するプル
ダウン出力トランジスタ１０１への駆動信号を減少させ
る。逆に、電圧ＶＣＰがｐチャネルトランジスタ１０５
の導電性を増加させるために、これらのファクタが切り
換えスピードを減少させる傾向にあるときは、電圧ＶＣ
Ｐも減少する。この制御電圧ＶＣＮは、ｎチャネルトラ
ンジスタ１０４の導電性に同様に影響を及ぼすように、
生成されると、それによりプルアップ出力トランジスタ
１００への駆動信号を制御し、それによりバッファ立ち
上がり時間を制御する。かくして、このバッファ切り換
えスピードとノイズは、これらのファクタの変化に対し
一定に保持している。尚、このバッファにより駆動され
る出力負荷はキャパシタンスＣloadとして示されてい
る。
【０００５】制御電圧ＶＣＰとＶＣＮを生成する方法
が、米国特許第４８２３０２９号に開示されている。同
明細書の図２から５に示された制御電圧生成用回路は多
くの応用に利用可能である。しかし、切り換えスピード
に影響を及ぼすようなファクタのあらゆる変化に対して
は、この生成回路がＤＣ制御電圧を生成するのに使われ
ているときには対応が難しい。出力バッファを生成する
他の方法が米国特許第４５６７３７８号に開示されてい
る。同明細書の記載によれば、バッファ出力信号はラン
プ生成器の出力と比較される。出力信号がこのランプ信
号よりも速く立ち上がるか、あるいは立ち下がる場合に
は、フィードバック信号が、バッファのスピードをこの
ランプ信号により正確に応答させて調整する。しかし、
この方法は各バッファの出力信号をモニタし、各バッフ
ァに対し、余分なモニタ回路及び各バッファに対するラ
ンプ回路を必要とする。
が、米国特許第４８２３０２９号に開示されている。同
明細書の図２から５に示された制御電圧生成用回路は多
くの応用に利用可能である。しかし、切り換えスピード
に影響を及ぼすようなファクタのあらゆる変化に対して
は、この生成回路がＤＣ制御電圧を生成するのに使われ
ているときには対応が難しい。出力バッファを生成する
他の方法が米国特許第４５６７３７８号に開示されてい
る。同明細書の記載によれば、バッファ出力信号はラン
プ生成器の出力と比較される。出力信号がこのランプ信
号よりも速く立ち上がるか、あるいは立ち下がる場合に
は、フィードバック信号が、バッファのスピードをこの
ランプ信号により正確に応答させて調整する。しかし、
この方法は各バッファの出力信号をモニタし、各バッフ
ァに対し、余分なモニタ回路及び各バッファに対するラ
ンプ回路を必要とする。
【０００６】
【発明が解決しようとする課題】本発明の目的は、高速
デーダ速度おいても、導体を介して他の回路と通信する
のに、低いノイズしか生成しないような集積回路を提供
することである。このために、例えば出力バッファ及び
クロックドライバを含む集積回路バッファの立ち上がり
時間及び／または立ち下がり時間を制御するのに使用さ
れる制御電圧を生成する技術を提供することである。
デーダ速度おいても、導体を介して他の回路と通信する
のに、低いノイズしか生成しないような集積回路を提供
することである。このために、例えば出力バッファ及び
クロックドライバを含む集積回路バッファの立ち上がり
時間及び／または立ち下がり時間を制御するのに使用さ
れる制御電圧を生成する技術を提供することである。
【０００７】
【課題を解決するための手段】本発明の方法において
は、周期的信号により駆動される基準バッファは、所望
の負荷を駆動するバッファの性能を模擬する。この基準
バッファの切り換えの間、サンプリングされる周期的信
号を生成する。このサンプル化信号は、実際の負荷を駆
動するバッファのスピードを一定に維持するような制御
信号を生成する。バッファは単一の基準回路により生成
される制御信号から制御される。
は、周期的信号により駆動される基準バッファは、所望
の負荷を駆動するバッファの性能を模擬する。この基準
バッファの切り換えの間、サンプリングされる周期的信
号を生成する。このサンプル化信号は、実際の負荷を駆
動するバッファのスピードを一定に維持するような制御
信号を生成する。バッファは単一の基準回路により生成
される制御信号から制御される。
【０００８】本発明は、周期的信号（クロック）により
駆動される基準バッファの波形をサンプリングすること
によって生成される制御電圧を有する集積回路バッファ
に関する。この実施例においては、サンプリングされた
信号（一般的には電圧）が基準信号（電圧）と比較され
る。この比較によりフィードバックされる制御信号が生
成されて、基準バッファからサンプリングされた信号を
各常状態値に到達するようにさせる。この制御信号は、
所望の負荷を駆動するバッファの立ち上がり時間、また
は立ち下がり時間、またはその両方を制御するのに使用
される。このようにして、バッファ動作の一定スピード
が得られる。基準バッファへの駆動信号は、所望の負荷
を駆動する実際のバッファ（単一の基準バッファにより
制御される複数のバッファ）に対する駆動信号とは独立
している。
駆動される基準バッファの波形をサンプリングすること
によって生成される制御電圧を有する集積回路バッファ
に関する。この実施例においては、サンプリングされた
信号（一般的には電圧）が基準信号（電圧）と比較され
る。この比較によりフィードバックされる制御信号が生
成されて、基準バッファからサンプリングされた信号を
各常状態値に到達するようにさせる。この制御信号は、
所望の負荷を駆動するバッファの立ち上がり時間、また
は立ち下がり時間、またはその両方を制御するのに使用
される。このようにして、バッファ動作の一定スピード
が得られる。基準バッファへの駆動信号は、所望の負荷
を駆動する実際のバッファ（単一の基準バッファにより
制御される複数のバッファ）に対する駆動信号とは独立
している。
【０００９】
【実施例】図２に基準バッファとサンプリング回路が図
示されている。このＣＬＯＣＫ信号が「ハイ（高）」に
なると、インバータ２１０の出力は「ロウ（低）」にな
り、ｐチャネルプルアップランジスタ２０１を導通させ
る。この導通により基準キャパシタＣrefを所定の高値
にチャージして、電圧Ｖ1はまずＶDDになるようにす
る。このＣＬＯＣＫが「ロウ」になると、インバータ２
１０の出力は「ハイ」になって、ｐチャネルプルアップ
ランジスタ２０１はその導通状態を終了する。インバー
タ対２０８−２０９（Ｖ3）の出力が「ハイ」になる
と、ｎチャネルプルダウンランジスタ２０２は導通する
ようになる。このｎチャネルプルダウンランジスタ２０
２が導通すると、電流Ｉoutはインピーダンス（抵抗）
Ｒを介して流れ、Ｃr efを放電する。抵抗Ｒにかかる電
圧Ｖ2はＣＬＯＣＫ信号が「ロウ」になる時間に比較し
て、遅延した時間でサンプルアンドホールド回路２０４
によりサンプリングされる。そのためこのサンプリング
されたＶ2はキャパシタＣrefが如何に速く放電されるか
に関する情報を、そしてｎチャネルプルダウンランジス
タ２０２のスピードに関する情報を保持する。この情報
は図１に示すバッファの立ち下がり時間を制御する制御
信号ＶＣＰを生成するのに使用される。
示されている。このＣＬＯＣＫ信号が「ハイ（高）」に
なると、インバータ２１０の出力は「ロウ（低）」にな
り、ｐチャネルプルアップランジスタ２０１を導通させ
る。この導通により基準キャパシタＣrefを所定の高値
にチャージして、電圧Ｖ1はまずＶDDになるようにす
る。このＣＬＯＣＫが「ロウ」になると、インバータ２
１０の出力は「ハイ」になって、ｐチャネルプルアップ
ランジスタ２０１はその導通状態を終了する。インバー
タ対２０８−２０９（Ｖ3）の出力が「ハイ」になる
と、ｎチャネルプルダウンランジスタ２０２は導通する
ようになる。このｎチャネルプルダウンランジスタ２０
２が導通すると、電流Ｉoutはインピーダンス（抵抗）
Ｒを介して流れ、Ｃr efを放電する。抵抗Ｒにかかる電
圧Ｖ2はＣＬＯＣＫ信号が「ロウ」になる時間に比較し
て、遅延した時間でサンプルアンドホールド回路２０４
によりサンプリングされる。そのためこのサンプリング
されたＶ2はキャパシタＣrefが如何に速く放電されるか
に関する情報を、そしてｎチャネルプルダウンランジス
タ２０２のスピードに関する情報を保持する。この情報
は図１に示すバッファの立ち下がり時間を制御する制御
信号ＶＣＰを生成するのに使用される。
【００１０】このサンプルアンドホールド回路２０４の
詳細は図３に示され、以下のように動作する。このＣＬ
ＯＣＫ信号は、インバータ３０１．．．３０４によって
遅延して、フェーズスプリッタ３０５に入力する。この
ＣＬＯＣＫ信号が「ハイ」の場合には、電圧Ｖ4は「ハ
イ」に、電圧−Ｖ4（図においてーは上付きを表示す
る）は「ロウ」になって、パストランジスタ３０６、３
０７が導通するようになる。そして、電圧Ｖ2がこのサ
ンプル期間の間、キャパシタ３０８に入力される。この
ＣＬＯＣＫ信号が「ロウ」の場合には、パストランジス
タ３０６、３０７は、インバータ３０１．．．３０４を
介した遅延期間「ＤＥＬＡＹ Ｉ」の後ターンオフし
て、これによりキャパシタ３０８を最終にサンプルした
Ｖ2の値を「保持」する。インバータ３０１．．．３０
４を介した遅延は、Ｃref（図２）がｎチャネルプルダ
ウンランジスタ２０２と抵抗Ｒに介した導通に起因して
部分的に放電するまで、電圧Ｖ2のサンプリングを遅延
させるように選択される。キャパシタ３０８に保持され
たサンプルされた値は、ＤＥＬＡＹＥＤ ＣＬＯＣＫ信
号が「ハイ」のときにトランジスタ３０９を介して流れ
るようになる。その詳細は以下のようである。この「ハ
イ」なＤＥＬＡＹＥＤ ＣＬＯＣＫ信号は、まず、ＮＡ
ＮＤゲート３１１とインバータ３１０を通過して、トラ
ンジスタ３０９のゲートの電圧を「ハイ」にして、それ
を導通させる。インバータ３１２、３１３、３１４を通
過する遅延時間期間後、この「ハイ」なＤＥＬＡＹＥＤ
ＣＬＯＣＫ信号は、ＮＡＮＤゲート３１１を「ロウ」
にして、このパルス（その幅は約１ナノ秒）を終了させ
る。かくしてサンプルされた電圧ＶsがキャパシタＣ1に
かかる（図２）。
詳細は図３に示され、以下のように動作する。このＣＬ
ＯＣＫ信号は、インバータ３０１．．．３０４によって
遅延して、フェーズスプリッタ３０５に入力する。この
ＣＬＯＣＫ信号が「ハイ」の場合には、電圧Ｖ4は「ハ
イ」に、電圧−Ｖ4（図においてーは上付きを表示す
る）は「ロウ」になって、パストランジスタ３０６、３
０７が導通するようになる。そして、電圧Ｖ2がこのサ
ンプル期間の間、キャパシタ３０８に入力される。この
ＣＬＯＣＫ信号が「ロウ」の場合には、パストランジス
タ３０６、３０７は、インバータ３０１．．．３０４を
介した遅延期間「ＤＥＬＡＹ Ｉ」の後ターンオフし
て、これによりキャパシタ３０８を最終にサンプルした
Ｖ2の値を「保持」する。インバータ３０１．．．３０
４を介した遅延は、Ｃref（図２）がｎチャネルプルダ
ウンランジスタ２０２と抵抗Ｒに介した導通に起因して
部分的に放電するまで、電圧Ｖ2のサンプリングを遅延
させるように選択される。キャパシタ３０８に保持され
たサンプルされた値は、ＤＥＬＡＹＥＤ ＣＬＯＣＫ信
号が「ハイ」のときにトランジスタ３０９を介して流れ
るようになる。その詳細は以下のようである。この「ハ
イ」なＤＥＬＡＹＥＤ ＣＬＯＣＫ信号は、まず、ＮＡ
ＮＤゲート３１１とインバータ３１０を通過して、トラ
ンジスタ３０９のゲートの電圧を「ハイ」にして、それ
を導通させる。インバータ３１２、３１３、３１４を通
過する遅延時間期間後、この「ハイ」なＤＥＬＡＹＥＤ
ＣＬＯＣＫ信号は、ＮＡＮＤゲート３１１を「ロウ」
にして、このパルス（その幅は約１ナノ秒）を終了させ
る。かくしてサンプルされた電圧ＶsがキャパシタＣ1に
かかる（図２）。
【００１１】図２において、キャパシタＣ1上のサンプ
リング化電圧Ｖsは、演算増幅器２０５の非反転入力に
供給される。演算増幅器２０５の反転入力は、キャパシ
タＣ2と電圧源２０６に接続される。このキャパシタＣ1
とＣ2の容量は、４０ピコファラッドである。その動作
において、サンプル化電圧Ｖsは、まず「ロウ」（零ボ
ルト）で、Ｖ2がサンプルされる間増加する。演算増幅
器２０５は、ＶsとＶRと比較する。このＶRは電圧源２
０６により生成される電圧である。ＶsがＶRより小さい
間演算増幅器２０５の出力電圧ＶＣＰは、「ロウ」で、
ｐチャネルトランジスタ２０７のゲート電圧が「ハイ」
になる。それ故に、トランジスタ２０８のソース電圧は
「ハイ」で、トランジスタ２０８は、「ハイ」の正の駆
動電圧をｎチャネルプルダウンランジスタ２０２のゲー
トに供給する。この「ハイ」の駆動電圧は、ｎチャネル
プルダウンランジスタ２０２を完全に導通させて、それ
故にＩoutとＶ2が比較的大きくなる。Ｖ2の大きな値は
サンプルアンドホールド回路２０４にサンプリングされ
て、キャパシタＣ1にかかる電圧Ｖsの値がキャパシタＣ
2にかかる電圧ＶRの値にほぼ等しくなるよう増加するま
で、フィードバックされる。平衡に達すると、電圧源２
０６からの電圧ＶＣＰは、定常値に達し、Ｖ1、Ｖ2、Ｖ
3とＩoutの波形は定常値に達する。
リング化電圧Ｖsは、演算増幅器２０５の非反転入力に
供給される。演算増幅器２０５の反転入力は、キャパシ
タＣ2と電圧源２０６に接続される。このキャパシタＣ1
とＣ2の容量は、４０ピコファラッドである。その動作
において、サンプル化電圧Ｖsは、まず「ロウ」（零ボ
ルト）で、Ｖ2がサンプルされる間増加する。演算増幅
器２０５は、ＶsとＶRと比較する。このＶRは電圧源２
０６により生成される電圧である。ＶsがＶRより小さい
間演算増幅器２０５の出力電圧ＶＣＰは、「ロウ」で、
ｐチャネルトランジスタ２０７のゲート電圧が「ハイ」
になる。それ故に、トランジスタ２０８のソース電圧は
「ハイ」で、トランジスタ２０８は、「ハイ」の正の駆
動電圧をｎチャネルプルダウンランジスタ２０２のゲー
トに供給する。この「ハイ」の駆動電圧は、ｎチャネル
プルダウンランジスタ２０２を完全に導通させて、それ
故にＩoutとＶ2が比較的大きくなる。Ｖ2の大きな値は
サンプルアンドホールド回路２０４にサンプリングされ
て、キャパシタＣ1にかかる電圧Ｖsの値がキャパシタＣ
2にかかる電圧ＶRの値にほぼ等しくなるよう増加するま
で、フィードバックされる。平衡に達すると、電圧源２
０６からの電圧ＶＣＰは、定常値に達し、Ｖ1、Ｖ2、Ｖ
3とＩoutの波形は定常値に達する。
【００１２】しかし、これらの電圧の定常値は、集積回
路を使用する際の製造プロセスの条件に依存する。さら
にそれらは集積回路の動作中の供給電圧と温度に比例す
る。例えば、供給電圧（ＶDD）が増加するか、あるいは
集積回路の動作温度が減少すると、バッファの動作スピ
ードは増加する傾向にある。同様に「高速」製造プロセ
スにより製造された集積回路は、比較的速い動作速度と
なる。図４の波形４０により示された最良の高速条件に
よれば、ＣＬＯＣＫが時間零で「ロウ」になった後の電
圧Ｖ2を時間の関数として表している。別法として、供
給電圧の減少、動作温度の増加、あるいは「低速」製造
プロセス、これらすべてはバッファの動作速度を減少さ
せる傾向がある。最悪の低速条件のＶ2の波形は図４の
波形４１により示されている。実際問題としてこれらの
ファクタの幾つかは一定の方向に向かう傾向がある。他
のファクタは別の方向に向かう傾向があり、それ故にＶ
2の波形は一般的に波形４０と４１との間にある。
路を使用する際の製造プロセスの条件に依存する。さら
にそれらは集積回路の動作中の供給電圧と温度に比例す
る。例えば、供給電圧（ＶDD）が増加するか、あるいは
集積回路の動作温度が減少すると、バッファの動作スピ
ードは増加する傾向にある。同様に「高速」製造プロセ
スにより製造された集積回路は、比較的速い動作速度と
なる。図４の波形４０により示された最良の高速条件に
よれば、ＣＬＯＣＫが時間零で「ロウ」になった後の電
圧Ｖ2を時間の関数として表している。別法として、供
給電圧の減少、動作温度の増加、あるいは「低速」製造
プロセス、これらすべてはバッファの動作速度を減少さ
せる傾向がある。最悪の低速条件のＶ2の波形は図４の
波形４１により示されている。実際問題としてこれらの
ファクタの幾つかは一定の方向に向かう傾向がある。他
のファクタは別の方向に向かう傾向があり、それ故にＶ
2の波形は一般的に波形４０と４１との間にある。
【００１３】図２、３の回路動作は図４によりより具体
的に説明されている。時間零において、ＣＬＯＣＫ信号
が「ロウ」になると、電圧Ｖ4はインバータ３０
１．．．３０４により提供されるＤＥＬＡＹ Ｉ時間ま
では、初期状態の「ハイ」状態にある。遅延後（例えば
約４．５ナノ秒の後）、電圧Ｖ4の値は低下して、Ｖ4の
値がパストランジスタ３０６のソースにかかる電圧Ｖ2
の値にほぼ等しくなると、パストランジスタ３０６を流
れる導通を遮断する。同様にＤＥＬＡＹ Ｉの後、−Ｖ4
が上昇して、パストランジスタ３０７の導通を遮断す
る。例えば、このＳａｍｐｌｅ Ｉは、Ｖ4が第１の放電
波形４０のＶ2の値に等しくなった時点を示している。
これは約２．２ボルトの付近で発生し、ＶＣＰの値は約
零ボルトとなる。このＶＣＰの「ロウ」値は、図１のバ
ッファの立ち下がり時間を低下させる傾向にあり、それ
故に少なくとも部分的に最良の高速条件を補償する。こ
のＳａｍｐｌｅ IIは、Ｖ4が第２の放電波形４１のＶ2
の値に等しい時点を表している。これは約１．１ボルト
付近で発生して、ＶＣＰの値は約１．５ボルトである。
ＶＣＰの「ハイ」の値は図１のバッファの立ち下がり時
間をスピードアップする傾向にある。それ故に少なくと
も最悪の低速条件を補償する。それ故に、本発明の回路
は所望のスピードを補償する。
的に説明されている。時間零において、ＣＬＯＣＫ信号
が「ロウ」になると、電圧Ｖ4はインバータ３０
１．．．３０４により提供されるＤＥＬＡＹ Ｉ時間ま
では、初期状態の「ハイ」状態にある。遅延後（例えば
約４．５ナノ秒の後）、電圧Ｖ4の値は低下して、Ｖ4の
値がパストランジスタ３０６のソースにかかる電圧Ｖ2
の値にほぼ等しくなると、パストランジスタ３０６を流
れる導通を遮断する。同様にＤＥＬＡＹ Ｉの後、−Ｖ4
が上昇して、パストランジスタ３０７の導通を遮断す
る。例えば、このＳａｍｐｌｅ Ｉは、Ｖ4が第１の放電
波形４０のＶ2の値に等しくなった時点を示している。
これは約２．２ボルトの付近で発生し、ＶＣＰの値は約
零ボルトとなる。このＶＣＰの「ロウ」値は、図１のバ
ッファの立ち下がり時間を低下させる傾向にあり、それ
故に少なくとも部分的に最良の高速条件を補償する。こ
のＳａｍｐｌｅ IIは、Ｖ4が第２の放電波形４１のＶ2
の値に等しい時点を表している。これは約１．１ボルト
付近で発生して、ＶＣＰの値は約１．５ボルトである。
ＶＣＰの「ハイ」の値は図１のバッファの立ち下がり時
間をスピードアップする傾向にある。それ故に少なくと
も最悪の低速条件を補償する。それ故に、本発明の回路
は所望のスピードを補償する。
【００１４】本発明の回路の製造に際しては、電圧源２
０６はバンドギャップ基準で供給電圧、温度及び集積回
路の製造プロセス変動に対し比較的一定の電圧ＤＣを生
成する。シリコンを使用する場合には＜バンドギャップ
基準からの電圧は1.13ボルトで、これは図４のＶRとし
て示している。しかし、バンドギャップ基準からの電圧
は電圧ミラーによって、他の値に従来の回路により他の
値に変更できる。抵抗（Ｒ）は、電圧Ｖ2を生成するイ
ンピーダンス素子として示されているが、インダクタン
ス及びそれらの組合せを使用することも可能である。こ
のインピーダンス素子は、バッファの形成される集積回
路に配置するか、あるいは外部に付属させてもよい。こ
のＣＬＯＣＫとＤＥＬＡＹＥＤ ＣＬＯＣＫ信号は、出
力バッファ及び基準バッファとして同一集積回路に形成
されたリング発信回路により生成してもよい。例えば、
17段を有し1000ナノ秒期間で動作するリング発信器はＣ
ＬＯＣＫ信号を生成する。ＤＥＬＡＹＥＤ ＣＬＯＣＫ
信号はその後、このＣＬＯＣＫ信号をタッピングした
後、このリング発信器を１段タップすることにより得ら
れる。これによりＣＬＯＣＫ信号に対し、60ナノ秒の遅
延が得られる。別法として、外部から供給される周期的
（例えばClock）信号も使用することができる。
０６はバンドギャップ基準で供給電圧、温度及び集積回
路の製造プロセス変動に対し比較的一定の電圧ＤＣを生
成する。シリコンを使用する場合には＜バンドギャップ
基準からの電圧は1.13ボルトで、これは図４のＶRとし
て示している。しかし、バンドギャップ基準からの電圧
は電圧ミラーによって、他の値に従来の回路により他の
値に変更できる。抵抗（Ｒ）は、電圧Ｖ2を生成するイ
ンピーダンス素子として示されているが、インダクタン
ス及びそれらの組合せを使用することも可能である。こ
のインピーダンス素子は、バッファの形成される集積回
路に配置するか、あるいは外部に付属させてもよい。こ
のＣＬＯＣＫとＤＥＬＡＹＥＤ ＣＬＯＣＫ信号は、出
力バッファ及び基準バッファとして同一集積回路に形成
されたリング発信回路により生成してもよい。例えば、
17段を有し1000ナノ秒期間で動作するリング発信器はＣ
ＬＯＣＫ信号を生成する。ＤＥＬＡＹＥＤ ＣＬＯＣＫ
信号はその後、このＣＬＯＣＫ信号をタッピングした
後、このリング発信器を１段タップすることにより得ら
れる。これによりＣＬＯＣＫ信号に対し、60ナノ秒の遅
延が得られる。別法として、外部から供給される周期的
（例えばClock）信号も使用することができる。
【００１５】前述の回路は図１の回路に使用される制御
電圧ＶＣＰを生成する。制御電圧ＶＣＮは同様に図２に
示される回路によって生成される。しかし、この場合、
基準キャパシタＣrefは、最初ほぼ零まで放電され、そ
して、電圧ＶDDへのチャージ速度は、ｐチャネルチャー
ジトランジスタのソースと直列に接続された抵抗にかか
る電圧を測定することにより測定される。別法として、
電圧ＶＣＮは、電圧ＶＣＰから公知の回路技術により供
給電圧（すなわち、ＶDD／２）の中点のまわりの電圧ミ
ラーによりＶＣＰから得られる。その後、ＶＣＰがＶSS
に対し増加するにつれて、ＶＣＮはＶDDからそれに相当
する量だけ減少する。しかし、このことは多くの応用に
おいては、大部分の回路ノイズは現在のＣＭＯＳ技術に
おけるｎチャネル素子に起因することを考慮すれば多く
の応用において利用可能である。
電圧ＶＣＰを生成する。制御電圧ＶＣＮは同様に図２に
示される回路によって生成される。しかし、この場合、
基準キャパシタＣrefは、最初ほぼ零まで放電され、そ
して、電圧ＶDDへのチャージ速度は、ｐチャネルチャー
ジトランジスタのソースと直列に接続された抵抗にかか
る電圧を測定することにより測定される。別法として、
電圧ＶＣＮは、電圧ＶＣＰから公知の回路技術により供
給電圧（すなわち、ＶDD／２）の中点のまわりの電圧ミ
ラーによりＶＣＰから得られる。その後、ＶＣＰがＶSS
に対し増加するにつれて、ＶＣＮはＶDDからそれに相当
する量だけ減少する。しかし、このことは多くの応用に
おいては、大部分の回路ノイズは現在のＣＭＯＳ技術に
おけるｎチャネル素子に起因することを考慮すれば多く
の応用において利用可能である。
【００１６】図２の基準バッファは、実際の負荷（Ｃ
load）を駆動する図１のバッファのサイズに比較してス
ケールダウン（縮小）している。すなわち、ｐチャネル
プルアップランジスタ２０１とｎチャネルプルダウンラ
ンジスタ２０２は、それぞれプルアップ出力トランジス
タ１００とプルダウン出力トランジスタ１０１に対して
スケールダウンしている。基準負荷キャパシタ
（Ｃref）は、一般的に実際の負荷キャパシタンスＣ
loadに対してスケールダウンしている。このようなスケ
ールダウンをすることにより集積回路の面積を縮小し、
基準回路を動作するに必要な電力を減少させる。この制
御電圧ＶＣＮとＶＣＰは、図１に示された以外のバッフ
ァのスピードを制御するのに使用される。例えば、プル
アップトランジスタとプルダウントランジスタの両方に
ｎチャネルトランジスタを有するバッファは、従来公知
であるが、本発明にも使用することができる。また基準
バッファ（２０１と２０２）のプルアップトランジスタ
とプルダウントランジスタの両方ともｎチャネル素子で
もよい。本発明の実施例においては電界効果型トランジ
スタが使用されたが、本発明はバイポーラ素子によって
も実施することができ、あるいはＦＥＴとの組合せ、あ
るいはＢＩＣＭＯＳ型の回路でも実行することができ
る。また、バッファはプルダウン出力素子のみ（または
プルアップ出力素子のみ）を有することも可能で、外部
の抵抗、また素子がプルアップ（またはプルダウン）の
機能を提供してもよい。また、バッファにより駆動され
る出力負荷は外部から集積回路に供給してもよく、また
内部から供給してもよい。クロックドライバ、あるいは
他の回路を負荷してもよい。
load）を駆動する図１のバッファのサイズに比較してス
ケールダウン（縮小）している。すなわち、ｐチャネル
プルアップランジスタ２０１とｎチャネルプルダウンラ
ンジスタ２０２は、それぞれプルアップ出力トランジス
タ１００とプルダウン出力トランジスタ１０１に対して
スケールダウンしている。基準負荷キャパシタ
（Ｃref）は、一般的に実際の負荷キャパシタンスＣ
loadに対してスケールダウンしている。このようなスケ
ールダウンをすることにより集積回路の面積を縮小し、
基準回路を動作するに必要な電力を減少させる。この制
御電圧ＶＣＮとＶＣＰは、図１に示された以外のバッフ
ァのスピードを制御するのに使用される。例えば、プル
アップトランジスタとプルダウントランジスタの両方に
ｎチャネルトランジスタを有するバッファは、従来公知
であるが、本発明にも使用することができる。また基準
バッファ（２０１と２０２）のプルアップトランジスタ
とプルダウントランジスタの両方ともｎチャネル素子で
もよい。本発明の実施例においては電界効果型トランジ
スタが使用されたが、本発明はバイポーラ素子によって
も実施することができ、あるいはＦＥＴとの組合せ、あ
るいはＢＩＣＭＯＳ型の回路でも実行することができ
る。また、バッファはプルダウン出力素子のみ（または
プルアップ出力素子のみ）を有することも可能で、外部
の抵抗、また素子がプルアップ（またはプルダウン）の
機能を提供してもよい。また、バッファにより駆動され
る出力負荷は外部から集積回路に供給してもよく、また
内部から供給してもよい。クロックドライバ、あるいは
他の回路を負荷してもよい。
【００１７】
【発明の効果】以上述べた如く、本発明によれば、出力
バッファ及びクロックドライバを含む集積回路バッファ
の立ち上がり時間及び／または立ち下がり時間を制御す
るのに使用される制御電圧を生成する技術を提供するこ
とが出来る。
バッファ及びクロックドライバを含む集積回路バッファ
の立ち上がり時間及び／または立ち下がり時間を制御す
るのに使用される制御電圧を生成する技術を提供するこ
とが出来る。
【図１】従来の電圧制御バッファを示す図である。
【図２】本発明の一実施例を示す図である。
【図３】図２のサンプルアンドホールド回路の詳細を示
す図である。
す図である。
【図４】電圧波形を示す図である。
１００ プルアップ出力トランジスタ １０１ プルダウン出力トランジスタ １０２、１０３ プレドライバトランジスタ １０５ ｐチャネルトランジスタ １０６、１０７ プレドライバトランジスタ ２０１ ｐチャネルプルアップトランジスタ ２０２ ｎチャネルプルダウントランジスタ ２０４ サンプルアンドホールド回路 ２０５ 演算増幅器 ２０６ 電圧源 ２０７ ｐチャネルトランジスタ ２０８ トランジスタ ２１０ インバータ ３０１．．．３０４ インバータ ３０５ フェーズスプリッタ ３０６、３０７ パストランジスタ ３０８ キャパシタ ３０９ トランジスタ ３１０ インバータ ３１１ ＮＡＮＤゲート ３１２、３１３、３１４ インバータ ４０ 第１放電波形 ４１ 第２放電波形
Claims (8)
- 【請求項１】 負荷（ＣLOAD）を駆動するバッファと、 前記バッファのスピードを温度、電流、電力供給電圧及
び製造プロセススピードの少なくとも一つのファクタに
対し、ほぼ一定に維持するような制御信号（ＶＣＰ）を
生成する手段とを有する半導体集積回路において、 前記制御信号生成手段は周期的信号（ＣＬＯＣＫ）によ
り制御され、駆動信号を基準負荷（ＣRE F）に供給する
基準バッファと、 サンプル化駆動信号を得るために、前記駆動信号を前記
基準負荷に対し、サンプリングする手段（２０４）と、 前記サンプル化ドライブ駆動信号から前記制御信号を引
き出す手段（２０５、２０６）と、 からなることを特徴とする半導体集積回路。 - 【請求項２】 前記基準バッファは、 基準キャパシタ（ＣREF）をチャージするプルアップト
ランジスタ（２０１）と、 前記基準キャパシタを放電するプルダウントランジスタ
（２０２）とを有し、 前記サンプル化駆動信号は、前記充電中または放電中に
前記キャパシタから流れる電流（ＩOUT）から得られる
ことを特徴とする請求項１の回路。 - 【請求項３】 前記サンプル化駆動信号は、電力供給導
体（ＶDDまたはＶss）と前記プルアップトランジスタ
（２０１）及び前記プルダウントランジスタ（２０２）
の何れかとの間に直列接続された、抵抗またはインダク
タンスからなるインピーダンス（Ｒ）手段により、前記
電流から得られることを特徴とする請求項２の回路。 - 【請求項４】 前記サンプリング手段は、サンプルアン
ドホールド回路からなることを特徴とする請求項１の回
路。 - 【請求項５】 前記制御信号を引き出す手段は一定振幅
基準信号を形成する手段（２０６）と、 前記サンプル化駆動信号の振幅を前記一定振幅基準信号
と比較する手段（２０５）と、 前記サンプル化駆動信号の振幅が定常値になるようを前
記制御信号を前記基準バッファに送る手段とからなるこ
とを特徴とする請求項１の回路。 - 【請求項６】 前記制御電圧を前記基準バッファに供給
する手段は、 前記サンプル化駆動信号を前記比較手段（２０５）の入
力点で、前記一定振幅基準信号と平衡化させることを特
徴とする請求項５の回路。 - 【請求項７】 前記基準バッファは、基準キャパシタ
（Ｃref）をチャージするプルアップトランジスタ（２
０１）と、前記基準キャパシタを放電するプルダウント
ランジス（２０２）とを含み、 前記駆動信号の振幅は、前記プルダウントランジスタと
電力供給導体との間に直列に接続された抵抗手段（Ｒ）
により放電される間、前記キャパシタから流れる電流か
ら得られることを特徴とする請求項５の回路。 - 【請求項８】 前記駆動信号の振幅を前記基準負荷に対
し、サンプリングする手段は、前記抵抗に接続されたサ
ンプルアンドホールドする回路を含むことを特徴とする
請求項７の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US902614 | 1986-09-02 | ||
| US07/902,614 US5311084A (en) | 1992-06-23 | 1992-06-23 | Integrated circuit buffer with controlled rise/fall time |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659757A true JPH0659757A (ja) | 1994-03-04 |
| JP2778901B2 JP2778901B2 (ja) | 1998-07-23 |
Family
ID=25416114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5172072A Expired - Fee Related JP2778901B2 (ja) | 1992-06-23 | 1993-06-21 | 半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5311084A (ja) |
| EP (1) | EP0576204B1 (ja) |
| JP (1) | JP2778901B2 (ja) |
| KR (1) | KR960013853B1 (ja) |
| DE (1) | DE69317075T2 (ja) |
| HK (1) | HK1004357A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215340B1 (en) | 1998-02-18 | 2001-04-10 | Nec Corporation | Signal transition accelerating driver with simple circuit configuration and driver system using the same |
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| KR101245832B1 (ko) | 2006-05-23 | 2013-03-21 | 삼성전자주식회사 | 장애물을 감지하는 장치 및 방법 |
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1993
- 1993-06-17 DE DE69317075T patent/DE69317075T2/de not_active Expired - Lifetime
- 1993-06-17 EP EP93304710A patent/EP0576204B1/en not_active Expired - Lifetime
- 1993-06-19 KR KR1019930011240A patent/KR960013853B1/ko not_active IP Right Cessation
- 1993-06-21 JP JP5172072A patent/JP2778901B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-23 HK HK98103403A patent/HK1004357A1/xx not_active IP Right Cessation
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| DE69317075T2 (de) | 1998-06-18 |
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