JPH0654851B2

JPH0654851B2 - 合成回路

Info

Publication number: JPH0654851B2
Application number: JP28197086A
Authority: JP
Inventors: 芳明垂澤; 哲夫廣田; 博世小川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-11-28
Filing date: 1986-11-28
Publication date: 1994-07-20
Anticipated expiration: 2009-07-20
Also published as: JPS63136701A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、モノリシックマイクロ波集積回路(ＭＭＩＣ)
における搬送波と信号波の合成回路及びこの回路を用い
た周波数変換回路(アップコンバータ)に関するものであ
る。

（従来の技術）マイクロオ波帯、あるいはそれ以上の周波数帯の無線装
置には、中間周波数(ＩＦ)を無線周波数(ＲＦ)に変換す
る周波数変換回路(アップコンバータ)が使用される。ア
ップコンバータの構成法としては、第１図に示すような
バランス形アップコンバータが通常使用される。ポート
45に加えられた搬送波(ＬＯ)は、位相反転器48により逆
相に分配され加算器50,51を通って２つの能動素子(ここ
ではＦＥＴ52,53)に加えられる。さらにポート47に入力
されたＩＦ信号も位相反転器49により逆相に分配され、
前記加算器52,53によりローカル信号と加算されて２つ
の能動素子(ＦＥＴ52,53)に加えられる。素子の出力側
には、この能動素子の非線形によりＬＯ周波数とＩＦ周
波数の和及び差の周波数成分がＲＦ信号として生じる。
バランス形アップコンバータの特徴は、ＬＯ成分がＲＦ
出力側に漏れないこと、すなわち良好なアイソレーショ
ンが得られること、及びＬＯからＲＦ信号への変換特性
が良好なことである。第１図において、破線１はＬＯと
ＩＦ信号の合成回路、破線２は能動素子であるＦＥＴと
ＲＦ信号の合成回路を示している。このようにバランス
形アップコンバータを構成するためにはＬＯとＩＦ信号
の合成回路１が不可欠となる。従来のＭＭＩＣ化アップ
コンバータは第２図に示すようにマイクロストリップ線
路を主体としていた。第２図の左半分は第１図の破線１
に示した合成回路に対応している。つまりこの中には１
個の位相反転器と２つの加算器が含まれる。５は位相反
転形ハイブリッドリングである。ＬＯはポート15から入
力され、逆位相で出力側のストリップ線路に現われる。
なお、この55はハイブリッドリングを構成するため結合
線路であり、その一端は第４図に示すようにバイアホー
ルにより接地しなければならない。また19は終端抵抗で
あり、これも接地のためバイアホールを必要とする。ま
たＩＣ信号はマイクロストリップ線路11から加えられ
る。また11からは、能動素子に供給するゲートバイアス
電圧も加えられる。このため、直流カット様のバイパス
フィルタ６が挿入されている。なお、マイクロストリッ
プ線路11の長さをＬＯ周波数の４分の１波長に選び、か
つ入力端にＬＯ周波数に対して容量が大きく、ＩＦ周波
数に対して小容量のキャパシタンスを接続すればＬＯは
ポート16,17へは伝搬しない。

以上のように合成されたＬＯ及びＩＦ信号は、両ＦＥＴ
のゲート電極７に加えられる。両ＦＥＴのドレイン電極
９側に生じたＲＦ信号成分は、同相合成され、出力側マ
イクロストリップ線路14から得られる。なおソース電極
の接地はバイアホール10により行なう。

（発明が解決しようとする問題点）このようなマイクロストリップ線路を主体としたＬＯと
ＩＦ信号の合成回路及びこれを使用したアップコンバー
タは、次のような欠点を持つ。(1)位相反転形ハイブリ
ッドリングは1/4波長線路を必要とするため、回路面積
が大きく成る。(2) 接地をするためにバイアホール10を
必要とする。その断面は第３図に示す通りであり、回路
の製造プロセスが複雑となる。(3)接地導体が基板裏面
にあるため、オンウエハでの動作テストが不可能であ
る。(4)位相反転形ハイブリッドリングの周波数特性が
直接アップコンバータのアイソレーション特性に影響を
与えるため、動作帯域幅が狭い。(5)超高周波化を行な
う場合、マイクロストリップ線路の電気長がその線路幅
に比べ短くなるため、位相反転形ハイブリッドリングの
設計性が悪くなる。またバイアホールのインダクタンス
成分が増加し、良好な接地が得られなくなる。

本発明の目的は前項に述べた欠点(1)〜(5)を解決し、小
形で、製造プロセス簡単で、しかも広帯域で、超高周波
が可能な、合成回路及びこれを使用したＭＭＩＣ化アッ
プコンバータを提供することにある。

（問題点を解決するための手段）本発明の合成回路及びこれを使用したアップコンバータ
は、以下の点を最も主要な特徴とする。ＬＯの逆相分
配は、スロット線路の直列分岐を利用する。ＩＦ信号
及び直流バイアスは、コプレーナ線路を前記スロット線
路に並列接続し、このコプレーナ線路より加える。２
つのＦＥＴのドレイン側に生じたＲＦ信号成分は、スロ
ット線路とコプレーナ線路を組み合せることにより、同
相合成を行う。

従来の技術とは次の点が異なる。ＬＯの逆相分配成分
に1/4波長線路を使用しないため、大幅に回路面積を小
さくできる。伝送線路にスロット線路コプレーナ線路
を使用するため、同一面上で回路を構成できる。また、
これにより、接地のためのバイアホールを必要としな
い。

（実施例１）第５図は、請求の範囲１の実施例である。30はＬＯの入
力ポート、31と32は逆相のＩＦ信号入力ポート及び直流
バイアス印加用ポート、33と34はＲＦ信号出力ポートで
ある。図中矢印40はＬＯの電界方向を、41はＩＦの電界
方向を模式的に表わしている。30から入力されたＬＯ
は、スロット線路24を伝搬し、スロット線路25と26に逆
位相で分配される。このとき、導体22,23と誘電体39か
ら成るオーバレイキャパシタのインピーダンスはＬＯ周
波数に対して十分小さく、ＩＦ周波数に対しては十分大
きくなるように誘電体の厚さと導体22,23の面積を設定
する。このため導体22と23はＬＯに対して同電位とな
り、またスロット線路24のインピーダンスとスロット線
路25及び26のインピーダンスは整合するように選ぶか
ら、スロット線路24のＬＯは分岐部分で反射することな
く、スロット線路25と26に逆相分配される。一方入力ポ
ート31と32に加えられるＩＦ信号の周波数はＬＯ周波数
に比べ十分低く、オーバーレイキャパシタのインピーダ
スはＩＦ信号に対して十分高くなるように設定されるか
ら、導体22と23の電位は、ＩＦ信号に対して異なった電
位とな得る。したがって入力ポート31と32から入力され
た逆相のＩＦ信号は、ＬＯと重畳され出力ポートである
33と34に出力される。また入力ポート31と32に印加され
る直流バイアスについても、導体22と23は直流的に開放
である。なおＬＯがコプレーナ線路27及び28に漏れない
よう、この線路の特性インピーダンスはＬＯ周波数に対
して十分高く選ばれている。さらにスタブ等の接続、例
えばコプレーナ線路27,28の入力端をＬＯ周波数に対し
てインピーダンスの小さい容量で短絡し、線路長を1/4
波長に選定することにより、スロット線路との接続点か
らコプレーナ線路27,28側を見たインピーダンスを無限
大にでき、ローカルの漏れのない、良好な動作が期待で
きる。

したがって本発明の合成回路は、逆相分配部に1/4波長
線路を使用しないため、回路面積を小形にできる。また
分配時の位相は、周波数帯に無関係に逆位相に保てるた
め、広帯域である。さらに周波数が高くなり、４分の１
波長の寸法が短くなっても、位相反転形ハイブリッドリ
ングのように設計性が低下することがない。

（実施例２）第６図に請求の範囲２の実施例を示す。これは、第５図
に示した合成回路に、２つのＦＥＴを接続し、さらにＲ
Ｆ信号成分の合成回路を接続して、アップコンバータに
適用したものである。35はゲートフィンガ数が２本のＦ
ＥＴであり、７はゲート電極、９はドレイン電極であ
る。両ＦＥＴのゲート電極には、実施例で説明したよう
にＬＯとＩＦ信号、及びゲート直流バイアス電圧が加え
られる。ドレイン電極に生じたＲＦ信号成分(矢印42は
その電界方向を模式的に表わす)は、スロット線路43,44
を伝搬し、同相合成されて、ＲＦ信号出力用のコプレー
ナ線路37に変換され、出力ポート38に出力される。な
お、点線矢印40で示したＬＯはスロット線路43,44上を
逆位相で伝搬するためコプレーナ線路37の接続点でキャ
ンセルされ、出力ポート38には現われない。

したがって本発明の合成回路を使用したアップコンバー
タは、回路面積を小さくでき、広帯域にわたってＬＯ入
力ポート30とＲＦ出力ポート38の良好なアイソレーショ
ンが得られる。またバイアホールを使用しないため、製
造プロセスが簡略化される。超高周波化についても、バ
イアホールによる寄生インピーダンスの影響がない。さ
らに、すべての導体が同一平面上にあるため、オンウエ
ハのテストが可能であり、製造コストの大幅な低減が可
能である。

（発明の効果）以上説明したように、本発明の合成回路及びこれを使用
したアップコンバータは、回路面積を大幅に縮小でき、
製造プロセスの簡略化，製造コストの低減が可能であ
る。また特性面においても、本発明は、広帯域で良好な
特性を示し、より超高周波領域への適応も可能である。
したがって本発明は、超高周波回路のＭＭＩＣ化に適し
た回路構造である。

【図面の簡単な説明】

第１図はバランス形アップコンバータのブロック図、第
２図は従来の合成回路、第３図は従来のアップコンバー
タ回路、第４図はバイアホールの説明図、第５図は本発
明の合成回路、第６図は本発明のアップコンバータ回路
である。１……ＩＦとＲＦの合成回路、２……ＦＥＴとＲＦの合
成回路、３……誘電体基板、４……接地導体、５……位
相反転形ハイブリッドリング、６……バイパスフィル
タ、７……ゲート電極、８……ソース電極、９……ドレ
イン電極、10……バイアホール、11,12,13,14……マイ
クロストリップ線路、15……ＬＯ入力ポート、16,17…
…ＩＦ入力ポート、18……ＲＦ出力ポート、19……終端
抵抗、20,21,22,23……導体、24,25,26……スロット線
路、27,28……コプレーナ線路、29……ブリッジ導体、3
0……ＬＯ入力ポート、31,32……ＩＦ入力ポート、33,3
4……出力ポート、35……ＦＥＴ、36……導体、37……
コプレーナ線路、38……出力ポート、39……誘電体、4
0,41,42……電界方向、43,44……コプレーナ線路、45…
…ＬＯ入力ポート、46……ＲＦ出力ポート、47……ＩＦ
入力ポート、48,49……移相器、50,51……合成部、52,5
3……ＦＥＴ、54……導体、55……結合線路。

Claims

【特許請求の範囲】

【請求項１】基板上に第１，第２，第３，第４の導体を
形成し、第１及び第２の導体で第１のスロット線路，第
１及び第３の導体で第２のスロット線路，第２及び第４
の導体で第３のスロット線路を形成し、上記第１のスロ
ット線路の一端を入力ポートとし、他端を上記第２及び
第３のスロット線路の一端に接続し、該第２及び第３の
スロット線路の他端を第１及び第２の出力ポートとし、
前記第１及び第２の導体中に当該導体を接地導体とする
第１及び第２のコプレーナ線路を形成し、該第１及び第
２のコプレーナ線路の一端の中心導体を上記第３及び第
４の導体にそれぞれ接続し、他端を第２，第３の入力ポ
ートとし、さらに上記第３，第４の導体の一部を誘電体
膜を介して結合させたことを特徴とする合成回路。
【請求項２】基板上に第１，第２，第３，第４の導体を
形成し、第１及び第２の導体で第１のスロット線路，第
１及び第３の導体で第２のスロット線路，第２及び第４
の導体で第３のスロット線路を形成し、上記第１のスロ
ット線路の一端を第１の入力ポートとし、他端を上記第
２及び第３のスロット線路の一端に接続し、該第２及び
第３のスロット線路の他端を第１及び第２の出力ポート
とし、前記第１及び第２の導体中に当該導体を接地導体
とする第１及び第２のコプレーナ線路を形成し、該第１
及び第２のコプレーナ線路の一端の中心導体を上記第３
及び第４の導体にそれぞれ接続し、他端を第２，第３の
入力ポートとし、さらに上記第３，第４の導体の一部を
誘電体膜を介して結合させ、第１の出力ポートの第１の
導体を第１のＦＥＴのソース電極、また第１の出力ポー
トの第３の導体を第１のＦＥＴのゲート電極にそれぞれ
接続し、第２の出力ポートの第２の導体を第２のＦＥＴ
のソース電極、また第２の出力ポートの第４の導体を第
２のＦＥＴのゲート電極にそれぞれ接続し、さらに新た
に形成した第５の導体と第１の導体とによって第４のス
ロット線路を形成し、該第４のスロット線路の一端にお
いて第５の導体を第１のＦＥＴのドレイン電極に接続
し、第２の導体と前記第５の導体から成る第５のスロッ
ト線路を形成し、該第５のスロット線路の一端において
第５の導体を第２のＦＥＴのドレイン電極に接続し、さ
らに上記第４のスロット線路の他端と上記第５のスロッ
ト線路の他端を第１及び第２の導体を接続することによ
って接続し、この接続点で第１の導体及び第２の導体を
接地導体とする第３のコプレーナ線路を形成し、該第３
のコプレーナ線路の中心導体の一端を第５の導体に接続
し、他端を出力ポートとして、第１の入力ポートからの
信号と、第２第３の入力ポートからの信号を混合して周
波数変換して出力することを特徴とする合成回路。