JPH0654526A - スイッチング電源制御回路 - Google Patents
スイッチング電源制御回路Info
- Publication number
- JPH0654526A JPH0654526A JP20234492A JP20234492A JPH0654526A JP H0654526 A JPH0654526 A JP H0654526A JP 20234492 A JP20234492 A JP 20234492A JP 20234492 A JP20234492 A JP 20234492A JP H0654526 A JPH0654526 A JP H0654526A
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- Japan
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- transistor
- oscillator
- power supply
- output
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Abstract
(57)【要約】
【目的】 高速かつ低消費電力のスイッチング電源制御
回路を提供する。 【構成】 デューティー５０％の発振器８で出力される
信号をコンデンサ１１及び抵抗１０で積分し、その積分
された出力のＤＣバイアスをトランジスタ７，９により
制御し、ＮＡＮＤゲート１３から出力する。 【効果】 高速で低消費電力で動作し、構成部品の点数
の少ないスイッチング電源制御回路を提供できる。
回路を提供する。 【構成】 デューティー５０％の発振器８で出力される
信号をコンデンサ１１及び抵抗１０で積分し、その積分
された出力のＤＣバイアスをトランジスタ７，９により
制御し、ＮＡＮＤゲート１３から出力する。 【効果】 高速で低消費電力で動作し、構成部品の点数
の少ないスイッチング電源制御回路を提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング電源制御
回路に関し、特にＣＭＯＳのＮＡＮＤゲートを制御素子
に使用するスイッチング電源制御回路に関する。
回路に関し、特にＣＭＯＳのＮＡＮＤゲートを制御素子
に使用するスイッチング電源制御回路に関する。
【０００２】
【従来の技術】従来のスイッチング電源制御回路は、図
２に示すように三角波発振器２３と、電源の出力電圧と
三角波発振器２３の出力とを比較するコンパレーター２
４と、電源の出力電流と設定値を比較するコンパレータ
ー２６と、そのコンパレーターの出力を保持し、三角波
発振器からの信号でリセットするフリップフロップ２５
と、出力電圧と三角波を比較するコンパレーターの出力
とフリップフロップの出力の論理積をとるＡＮＤゲート
２７とを有している。１は投入回路、２は誤差増幅回
路、３は過電圧ラッチ回路、１４，１６はトランジス
タ、１５はスイッチングトランジスタ、１７は電流検出
抵抗、１８はフィルタコンデンサ、１９，２１は整流ダ
イオード、２０はトランス、２２は出力コンデンサであ
る。
２に示すように三角波発振器２３と、電源の出力電圧と
三角波発振器２３の出力とを比較するコンパレーター２
４と、電源の出力電流と設定値を比較するコンパレータ
ー２６と、そのコンパレーターの出力を保持し、三角波
発振器からの信号でリセットするフリップフロップ２５
と、出力電圧と三角波を比較するコンパレーターの出力
とフリップフロップの出力の論理積をとるＡＮＤゲート
２７とを有している。１は投入回路、２は誤差増幅回
路、３は過電圧ラッチ回路、１４，１６はトランジス
タ、１５はスイッチングトランジスタ、１７は電流検出
抵抗、１８はフィルタコンデンサ、１９，２１は整流ダ
イオード、２０はトランス、２２は出力コンデンサであ
る。
【０００３】
【発明が解決しようとする課題】この従来のスイッチン
グ電源制御回路は、リニア素子を使用しているので、低
消費電力にすると、高速化することが困難であった。ま
た基準電圧を使用しているので、基準電源が必要であ
る。また回路構成素子が多いため、実装面積が大きいと
いう問題点があった。
グ電源制御回路は、リニア素子を使用しているので、低
消費電力にすると、高速化することが困難であった。ま
た基準電圧を使用しているので、基準電源が必要であ
る。また回路構成素子が多いため、実装面積が大きいと
いう問題点があった。
【０００４】本発明の目的は、高速かつ低消費電力のス
イッチング電源制御回路を提供することにある。
イッチング電源制御回路を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るスイッチング電源制御回路は、発振器
と、抵抗及びコンデンサの組と、第１のトランジスタ
と、第２のトランジスタと、制御素子とを有するスイッ
チング電源制御回路であって、発振器は、発振クロック
を出力し、ハイレベルの信号が入力されると、動作を停
止するものであり、抵抗及びコンデンサの組は、発振器
の出力を積分するものであり、第１のトランジスタは、
電源の出力電圧に応じて積分された発振器の出力にＤＣ
バイアスを変化させる電流を供給するものであり、第２
のトランジスタは、電源の出力電流が設定値を超えたと
きに、積分された発振器の出力のＤＣバイアスを増すた
めの電流を供給するものであり、制御素子は、発振器の
出力レベルによってハイ又はロウの信号を出力するもの
である。
め、本発明に係るスイッチング電源制御回路は、発振器
と、抵抗及びコンデンサの組と、第１のトランジスタ
と、第２のトランジスタと、制御素子とを有するスイッ
チング電源制御回路であって、発振器は、発振クロック
を出力し、ハイレベルの信号が入力されると、動作を停
止するものであり、抵抗及びコンデンサの組は、発振器
の出力を積分するものであり、第１のトランジスタは、
電源の出力電圧に応じて積分された発振器の出力にＤＣ
バイアスを変化させる電流を供給するものであり、第２
のトランジスタは、電源の出力電流が設定値を超えたと
きに、積分された発振器の出力のＤＣバイアスを増すた
めの電流を供給するものであり、制御素子は、発振器の
出力レベルによってハイ又はロウの信号を出力するもの
である。
【０００６】
【作用】本発明のスイッチング電源制御回路は、ＣＭＯ
ＳのＮＡＮＤゲートを制御素子に使用しているため、高
速で低消費電力化ができる。またＮＡＮＤゲートのスレ
ッショルドレベルを使用することにより基準電源が不必
要になる。
ＳのＮＡＮＤゲートを制御素子に使用しているため、高
速で低消費電力化ができる。またＮＡＮＤゲートのスレ
ッショルドレベルを使用することにより基準電源が不必
要になる。
【０００７】
【実施例】以下、本発明の一実施例を図により説明す
る。図１は、本発明の一実施例を示す回路図である。
る。図１は、本発明の一実施例を示す回路図である。
【０００８】図１において、１は投入回路、２は誤差増
幅回路、３は過電圧ラッチ回路、４はタイマーコンデン
サ、５はタイマー抵抗である。６はＮＡＮＤゲート、７
はトランジスタ、８は発振器、９はトランジスタ、１０
は抵抗、１１はコンデンサ、１３はＮＡＮＤゲート、１
４はバッファトランジスタ、１５はスイッチングトラン
ジスタ、１６はバッファトランジスタ、１７は電流検出
抵抗、１８はフィルタコンデンサ、１９は整流ダイオー
ド、２０はトランス、２１は整流ダイオード、２２は出
力コンデンサである。
幅回路、３は過電圧ラッチ回路、４はタイマーコンデン
サ、５はタイマー抵抗である。６はＮＡＮＤゲート、７
はトランジスタ、８は発振器、９はトランジスタ、１０
は抵抗、１１はコンデンサ、１３はＮＡＮＤゲート、１
４はバッファトランジスタ、１５はスイッチングトラン
ジスタ、１６はバッファトランジスタ、１７は電流検出
抵抗、１８はフィルタコンデンサ、１９は整流ダイオー
ド、２０はトランス、２１は整流ダイオード、２２は出
力コンデンサである。
【０００９】投入回路１により一定の電圧が制御回路に
与えられる。タイマーコンデンサ４と抵抗５によって発
振器８を停止させておく。一定時間後コンデンサ４が充
電されると、ゲート６の入力がロウレベルになり発振器
８にハイレベルの信号を送る。その信号によって発振器
８はデューティー５０％の発振クロックを出力する。こ
の出力によって、コンデンサ１１は、抵抗１０との時定
数で充放電する。このレベルがＮＡＮＤゲート１３のス
レッショルドレベルより高い場合は、トランジスタ１６
を駆動し、スイッチングトランジスタ１５のゲートをロ
ウレベルにし、トランジスタ１５をＯＦＦ状態にする。
与えられる。タイマーコンデンサ４と抵抗５によって発
振器８を停止させておく。一定時間後コンデンサ４が充
電されると、ゲート６の入力がロウレベルになり発振器
８にハイレベルの信号を送る。その信号によって発振器
８はデューティー５０％の発振クロックを出力する。こ
の出力によって、コンデンサ１１は、抵抗１０との時定
数で充放電する。このレベルがＮＡＮＤゲート１３のス
レッショルドレベルより高い場合は、トランジスタ１６
を駆動し、スイッチングトランジスタ１５のゲートをロ
ウレベルにし、トランジスタ１５をＯＦＦ状態にする。
【００１０】また、低い場合はトランジスタ１４を駆動
し、トランジスタ１５のゲートをハイレベルにし、トラ
ンジスタ１５をＯＮ状態にする。
し、トランジスタ１５のゲートをハイレベルにし、トラ
ンジスタ１５をＯＮ状態にする。
【００１１】電源の出力電流が少い場合、誤差増幅回路
２の出力レベルが下がることによってトランジスタ７の
ベース電流が多く流れ、コンデンサ１１と抵抗１０に多
くの電流が供給される。これによって、ＮＡＮＤゲート
１３の入力レベルが上がり、スイッチングトランジスタ
１５のＯＮ時間が短くなり、出力電圧が下がる。
２の出力レベルが下がることによってトランジスタ７の
ベース電流が多く流れ、コンデンサ１１と抵抗１０に多
くの電流が供給される。これによって、ＮＡＮＤゲート
１３の入力レベルが上がり、スイッチングトランジスタ
１５のＯＮ時間が短くなり、出力電圧が下がる。
【００１２】逆に多い場合は、トランジスタ７のベース
電流が少くなり、コンデンサ１１と抵抗１０への電流供
給が少なくなる。これによって、ＮＡＮＤゲート１３の
入力レベルが下がり、スイッチングトランジスタ１５の
ＯＮ時間が長くなり、出力電圧が上がる。
電流が少くなり、コンデンサ１１と抵抗１０への電流供
給が少なくなる。これによって、ＮＡＮＤゲート１３の
入力レベルが下がり、スイッチングトランジスタ１５の
ＯＮ時間が長くなり、出力電圧が上がる。
【００１３】また回路に過電流が流れると、抵抗２０の
両端にトランジスタ１５のＯＮに必要なベース・エミッ
タ間電圧以上の電圧が立つ。この電圧が立つことによっ
てトランジスタ１５のコレクタ電流が流れトランジスタ
１２のベース電流を引く。トランジスタ１２がＯＮする
ことによって、ＮＡＮＤゲートの入力がハイレベルとな
る。ＮＡＮＤゲート１６がロウレベルになると、スイッ
チングトランジスタ１９はＯＦＦし、回路電流は止めら
れる。
両端にトランジスタ１５のＯＮに必要なベース・エミッ
タ間電圧以上の電圧が立つ。この電圧が立つことによっ
てトランジスタ１５のコレクタ電流が流れトランジスタ
１２のベース電流を引く。トランジスタ１２がＯＮする
ことによって、ＮＡＮＤゲートの入力がハイレベルとな
る。ＮＡＮＤゲート１６がロウレベルになると、スイッ
チングトランジスタ１９はＯＦＦし、回路電流は止めら
れる。
【００１４】図１における信号波形を図３に示す。２８
は出力電流、２９はＮＡＮＤゲート１３の入力、３０は
ＮＡＮＤゲート１３のスレッショルドレベル、３１はス
イッチングトランジスタ１５のゲート波形、３２はトラ
ンジスタ９のベース波形をそれぞれ示す。
は出力電流、２９はＮＡＮＤゲート１３の入力、３０は
ＮＡＮＤゲート１３のスレッショルドレベル、３１はス
イッチングトランジスタ１５のゲート波形、３２はトラ
ンジスタ９のベース波形をそれぞれ示す。
【００１５】
【発明の効果】以上説明したように本発明は、比較器と
してＮＡＮＤゲートを使用したので、高速，低消費電力
化ができ、基準電圧が不要になり、回路構成素子が減
り、実装面積が小さくなるという効果を有する。
してＮＡＮＤゲートを使用したので、高速，低消費電力
化ができ、基準電圧が不要になり、回路構成素子が減
り、実装面積が小さくなるという効果を有する。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の回路図である。
【図３】図１に示した実施例の各部における信号波形図
である。
である。
【符号の説明】 １ 投入回路 ２ 誤差増幅回路 ３ 過電圧ラッチ回路 ４ タイマーコンデンサ ５ タイマー抵抗 ６ ＮＡＮＤゲート ７ トランジスタ ８ 発振器 ９ トランジスタ １０ 抵抗 １１ コンデンサ １３ ＮＡＮＤゲート １４ バッファトランジスタ １５ スイッチングトランジスタ １６ バッファトランジスタ １７ 電流検出抵抗 １８ フィルタコンデンサ １９ 整流ダイオード ２０ トランス ２１ 整流ダイオード ２２ 出力コンデンサ ２３ 三角波発振回路 ２４ ＰＷＭコンパレーター ２５ フリップフロップ ２６ コンパレーター ２７ ＡＮＤゲート ２８ 出力電流 ２９ ＮＡＮＤゲート１３の入力 ３０ ＮＡＮＤゲート１３のスレッショルドレベル ３１ スイッチングトランジスタ１５のゲート波形 ３２ トランジスタ９のベース波形
Claims (1)
- 【請求項１】 発振器と、抵抗及びコンデンサの組と、
第１のトランジスタと、第２のトランジスタと、制御素
子とを有するスイッチング電源制御回路であって、 発振器は、発振クロックを出力し、ハイレベルの信号が
入力されると、動作を停止するものであり、 抵抗及びコンデンサの組は、発振器の出力を積分するも
のであり、 第１のトランジスタは、電源の出力電圧に応じて積分さ
れた発振器の出力にＤＣバイアスを変化させる電流を供
給するものであり、 第２のトランジスタは、電源の出力電流が設定値を超え
たときに、積分された発振器の出力のＤＣバイアスを増
すための電流を供給するものであり、 制御素子は、発振器の出力レベルによってハイ又はロウ
の信号を出力するものであることを特徴とするスイッチ
ング電源制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20234492A JPH0654526A (ja) | 1992-07-29 | 1992-07-29 | スイッチング電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20234492A JPH0654526A (ja) | 1992-07-29 | 1992-07-29 | スイッチング電源制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0654526A true JPH0654526A (ja) | 1994-02-25 |
Family
ID=16455987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20234492A Pending JPH0654526A (ja) | 1992-07-29 | 1992-07-29 | スイッチング電源制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005521A (en) * | 1996-04-25 | 1999-12-21 | Kyocera Corporation | Composite antenna |
| CN100392970C (zh) * | 2006-07-11 | 2008-06-04 | 广州汉为电子科技有限公司 | 零偏置工作的无源信号隔离器 |
-
1992
- 1992-07-29 JP JP20234492A patent/JPH0654526A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005521A (en) * | 1996-04-25 | 1999-12-21 | Kyocera Corporation | Composite antenna |
| CN100392970C (zh) * | 2006-07-11 | 2008-06-04 | 广州汉为电子科技有限公司 | 零偏置工作的无源信号隔离器 |
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