JPH06511124A

JPH06511124A - 映像信号の機密保護伝送のための方法及び装置

Info

Publication number: JPH06511124A
Application number: JP50671593A
Authority: JP
Inventors: ロビンソン，アドリアン・ポール; クラーク，クリストファー・キース・ペリー; ボワー，アンドリュー・ジョン
Original assignee: ブリティッシュ・ブロードキャスティング・コーポレーション
Priority date: 1991-09-30
Filing date: 1992-09-29
Publication date: 1994-12-08
Also published as: EP0606346A1; JPH06511122A; MX9205588A; TR27727A; EP0606328A1; US5555305A; CN1071797A; MX9205587A; TR26199A; EP0606300A1; EP0606328B1; DE69228440D1; WO1993007718A1; WO1993007717A1; EP0606300B1; TR27057A; CN1074072A; MY108367A; AU2657092A; AU2678392A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】吠像且１臼働恒譬」ムＵＭ「どφ払及互芸皿発明の分封本発明は映像信号の機密保護伝送に関する。本発明は特に、地上放送用送信設備から送信するテレビジョン信号の機密保護伝送に関する。

発明の背景近年、有料ＴＶ制度の開始に伴って、映像信号のスクランブル処理に大きな関心が向けられるようになった。有料ＴＶ制度を良好に運営するためには、送信する映像信号に、正規のデコーダを備えていない視聴者は見ることができないように充分にスクランブルを施しておく必要がある。

現在層つかのスクランブル放送が運営されており、例えばＢスカイＢリミテッ１ −社（Ｂ　Ｓｋｙ　Ｂ　Ｌｉ岨Ｌｅｄ　）が運営しているスクランブル放送は、アステラ衛星からの衛星放送である１、英国放送協会（ＢＢＣ）は夜間に放送する有料放送に着手した。この有料放送は既存の地−Ｌ放送用送信設備を使用して行なわれる。

英国特許公ＮＧＢ１５０３０５１号にはＢスカイＢ放送に採用されているスクランブル方式が記載されている。このスクランブル方式は、ライン・ローテーション（ｌ　１ｎｅ−ｃｕｔ　ａｎｄ　ｒｏｔａｔｅ　、　Ｌ　ＣＲ）と呼ばれている方式であり、個々の映像ラインを疑似ランダム・バイナリ・シーケンス発生機構（ＰＲＢＳ）が指定する力、トポインドで切断し、ラインの前半と後半とを入れ替えて、ラインの後半を先に送信するというものである。この信号をデコードするには、加入者は、カットポイントのシーケンスが供給される正規のデコーダを備えている必要がある。実際にはこのシーケンスを、デコーダの中でキーを用いて再発生させるようにしており、そのキーは、加入者が料金支払いと交換に受け取るスマートカートの中に記憶させである。

このスクランブル方式は、衛星放送並びにケーブル放送では良好に機能しており、また地上放送でも使用されているのであるが、しかしながらこのＬＣＲ方式は、ある種の状況下では、例えば甚だしい多重伝搬路障害や、ライン傾斜、等々の状況下では、不都合を生じるおそれがあることが判明している。

ＬＣＲ方式に替わり得る方式として、ライン・シャツフル（ｌｉｎｅ　ｓｈｕｆｆｌｉｎｇ：ＬＳ）方式があり、このＬＳ方式では、個々のラインを完全なままにしておき、それらラインの順序を不規則に並べ換える（シャツフルする）ことによって、映像信号をスクランブルするようにしている。このライン・シャツフル方式の具体例として、スクリーン・エレクトロニクス・リミテッド社（Ｓｃｒｅｅｎ　ＥｌｅｃｔｒｏｎｉｃｓＬｉｗ＋１ｔｅｄ）のヨーロッパ特許公報ＥＰ −Ａ−３５６２００号に開示されているものや、テリーズ・リミテッド社（Ｔｅｌｅａｓｅ　Ｌｉｍ１ｔｅｄ　）の英国特許公報ＧＢ−Ａ−２０８６１８１号に開示されているものがある。

＆咀Ω携果ライン・シャツフルに基づいた方式は本質的に、ライン・ローテーションに基づいた方式と比べて、より耐障害性に優れた方式であるということは、本出願人らの既に認識していたところであるが、しかしながら、上に例示した２つ具体例のＬＳ方式のいずれにも、地上放送用の送信設備及び受信機に採用し得るだけの充分な耐障害性をどうすれば提供し得るのかは示されていない。

本発明の目的の１つは、ライン・シャツフル方式を基本としたエンコード及びデコートの方式であって、充分な機密保護の安全性と、地上放送に採用し得るだけの充分な耐障害性とを偏えた方式を提供することにある。

請求の範囲の中の独立請求項は、本発明をその様々な局面において明示したものであり、それら独立請求項を参照されたい。

本発明の一実施例のシステムにおいては、アクティブ映像ラインをシャツフルしても、そのアクティブ映像ラインのカラーバースト信号はシャツフルせずに本来の位置に維持するようにしている。これによって数々の利点が得られる。第１に、伝送される信号が完全にＰＡＬ方式の規格に則った信号になるため、仮にカラーバースト信号をスクランブルしたならばそれによって動作を乱されるおそれのある伝送経路中のディジタル機器が、動作を乱されずに済むようになる。第２］二機密保護の安全性が向上する。なぜならば、連続するライン上のバースト信号の位相を測定することによってラインの順序が突き止められてしまうということがなくなるからである。

アナログ映像信号をサンプリングする速度は基準色副搬送波周波数ｆｓｃの４倍の速度にすることが好ましい。また、そのサンプリングは、その搬送波の位相及び周波数に同期させることが好ましい。従来例に係るライン・シャツフル方式では、サンプリング周波数を２ｆｓｃまたは３ｆｓｃとするか、或いはライン同期にして１本のラインのサンプル数が常に整数個にするようにしていた。ＰＡＬ方式の場合には、４ｆｓｃを採用すると、ライン１本について１１３５．００６４個のサンプルが発生され、これは、１フイールドについて１本のラインに２個の剰余サンプルを追加することによって補償することができるが、より高速の回路が必要とされるという短所と、より大きなメモリ容量が必要とされるという短所がある。

しかしながら、ハードウェアの価格が低下するにつれて、それら短所のいずれも問題にならなくなり、しかも、４ｆｓｃの副搬送波に同期させたサンプリングは多くの利点を有する。即ち、■ラインあたりのサンプル数が整数に近い個数になることに加えて、ラインの移動がサンプリング・ブロックの中に限られるため、特定のラインがどれほどの距離を移動されたかについてのヒントが、副搬送波から金側に入手されてしまうおそれがなくなる（移動量がライン４０本、４ｎ＋１本、４ｎ＋２本、それに４０＋３本のいずれであるかに応じて、ラインを４つのグループに分けることはできても、それ以上には分けられないからである）。

更に、４ｆｓｃのサンプリングを採用するということは、そのサンプリング構造が、画像同期になり、略々ライン同期になることを意味している。完全にライン同期のサンプリングと比べて、アンチ・エリアシング・フィルタの重大性が軽減され、クロック・ジッタも低減し、従って、デスクランブルした信号に発生する色ジツタも低減する。

本発明の更なる利点は、バースト信号をシャツフルしないままにしておけば、サンプリングのためにバースト同期クロックを使用できるということにある。各フィールドのアクティブ・ラインを整数個のブロックに分け、それら各ブロックの中のライン順序をシャツフルすることによって信号をスクランブルすることが好ましい。各ブロックに含まれるラインの本数は同一にすることが好ましい。ある１つの好適実施例では、４７ラインの大きさの６個のブロックを用いて、ＰＡＬの１フイールドを構成している３１２Ｉ、７昼本のラインのうちの２８２本のラインにスクランブルを施すようにしている。ＰＡＬの１フイールドは、アクティブ・ラインを２８７’ｉ一本２んでいる。残った５し本のラインのうち、４本はデータを好適例のスクランブル構造は数々の利点を有する。先ず、いかなるブロックも２つのフィールド期間に跨がって存在することがないため、フィールド期間の歪みの影響が可及的に軽減される。また、ブロック構造を画像信号に同期させているため、デスクランブルした画像に発生するフリッカが少ない。これによつて更に、スクランブルが施されている画像のフリッカも少なくなり、そのため、光感応性てんかん患者に発作を起こさせるおそれも低減する。

ラインのスクランブルは夫々のラインのブロックの中で行なわれるため、どのラインの移動量もブロック１個分の範囲内に収まる。これには、デスクランブルされた信号への伝送損傷の影響が可及的に軽減されるという利点がある。

シャツフルするのは、アクティブ画像ラインのうちのアクティブ・ライン期間の部分だけとすることが好ましい。

本明細書並びに請求の範囲において処々で使用する「アクティブ画像ライン」という用語は、全てのラインのうち、画像情報を搬送しているラインを、垂直ブランキング期間を構成しているラインから区別して言い表わす用語である。また「アクティブ・ライン期間」という用語は、アクティブ画像のうち、画像情報を搬送している部分のことをいい、ライン・ブランキング期間等を除外して言い表わす用語である。

従って、好適実施例においては、ライン同期化パルスとカラーバースト信号とを共にスクランブルしないままにしている。４ｆｓｃでサンプリングをするようにした、ＰＡＬ信号の具体例に適合させた好適実施例においては、シャツフルされるサンプルの個数は９５５個だけである。それら９５５個のサンプルは、第７２番〜第１０２６番サンプルとすることが好ましく、ただしカットポイントの位置は、第６１番サンプルから第７５番サンプルまでの間と、第１０２５番サンプルから第１０３９番サンプルまでの間とに定めれば良く、実施例によって異なった位屑にすることができる。サンプルの個数は必ずしも決まり切ったものではないが、ただし、メモリの管理を容易にするという観点からは１０２４個を超えないようにすることが好ましい。

これより添付図面を参照しつつ、本発明の様々な局面における実施例を説明して行くが、ただしそれら実施例は、あくまでも具体例を示すことを目的としたものである。また、添付図面は以下のとおりである。

図面の簡単な説明図１は、ライン・シャツフル方式のための第１のブロック構造を示した図、図２は、別実施例に係る、入力信号、伝送信号、及び出方信号のブロック構造を示した図、図３は、本発明の一実施例の方式に従ってスクランブルした信号のタイミング・ダイアグラム、図４は、本発明の様々な局面を具体化した試験的コーグを示した図、図５は、ある製品デコーダのディジタル部分のブロック図、図６は、図５のデコーダのバックポーチ再挿入回路のブロック図、図７は、５６／′５９ラインの大きさのブロック構造に対応したデコーダのメモリに書込みアドレスするだめの書込みアドレス回路を示した図、図８は、５６／′５９ラインの大きさのブロック構造を採用したシステムのメモリに読出しアドレスするための読出しアドレス回路を示した図、図９は、伝送チャネルの中で実行される夫々の置換ステップを示した図、図ＪＯは、コーグのブランキング遅延機構を更に詳細に示した図、図ＩＪは、図１０の遅延機構がコーグに対してどのような操作を加えるかを示したテーブル、図１２は、剰余サンプルを画像１枚につき２本のラインに挿入する際にどのように挿入するかを示した図、図１３は、図５の位相同期ループのブロック図、図１４ａは、本発明の１つの局面を具体化した１換発生機構及び疑似ランダム・バイナリ・シーケンス発生機構の回路図、図１４ｂは、図１４８の発生機構のＭ−ＢＯＸの回路図、図１４ｃは、図１４ａの発生機構のＥ−ＢＯＸの回路図、そして、図１５は、別実施例の肩換発生機構を示した図である。

最良の形態の説明これから説明するシステムは、ＰＡＬ方式の映像信号をスクランブルするのに適したシステムである。その原理はＮＴＳＣ，ＭＡＣ，ＳＥＣＡＭ等のその他の方式にも等しく適用し得る。本発明は、映像信号のいがなる特定の信号方式にも限定されるものではないと解釈されねばならない。

図１及び図２には、本発明の１つの局面を具体化したライン・シャツフル構造の２つの実施例を示した。従来例に係るライン・シャツフル方式では、１つのフィールドの全てのラインをただ１つのブロックとして扱ってシャツフルするようにしているか、或いは、１つのフレームを適宜な大きさの複数のブロックに分けるようにしているかのいずれかであり、ここで適宜な大きさのブロックとは、例えば３２ラインの大きさのブロック等である。現在既に判明しているところによれば、それらいずれの方式も満足な結果が得らるものではなく、信号の処理は各フィールドごとに行なうべきであり、それによって、非暗号形式の信号とスクランブルされた信号とのいずれに関しても、各フィールドが整数個のブロックから成るようにすべきである。フィールド・ブランキング期間を跨いで存在するブロックが含まれるような構造はフィールド・レートの乱れの影響を受け易い。異なったフィールドに所属するラインを同じブロックの中に混在させると、フィールド期間の歪みを町だせることになり、隣り合ったラインに差が生じることになる。

こうして生じた、スクランブルされた信号におけるラインの差は、非常に短時間の変化であるため、受信機のＡＧＣでは修正することができない。このようなラインごとのばらつきは、デスクランブルした画像に筋状のノイズとして現れ更には、画像中におけるブロックの位置が変化して行（のにつれて、例えば多重伝搬路障害や伝送損傷等が原因となって生じことのある、個々のブロックの中の平均画像１ノヘルの歪みが発生すると、デスクランブルした画像にフリッカが発生するおそれがある。

６２５本１５０ＰＡＬ方式は、１フイールドのライン本数を３１２Ｖ２ラインにした、２１インターレースの信号方式である。それら３１２　！／６本のラインのうちの２８７し本がアクティブ画像ラインであり、その他は垂直ブランキング期間のラインである。

ここに提案するライン・シャツフル方式は、アクティブ画像ラインだけをスクランブルするようにした方式である。図１では、アクティブ画像を５個のブロックに分けており、それらブロックのうち、先頭のブロックは５９ラインの大きさであり、その他の４個のブロックは５６ラインの大きさである。１フイールドにつき４′／；ラインが取り残されることになるが、それらラインの画像情報は廃棄される。

処理するブロックの大きさが全て同じである方がより簡明であるため、図２に示した別実施例は、４７ラインの大きさの６個のブロックから成るものとしである。この構造にはラインが２８２本しか含まれないため、残りのＩＶ２ラインは廃棄される。

以−Ｌの２種類の構造には更に、スクランブルした信号のアクティブ・ラインがブランキング期間に対して相対的に進むことになるため、フィールド・ブランキング期間をデニ７−ダの中に格納する必要がないという利点もある。

図２の実施例が採用している構造では、入力信号と出力信号との間の合計遅延として、少なくとも１２５ラインに相当する遅延が必要である。第１フイールドは、スクランブルされていないブランキング期間の３１ラインで始まり、その後に、４７ラインの大きさのスクランブルされた６個のブロックが続く。送信される信号には、先ず、スクランブルされた第０番ブロックが含まれ、この第０番ブロックが送信される時刻は、入力信号の入力開始時刻から７８ライン遅延している（７８ラインとは、ＶＢＩ＝３１ラインと、第０番ブロック＝４７ラインとを加えた和である）。この第０番ブロックの後にＶＢＩが続き、その後に、スクランブルされた第０番ブロック〜第５番ブロックが続き、その後に、ブランキング期間より先に進められた次のフィールドの第０番ブロックが続く。出力信号においては再び、先ず最初にＶＢＩがきて、その後に第０番ブロック〜第５番ブロックが続くことになるが、ただしこの出力信号は入力信号に対して、ブロック２個分に加えてＶＢＩに相当する分だけ遅延しており、従って合計遅延は１２５ラインである。図１のブロック構造では、これに対応する合計遅延は１４８ラインである。

ＶＢＩに対してブロックが先に進むということは、ここで採用しているブロック構造に本来的に付随した特性ではなく、そのようにすれば、ブランキング期間のラインをデコーダに格納せずに済むようになるため、そうすることが望ましいということである。サンプリング周波数を４ｆｓｃとする場合には、このことは特に重要であり、なぜならば、それによって、格納せねばならないサンプルの個数を１０２４個以下にまで減少させることができるため、メモリの管理が容易になり、コストを低減できるからである。

以−Ｆに説明したブロック構造の更なる利点は、どのラインも、その本来の位置からの移動量がブロック１個分の範囲内に収まるということである。これによって、デスクランブルした画像への伝送損傷の影響を小さくすることができ、なぜならば、伝送損傷はラインの移動量が大きくなるほど増大する傾向があるからである。

エンコーダへ供給されるＰＡＬ信号は、アナログ信号であり、ディジタル化された後にスクランブルされる。従来例に係る様々なライン・シャツフル方式にこれまで採用されていたサンプリンク周波数は、色副搬送波の２倍の周波数２ｆｓｃか、または３ｆｓｃであり、さもな（ばライン同期にしてあった。

本実施例の方式は、４ｆｓｃのサンプリング構造を採用して、１７．７３４４７５　ＭＨｚでサンプリングしており、そのサンプリングをＰＡＬの色副搬送波の周波数と位相との両方に同期させている。別法として、例えば８ｆｓｃのように、１ｘ４ｆｓｃで表わすことのできる、４ｆｓｃの整数倍の周波数を採用することも考えられないではない。ただし、処理速度やメモリのコストという点から、８ｆｓｃや、それ以上のｎの値を持つ周波数は、現時点では採用するのは無理かも知れない。

４ｆｓｃサンプリングを行なうことによって幾つもの利点が得られ、それら利点のために４ｆｓｃサンプリングの採用が魅力的なものとなっている。即ち、これを採用することよって好適なサンプリング構造が得られ、その構造によれば、１本の画像ラインの全サンプル（１１３５個）のうちの殆どを、色副搬送波の特定の位相に同期させることがてきる。２ｆｓｃや３ｆｓｃではなく、より高い４ｆｓｃのサンプリング周波数を用いれば、より低いサンプリング周波数の場合と比べてアナログ・ディンタル・コンバータ（ＡＤＣ）及びディジタル・アナログ・コンバータ（ＤＡＣ’）のためのアンチェリアシング・フィルタの重大性を軽減することができる。また、機密保護の安全性という観点からは、４ｆｓｃのサンプリングを採用することによって得られる利点として、ラインの移動がスクランブルを行なうプロ・７りの中に限られるため、個々のラインがどれほどの距離を移動されたかについでの余計なヒントが、副搬送波の位相から入手されてしまうことがないという利点がある。ただし、より低いｆｓｃの倍数の周波数のサンプリングと比べて、４　ｆ　ｓｃのサンプリングを採用することによる短所もないわけではなく、即ち、ディジタル回路にはより高速で動作できる性能が要求され、映像信号を格納するメモリの容量も、より大きな容量が要求されることになる。しかしながら、４ｆｓｃのサンプリングを採用することによる利便性は、それによる利点がいかなる短所をも補って余りあるものである。

色副搬送波の位相々び周波数に同期させたサンプリングを採用することには、ライン同期のサンプリングと比べて、クロック・シックが少なく、従ってデスクランブルした信号に現れるφジッタも少ないという利点がある。

実際には、サンプリング周波数を４　ｆ　ｓｃにしたときには、ライン１本あたりのサンプル個数は１１３５．００６４個になる。ここで、どのラインに含まれるサンプルの個数も１１３５個であるものと見なすならば、０．００６４　Ｘ　６２５　＝　４　となることから、どのラインにも含まれないサンプルが１フレームについて４個存在することになる。この事態を避けるためには、１フイールドについて１本のラインに２個の剰余サンプルを含ませるようにし、その１本のラインだけは１１３７個のサンプルを含むようにすれば良い。

各ラインにおいて取り残される０、　００６４個のビクセルのために、信号パルスによって表わされる実際の映像信号のタイミングとビクセル・カウンタとの間には必然的に、個々のラインごとに時間的なずれ（シフト）が発生せざるを得ない。

このシフトの大きさは、ｆ　ｓｃ＝　４．４３３６１８７５　ＭＨｚのときには、ライン１本について０．００６４　Ｘ　（１／４　ｆ　ｓｃ）　−０，３６ナノ秒になる。

これによる遅延は、４７ラインの大きさのブロックでは１７ナノ秒になり、また、５９ラインの大きさのブロックでは２１ナノ秒になる。５９１５６ラインの大きさのブロックを用いた実施例では、それらブロックを、ブランキング期間に対してそのシフト分だけ進めておくようにしている。このシフト分は、デスクランブル処理が行なわれる際に自動的に補償される。

既述の如く、スクランブルするのはアクティブ画像ラインだけである。しかもアクティブ画像ラインのうちでも、アクティブ・ライン期間を構成しているサンプルだけをスクランブルするようにしている。これについて図示したのが図３である。従って、第１番サンプル〜第７２番サンプルはスクランブルせず、第７２番サンプル〜第１０２６番サンプル（９５５個のサンプル）はスクランブルし、そして第１０２フクランブルの処理に先立って、サンプルのディジタル化を行なう。この構造の利点は、各ラインのうちでカラーバースト信号の部分はスクランブルしないため、伝送される信号が完全に、そして厳格にＰＡＬ方式の規格に則ったＰＡＬ信号になるということにある。伝送経路中のディジタル機器は、カラーバースト信号がスクランブルされたシーケンスで提供されたならば、その動作を乱されるおそれがあるが、このようにしてあれば、そのおそれもない。更には、これによってこの方式の機密保護の安全性が高められており、なぜならば、連続するライン上のカラーバースト信号どうしの間の位相が、ラインの並べ替えに関するヒントになるということがないからである。また、このように、カラーバースト信号をスクランプルせずにおくことにより、クロックをカラー！（−スト信号に同期させることが可能になるため、位相同期式のサンプリングの実施が容易になる。

カットポイントの位置は実施例ごとに様々な位置に定めることができる。カットポイントとして選択し得る位置は、第６１番サンプルから第７５番サンプルまでのいずれかと、第１０２５番サンプルから第１０３９番サンプルまでのＬｌずれかとである。

サンプリング・ポイントは、基準副搬送波の４５°ポイントにおいである。即ち、理想カラーバースト信号の、ピーク及びゼロクロスの位ｌにしである。これは、各サンプルに必要なコーデインルレンジをできる限り狭くすることのできる位置である。

デコーダにおいて信号のデスクランブルを行なえるようにするため１こ、信号情報とデコード命令とを包含しているＶｉｄｅｏｃｒｙｐｔデータを信号と共に伝送する必要がある。これを行なうには、例えば、各フィールドの４本のラインを、データ搬送ラインとして割当てるようにすれば良い。このデータは、アクティブ画像ラインにのせて搬送することができ、そうすれば、既存の伝送方式及び伝送機器との間のコンパチビリティを高めることができる。またその場合には、デコーダ（よそのデータをのせたデータ・ラインを、画面表示に先立ってブランキングして消去する。

従って、４７ラインの大きさのブロックを使用する場合には、映像信号の構造は次のようになる。

ライン番号　盪熊６２３後半〜２３後半、３１１−３３５　−垂直プランキング期間２３後半、３１０．６２２．６２３前半　−エンコーダでブランキングされる２４−２７、　３３６−３３９　−これらはＶｉｄｅｃｘ：ｒｙｐｔデータである２８−２０９．３４０−６２１　−４７ラインのブロック内でスクランブルされるアクティブ・ライン部分を含んでいるブロック内のラインのスクランブルは、各々のブロックの中のラインの送信順序を置換する（並べ替える）ことによって行なわれる。

置換発生機構へ供給される制御ワードは、疑似ランダム・バイナリ・シーケンス発生機構（ＰＲＢＳ）の出力に応じて各ブロックごとに変化するようにしである。ＰＲＢＳは、各ＴＶ画像ごとに、２０ビツトのシード値に従って、初期化されるようにしておくことが好ましい。このＰＲＢＳによって、各ブロックに対して１つずつ、従って各画像ごとに１２個の値が発生されるようにしである。

ＰＡＬ方式では、色情報をバースト信号とアクティブ映像副搬送波との間の位相関係によって伝送しているため、高度に安定した位相同期ループＰＬＬが必要である。アクティブ・ライン期間の部分はシャツフルされたラインに取って代わられるため、ある程度以上の大きさの誤差が存在していると、色ノイズが発生する。タイミングに関する許容誤差は、１．５ナノ秒以下であり、これは約２°の誤差に相当する。必要精度の達成を助けるには、カラーバースト信号を含んでいるライン（第７番ライン〜第３０９番ライン、及び第３２０番ライン〜第６２１番ライン）の期間だけ位相誤差を測定するようにすれば良い。

この位相同期ループについては、後の説明において更に詳述する。

次に図４について説明する。コーデックの動作について理解するには、メモリ制御機構としてＰＲＢＳ及び置換発生機構を使用し、必要に応じて直接アドレスのシーケンスと置換アドレスのシーケンスとを発生するようにした、試験的コーグについて考察するのが良いと思われる。

コーグのアーキテクチャと、デコーダのアーキテクチャとでは、必然的にその大部分が同一になり、主たる相違は、コーグではライン・ブランキング期間並びにフィールド・ブランキング期間が遅延されるのに対して、デコーダでは遅延されないということである。以下の説明はコーグに関するものであるが、デコーダの動作の仕方もコーグと同様である。

通常の地上放送の伝送方式に対するコンパチビリティを維持するために、スクランブルした画像信号を送信する際には、アナログ信号の形で送信するようにしている。受信されたスクランブルされている信号は、先ず最初に、アナログ・ディジタル・コンバータ２０によって、ディジタル形式に変換される。このＡＤＣは、受信された信号のサンプリングを４ｆｓｃの周波数で行なうようにクロック・パルス発生機構（ＣＰＧ）２２によって制御されている。デコーダ内のＡＤＣ及びＤＡＣが取り扱う映像信号のサンプルのビット数は、８ビツトにしである。既述の如く、クロック・パルス発生機構は、その周波数及び位相をカラーバースト信号に同期させてあり、４５°ポイントでサンプリングが行なわれるようにしである。適当なりロック・パルス発生機構の一例を挙げるならば、８ｆｓｃの周波数で信号を発生する電圧制御水晶発振器（ＶＣＸＯ）に、２分の１分周器をイ・］属させて、周波数が４ｆｓｃでマーク・スペース・レシオが１：１の出力信号を発生させるようにした機構とすれば良い。

上述のＡＤＣは、例えば、最高で２５ＭＨｚまでの周波数で動作することのできるｒＴＲＷ　Ｔｔ）Ｃｌ００７人■」を用いて構成することができる。このコーグ用ＡＤＣはプロフェッショナル機器の標準である１０ビツトのＡＤＣである。

副搬送波のカラーバースト信号に対してマスク・クロック信号の周波数及び位相を安定させる安定化処理は、ＣＰＧ２２の中で内部的に行なわれている。同期信号分離回路２４は、例えば混合同期ライン・パルス等の、映像信号波形に関連した必要なタイミング信号を発生して、奇数ブロックと偶数ブロックとを識別できるようにしている。

上述のＡＤＣの出力は、ブランキング期間に遅延を付与するブランキング遅延機構２６へ入力されると共に、それと並行してデータ挿入機構２８へも入力されており、データ挿入機構２８は、ブランキング遅延機構２６から出力される遅延出力も併せて受け取っている。データ挿入機構２８の出力は直接、ディジタル・アナログ・コンバータ（ＤＡＣ）３０と、４７ラインの大きさのライン・メモリＡ３２及びライン・メモリＢ３４とへ供給されている。それらメモリ３２．３４は夫々のメモリ制御機構３６．３８によって制御されており、それらメモリ制御機構は、クロックと同期信号発生回路から供給される同期信号とによって制御されている。それらメモリ制御機構は、夫々のメモリに対するデータの読出し動作々び書込み動作を制御しており、また、スクランブル・シーケンスを受け取っている。それらメモリ制御機構は、ＰＲＢＳ発生機構と置換発生機構とで構成されている。

コーグのブランキング遅延機構２６を更に詳細に示したのが図１０である。このブランキング遅延機構は、次の２つの機能を果たすものである。第１に、このブランキング遅延機構は、垂直及び水平ブランキングに対応しているサンプルに１２５ラインの遅延を（＝Ｊ与する。第２に、このブランキング遅延機構は、アクティブ画像ラインのアクティブ・ライン期間を構成しているサンプルに様々な大きさの遅延を付与する。この後者の特徴的機能によって、２つのメモリ・ブロックを使用するだけで、シャツフルを行なえるようになっている。図１０は、Ｏライン、１ライン、３１ライン、及び１２５ラインの夫々に相当する遅延時間を発生することのできる切換可能な遅延機構５００が、４７ラインの大きさのブロックを用いるブロック構造に関してどのように利用されるかを示している。

ブランキング遅延機構５００はＡＤＣから映像信号を受け取り、その映像信号をそのまま通過させるか、或いは、その映像信号に約１ライン、約３１ライン、または約１２５ラインの遅延を（−Ｊ与する。尚、必要とされるそれら遅延の大きさを正確に示すならば、サンプル１１３５個、サンプル３５１８７個、それにサンプル１４１８７７個に相当する遅延である。

遅延の大きさは、２本の制御線ｄ１及びｄＯによって、次の表に示すように選択される。

パイプライン処理のための遅延が必要であれば、そのための一定の大きさの遅延を上の表の出力の全てに更に追加すれば良く、それによって問題が生じることはない。遅延の大きさは、サンプルごとに変化させることができなければならない。−トの表の遅延の大きさの値は全て奇数であるため、それら遅延を達成するには、２つに分けるデマルチプレクシングを行なって、２個の１．２８　ｋ　ｘ　８のスタティックＲＡＭデバイスへ分ければ良い。そうすれば、それら２個のデバイスの各々に対して１回のクロック期間に読出しか書込みかのいずれかを行なうだけで良（なるため、それに応じたタイミングの緩和が得られる。

各ラインのサンプルに番号付けして第０番サンプル〜第１１３４番サンプルとして表わすならば（ただし第３１２番ラインと第６２４番ラインとは別であり、これらラインでは第０番ザンプル〜第１１３６番サンプルとして表わす）、同期波形及びバースト波形を含んでいる第１１１７番づンプル〜第１７１番サンプルは、常に１２５ライン遅延のアドレスから取り出される。この１２５ライン遅延は更に、ＶＢＩの期間（第６２２番ライン〜第２７番ライン、及び第３１０番ライン〜第３３９番ライン）に、第１２７番サンプル及び第１１１６番サンプルに対して適用される。この遅延機構から出力されるラインのアクティブ・サンプルである第１７２＠サンブルー第１１１６番サンプルに関しては、第６番ブロック（第３４０番ライン〜第３８６番ライン）及び第７番ブロック（第３８フされ、− プｊ、その地金てのブロックでは３１ライン遅延が付与されで取り出される。

図１１は、このブランキング遅延機構が、コーグの中で、ＶＢ１期間のラインの本数を確実に３０本または３１本という適正本数にするために、どのように動作するかを示している。

図１２は、４ｆｓｃサンプリングにおけるサンプル位置が、１１３７個のサンプルから成る長いラインである第６２４番ライン及び第３１２番ラインの前後において、どのように位置決めされるかを示している。

スクランブラであるこのコーグの動作によって、入力して（る信号のうち、ライン・ブランキング信号反びフィールド・ブランキング信号は、そのまま通過することを許され、ＤＡＣへ渡されて出力される。一方、アクティブ・ラインのうち、それら信号以外の残りの部分であるアクティブ部分（９５５個のサンプルから成る）は、メモリ３２とメモリ３４とに格納される。このとき、先頭ブロックである図１（ｂ）の第０番ブロックはメモリ３２に格納され、その次のブロックである第１番ブロックはメモリ・ブロック３４に格納する。サンプルがこれらメモリに格納されるときには、非暗号形式で、即ち、スクランブルされていない形で格納されるということに特に注意されたい。第１番ブロックのラインがメモリ３４に格納されて行くのと並行して、第０番ブロックのラインが、制御機構３６の制御の下にメモリ３２からスクランブルされた形で読み出されて行（。即ち、読出しアドレッシングはスクランブルされた形で行なわれるが、書込みアドレッシングは非暗号形式で行なわれる。メモリ３４への、第１番ブロックの書込みが完了した時点では、メモリ３２からの第０番ブロックの読出しが完了しているため、そのメモリ３２へ第２番ブロックを、やはり非暗号形式で書き込んで行（と同時に、メモリ３４から第１番ブロックを読み出して行くことができる。それら２つのメモリの出力はＤＡＣ３０へ供給されている。先に説明した重要なタイミングとは、スクランブルしないままとしたブランキング期間の間へ、スクランブルしたアクティブ・ライン部分を、できる限り小さな誤差で再挿入するためのタイミングに他ならない。

デスクランブラの動作の仕方は以上のスクランブラの動作に対して相補的なものである。各画像期間に、入力してくるスクランブルされている映像信号のうちのアクティブ画像ラインを、スクランブラで使用されたアドレスのシーケンスと同じシーケンスに従ってデスクランブルした順序で「Ａメモ１月と「Ｂメモ１月とのいずれか一方に書き込んで行く。コーグの場合と同様に、ラインの順序を指定するのはＰＲＢＳ及び置換発生機構であり、これらはメモリ・アドレッシング信号と制御信号とを発生するメモリ制御機構３６、３８を構成している。以上が行なわれる結果、入力して（る映像信号がデスクランブルされることになる。また、この書込み動作と並行して、その１つ前のブロック期間に他方のメモリへ書き込まれたサンプルのＤＡＣへの読出しが行なわれ、それによって、デスクランブルされた出力信号が送出される。そして再び、それら２つのＲＡＭメモリは、更に別のブロックに関して、書込み機能と読出し機能とを交替する。

ここで特に注意すべきことは、コーグでは、そのメモリにおいて、スクランブルされたアクティブ画像ラインの出力信号が、それらラインそれ自体の同期信号及びカラーバースト信号に対して相対的に遅延するようにしているということである。同様に、デコーダでは、そのメモリにおいて、デスクランブルされた出力信号が、受信されたスクランブルされている信号の同期信号及びバースト信号に対して相対的に遅延するようにしている。同期は、コーグにおいて、ブランキング期間を適当に遅延させることによって達成している。

エンコーダで使用するメモリは１０ビツトの、そしてデコーダで使用するメモリは８ビツトの、いずれもダイナミックＲＡＭとするのが好都合である。また、ＳＲＡＭやＶＲＡＭを使用しても良い。上述のＤＡＣは、１０ビツトのデバイス（エンコーダの場合）、または８ヒツトのデバイス（デコーダの場合）とすれば良く、具体的な例としては、最高で２０１１１Ｈ２までの速度で動作することのできるｒ’Ｔ［ｉｆ　ＴＤＣ　１０１６月を用いることができる。

次に図５について説明すると、同図に示したのは、ある製品デコーダのディジタル部分である。こ第１に対応するエンコーダも、実質的にこれと同一の構造である。

人力し，てくるスクランブルされている映像信号は、最初にＡＤＣ　（不図示）で１インタル化され、続いて位相同期ループ１００と、データ取出部１１０と、ライン多重化遅延機構１２０とへ供給される。データ取出部１１０は、第２４番ライン〜第２７番ライン、反び第３３６番ライン〜第３３９番ラインにのせて伝送されてきたＶｉｄｃｒｘ：ｒｙｐｔデータを取り出す。ライン多重化遅延機構１２０は、ＶＲＡＭであるメモリ１６０に、然るべき動作を行なわせるために必要な機構である。取り出されたデータはシステムＣＰＵ１３０へ送られ、このシステムＣＰＵ１３０は更に、制御ロジック１４０及びＰＲＢＳ］．５０ともインターフェースしている。制御ロジック１４０は、このシステムの構成要素の・）ち、メモリ１６０とライン多重化遅延機構１２０とを除いたその全ての構成要素のタイミングを管理している。制御ロジック］４０へは、４ｆｓｃのシステム・クロックと、水平同期信号Ｈ８Ｙと、垂直同期信号ＶＳＹとが供給されている。

メモリ１６０は各々が４７ラインの大きさの２個のブロックから成り、それら２個のブロックは先の実施例に関して説明した方式で動作する。メモリ管理部１８０は、読出しアドレッシングと書込みアドレッシングとを制御しており、このメモリ管理部については後に図７及び図８を参照して更に詳細に説明する。このメモリ管理部１８０は置換発生機構１９０に制御されており、この置換発生機構１９０それ自体はＰＲＢＳ１５０の制御下にあり、これらＰＲＢＳ及び置換発生機構は、図１４ａ〜図１４Ｃ及び図１５に詳細に図示しである。置換発生機構及びＰＲＢＳの構成は任意の適当な形態とすれば良く、それらについては従来の文献にも充分に記載されている。メモリ１６０は、ここでもまた、アクティブ・ライン期間のデータを格納するときには非暗号形式で格納するようにしており、このメモリの出力は、信号のうちのスクランブルしていない部分に多重化されて、その信号の中に戻される。ディジタルからアナログへ変換して出力するのに先立って２００において、その信号のバックポーチを再挿入する。この黒レベル再挿入回路は図６に更に詳細に示しである。

デコーダにおいてバックポーチを再挿入する必要があるのは、それより下流側の回路部分の中にあるクランプ回路が、スクランブルされていないバックポーチを使用してクランピングを行なえるようにするためである。ライン・シャツフル方式では、このようにしておかないと、多重伝搬路障害等の伝送損傷のためにクランピングの処理過程で筋状のノイズが導入されるおそれがある。受信機内ではカラーバースト信号は何の変更も加えられることなくＰＡＬデコーダへ受け渡され、そのため、カラーバースト信号の振幅を測定している自動色修正回路は正しく動作し、このようにすることは、新たなカラーバースト信号を発生するよりも容易である。

図６において、バックポーチ再挿入はディジタル・フィルタ処理技法を用いて実行される。入力映像信号は色信号帯域通過フィルタ４００を通して供給され、加算器４１０において、このフィルタ４００の出力に、所定の黒レベル値である「６４」という値が加算される。加算によって得られた信号は、同期信号分離回路から出力されてマルチプレクサ４２０に作用する制御信号によって、バックポーチの期間に選択される。このマルチプレクサへは、その他方の入力として、ディジタルの入力映像信号に、フィルタ４００及び加算器４１０を通過する信号経路の遅延と同じだけの遅延を補償用のライン遅延機構で４３０でイ・」与した遅延映像信号が入力している。バックポーチ期間以外は常時、マルチプレクサ４２０においてこの遅延映像信号が選択されている。

以上に図４及び図５を参照しつつ、４７ラインの大きさのブロックを用いた場合について説明をした。先に言及した、５６１５９ラインの大きさのブロックを用いた実施例の場合や、更に別の大きさのブロックを用いる場合には、適当な変更を加える必要があるが、その変更は当業者には自明なものである。

図７は、スクランブルされている信号を非暗号形式でメモリの中へ書き込んで行くために必要なデコーダ用の書込みアドレス回路を示している。この図に示した回路は、５６１５９ラインの大きさのブロックを採用する場合に適したものである。

図８は、メモリからの読出しを行なって、図５のマルチプレクサ１２０へ供給する出力を発生させるための、デコーダ用の読出しアドレス回路を示している。

この図に示した実施例の回路は、５６１５９ラインの大きさのブロックを用いたブロック構造に適したものであり、大きさが互いに異なったブロックに対処するために必要な追加の回路部分を示している。

図７について説明すると、ＣＰＵからＰＲＢＳ１５０へは２０ビツトの制御ワードＣＷが供給されており、このＰＲＢＳ１５０がライン置換発生機構１９０の出力を制御している。ｌ換発生機構１９０は、６ビツトの出力を、アドレス変換機構２１０へ供給している。大きさが同一でないブロックを用いているため、デコーダとエンコーダとのいずれにおいても、３個のブロックがかち合った、重なり部分が生じる。アドレス変換機構２１０は、その重なり部分を、ＲＡＭの中の重なり部分の格納以外には使用しない領域へ移動させるようにしている。ブロック・カウンタ２２０は、カウント数が「０」から１つずつ上がって行って「４」に達したならばアドレス変換機構へのシフト入力を発生し、それによって、４７ラインの大きさの各ブロックが終了するごとにブロックの交替を行なわせるアドレスが確実に発生するようにしている。このブロック・カウンタがら入力を受け取っている奇数／偶数カウンタ２３０は、１ビツトの出力を発生してメモリ・ブロック３２と３４（図４）との間の切換を行なわせるものであり、これ力＜５４であるのは、１フイールドあたりのブロックの個数が奇数だからである。

５６／′５９ラインの大きさのブロックに対応したこの実施例は、２個のメモリようにすれば良い。ブロック大きさ変更のためのカウンタ２２０は、カウント数が「０」から１つずつ上がって行って「４」に達したならば置換発生機構１９０へ信号を送出し、それによって、第４番ブロックではブロックの大きさが増大してライン５９本になることを知らせる。

図８は、５６／′５９ラインの大きさのブロックに対応した実施例において、奇数／′偶数カウンタ２３０をどのようにクロックすれば良いかを示している。カウンタ３４０は、カウント数が「０」から１つずつ上がって行き、そのカウント数がブロックの大きさに応じて「５５」か「５８」になったときに、アドレス回路３１０へ向けて出力を送出する。このカウンタ３４０は、ＯＲゲート３５０からハイ出力を受け取ったならばクリアされ、ＯＲゲート３５０にはフィールド・パルスとブロック終了パルスとが入力している。ブロック終了パルスが送出されるのは、ＡＮＤゲート３６０への６つの出力がハイになってカウント数が「５５」に達したことが示されたとき、或いは、ＡＮＤゲート３７０への６つの出力がハイになってカウント数が「５８」に達したことが示されたときである。

それらＡＮＤゲートの出力はＯＲゲート３８０へ入力しており、このＯＲゲート３８０の出力が上述の「ブロック終了」パルスである。ＯＲゲート３８０の出力は更に、ブロック・カウンタ３２０をクロックするためにも使用されている。

図示の回路のうちの残りの部分の動作の仕方は、図７に関して説明したものと同ディジタル位相同期ループを図１３に示した。ＡＤＣ、クロック発生機構、それに同期信号分離回路には、図４において使用した参照番号と同じ参照番号をイ・」しである。

ＡＤＣ２０のディジタル出力は、乗算器（制御信号発生機構）６００へ入力しており、この乗算器は、その他方の入力に、４ｆｓｃのクロックを４分の１分周ロジック回路６１０で分周したｆｓｃのパルス列を受け取っている。この乗算器の出力は、３２バイトのアキュムレータ６２０へ供給されており、そこから更に次々と、２ライン平均算出機構６３０、リミッタ６４０、パルス幅変調器６５０、ループ・フィルタ６６０へと受け渡されており、このループ・フィルタが、クロック・パルス発生機構２２の電圧制御水晶発振器へ制御電圧を供給している。アキュムレータ６２０と２ライン平均算出機構６３０とは、同期信号分離回路２４からのバースト・ゲート信号によって制御されている。

アキュムレータ６２０は、連続する２つのバイトの間の加算と減算とを共に行ない、各々のバースト信号ごとに、図３の第１１番サンプル〜第４２番サンプルに対応する３２個のサンプルを算出する。それらサンプルはバースト信号の中央部から取り出されたものである。

２ライン平均算出機構は、ＰＬＬの位相誤差を測定するための機構であり、直前の２本のラインに関する全てのアキュムレータ出力を加え合わせて、その情報を１本のラインに対応させて保持する。アキュムレータ６４０によって信号のダイナミックレンジが狭められているため、量子化のビット数は８ビツトで充分である。パルス幅変調器６５０は、その算出された誤差に対応する平均値を持ったバイナリ・シーケンスを出力する。別法として、このＰＷＭ６５０を、パルス密度変調器、レート乗算器、またはＤＡＣに替えることも可能である。

以上のディジタル式バースト信号位相検出機構は様々な態様で実現し得るものであり、図示例はそれらのうちのほんの一例に過ぎない。また、上述の同期信号分離回路は、アナログ回路とディジタル回路とのいずれとすることもでき、更にはアナログ回路とディジタル回路とを組合せたものとしても良い。

図５の制御ロジック１４０と図４の同期信号分離回路２４とは、アナログ同期信号分離回路に発生させた同期信号を利用するものとしても良い。制御ロジック１４０の再同期化が実行されるのは、入力してくるライン・パルスが、指定のタイミング範囲を逸脱し、システムが許容誤差範囲を超えたときだけに限るのが良く、なぜならば、この再同期化が頻繁に行なわれると、デコードされた画像が不必要に乱されることになるからである。

ソノタめ、連続する２つのフィールドの中の夫々のラインどうしの間の時間差を監視するようにしている。同期信号分離回路からのパルスが１フイールド後の同期化ウィンドウの持続期間内に入るように到着したならば、システムは良好に機能しているのであり、再同期化を実行する必要はない。測定する時間差を、連続する２本のラインの間の時間差にはしていない理由は、ライン１本あたりのサンプル数が整数個でないからである。Ｖｉｄｅｃｘ：ｒｙｐｔデータの速度が高ければ、同期化ウィンドウを小さくすることができる。また、エンコーダ内でのスクランブル処理のために２個以上の集積回路を使用している場合には、同様に、高精度の時間精度を達成するために同期化ウィンドウが開いている時間を短縮する必要がある。デコーダにおいては、同期化ウィンドウの大きさは、データ受信品質によって発生する干渉をできるだけ低減することのできる受信品質（高い時間精度を得るにはウィンドウの持続時間を短くする必要がある）払再同期化、即ち画像品質（良好な画像品質を得るにはウィンドウの持続時間を長くする必要がある）とを勘案して選択するのが良い。

上述の同期化ウィンドウは、スイッチの切換えによってオフにすることができるようにしてあり、同期化ウィンドウをオフにすると、各ラインごとに再同期化が実行されるようになる。これを利用するのは、例えば、エンコーダが、映像信号の解像度が８ビツトの２個のＶｉｄｅｏｃｆ７ｐｉチップを並行動作させることによって、よりバス幅の広いデータ・バス、例えばスタジオ品質に対応した１０ビツトのデータ・バスを実現するようにしている場合等である。このような場合には、マスター・チップに、第２のチップのための水平基準信号を発生させることによって、双方のチップの動作を完全に同期させることができる。

図９の（ａ）〜（Ｃ）は、夫々の置換ステップがどのように実行されているかヲ示している。図９の（ａ）は、エンコーダのメモリへブロックが非暗号形式で書き込まれるところを示している。先頭ブロックは非暗号形式で伝送されるが、それに続（２番目のブロックに月しては、ＰＲＢＳ及び置換発生機構の制御の下に最初の置換処理が施され、この２番目のブロックはスクランブルされた形で伝送される。ところが、図７について説明した書込みアドレス回路の働きにより、この２番目のブロックも、デコーダのメモリに書き込まれた時点では非暗号形式になっている。同様に、更に後続のブロックも、夫々のブロックごとに異なった置換処理Ｐ２、Ｐ３１９１．が施されるが、それらブロックも、デコーダのメモリに書き込まれた時点では非暗号形式になっている。図９の（ｂ）に示すように、デコーダからの読出し信号と出力信号とは同一のものであるが、ただし第０番ブロック（ＡＬＢＥＲＴ）が出力されるのは時刻ｎであり、これは、第２番ブロック（ＭＩＣＨＥＬ）が入力される時刻に他ならず、これによって、４７ラインの大きさのブロックを用いる実施例では、ブロック２個分の遅延が生じることが判る。

本実施例は、以上の説明では、各フィールドごとに完全にスクランブルした画像を伝送している。しかしながら場合によっては、部分的にのみスクランブルする処理が望まれることもある。例えば、番組提供者は、未加入者に充分に画質を低下させた画像を見せることによって興味を喚起し、加入契約するようにしむけたいと考えることがあり得る。本実施例は、更なる２つのスクランブル・モードで動作することもでき、それらモートの１つで動作することによってこの目的が達成され、しかも、スクランブル・モートを変更に際して、通常のデコードされた画像が乱れることもない。

選択可能なモートの第１は「非暗号形式遅延」モードであり、このモードは、各ブロックのラインをスクランブルすることなく、単に、画像をブロック１つ分進ませて伝送するというものである。これによって、画面の最下段の４７ラインが画面の最上段に映し出され、しかも画像の色が誤ったものになるという効果が得られる。一般加入者にとっては悩ましいことであるが、画面を見る者は、伝送されている番組への興味を喚起されるのに充分な細部までも識別することができる。

第２のモードは「フラッシュ・モード」であり、このモ・−ドは、フィールドを１つおきにスクランブルするど共に、それらの間のフィールドは非暗号形式遅延モートで伝送するというものである。これによって、伝送される信号は、非暗号形式遅延画像とスクランブルされた画像とが重量して映し出されるような信号になる。

このスクランブル処理のプロセスの特性のために、もし、完全非暗号形式モードと完全スクランブル・モードとの間でモード切換を行なったならば、それによってブロック１つ分の情報が失われることが避けられない。それに対して、以上の２通りの半スクランブル・モードのうちの一方のモードで伝送するならば、デコートされた画像を乱すことなく、未加入者には画像を部分的に見せることができる。

次に、図１４ａ〜図１４ｃ、及び図１５を参照して、置換発生機構１９０と、疑似ランダム・バイナリ・シーケンス発生機構ＰＲＢＳ１５０とについて、更に詳細に説明する。

疑似ランダム発生機構ＰＲＢＳ１５０は、例えば、ｎ＝２０個のバイナリ出力ＢＩＴＯ〜ＢＩＴ１９を備えたものである。出力が２０個の場合には、この疑似ランダム発生機構ＰＲＢＳの取り得る状態の数は、２２°＝１０４８５７６通りになる。ＣＰＵインターフェース１３０からの制御ワードＣＷが、入力ＰＺＧ−Ｇを介してこの疑似ランダム発生機構ＰＲＢＳへ供給されており、この制御ワードＣＷはその時々に、ある所定の状態を取っている。この制御ワードＣＷの状態によってＰＲＢＳの各々の出力が規定され、この制御ワードＣＷの状態のことを、キーワードＫＷと呼んでいる。テレビジョン信号にのせて４０ミリ秒ごとに新たな制御ワードが１つずつ伝送されてくるようにしてあり、その制御ワードは直前の制御ワードとも直後の制御ワードとも異なったものであり、また４０ミリ秒ごとにその制御ワードの一部分が疑似ランダム発生機構へ供給される。

図１４ａの置換発生機構１９０はクリア入力を備えており、このクリア入力は置換発生機構１９０の初期化段階において「０」にセットされ、この回路構成の回路状態を規定する機能を果たす。

この回路構成１９０には６ビツトの加算器１９２が含まれており、この加算器１９２は、入力ＡＯ〜Ａ５の値と入力ＢＯ〜Ｂ５の値とを加算する。入力ＢＯ〜Ｂ５のうちの５つの入力Ｂ１〜Ｂ５は、疑似ランダム発生機構１５０の出力ビットのうちの５つ、即ち、第０番、第７番、第１７番、第１２番、及び第３番出力ビツトから供給されている。加算器１９２の第６番目の入力であるＢＯは、常時５ポルトにしてあり、従って論理値ｒｌＪにしである。加算器１９２は６つの出力ＳＯ〜Ｓ５を有し、それらは、クロック動作式バッファ・レジスタ１９４のデータ人力に接続されている。

１ノジスタ１９４は、例えば、６ビツトをバッファすることのできる互いに独立した２つのバッファ・レジスタ構成要素で構成したものである。レジスタ１９４の一連のＱ出力は、夫々がＡＮＤゲー１−１９６Ａ〜１９６Ｆに接続されており、それらＡＮＤゲートの他方の入力はいずれもクリア入力に接続されている。このクリア入力は、通常の動作状態にあるときには、論理「１」になっている。それらＡＮＤゲートの夫々の出力は、上述の加算器１９２の入力ＡＯ〜Ａ５に接続されている。従って、加算器１９２は、その夫々の出力部における値が、その夫々の入力部ヘフィートバックされている。その中間でレジスタ１９４内にバッファされる値は、クロック入力ＣＫへクロック信号ＣＬＫが入力したタイミングで書き換えられる。レジスタ１９４のクロック入力ＣＫは、２人力ＯＲゲートＦＯＲ１９８」に接続されており、このＯＲゲート１９８の一方の入力にはクロック信号ＣＬＫが供給されており、他方の入力には、３つの入力を備えたＡＮＤゲートｒＡＮＤ２０２Ｊの出力が接続されている。それら３つの入力のうち、第１の入力は、この回路構成１９０のクリア入力ＣＬＥＡＲに接続されており、第２の入力は、イネーブル人力ＥＮに接続されており、そして第３の入力は、アドレス比較器２０４の出力ＡＫ−Ａに接続されている。

疑似ランダム発生機構Ｐ　ＲＢ　Ｓ　］、　５０の出力のうちの第２番、第６番、第１５番、第８番、第４＠、及び第１４番出力ビツトと、レジスタ１９４の一連のＱ出力とは、第１論理回路２０６へ供給されており、この第１論理回路２０６では、それら信号を様々に結合することができる。第１論理回路２０６は、６つの出力を有しており、それら出力のうちの２つは直接に第２論理回路２０８へ供給されており、残りの４つの出力は４ビツト加算器２１０を介して第２論理回路２０８へ供給されている。疑似ランダム発生機構１５０の出力のうちの、第１０番、第１９番、第５番、及び第１４番出力ビツトもまた、４ビツト加算器２１０へ供給されている。疑似ランダム発生機構１５０の残りの出力ビットである、第１番、第１６番、第１１番、第１８番、及び第９番出力ビツトは、第２論理回路２０８へ供給されている。

第１論理回路２０６及び第２論理回路２０８は、Ｅ−ＢＯＸ回路、Ｍ−ＢＯＸ回路、及び／または、加算器を含んでいる。Ｍ−ＢＯＸ回路は、図１４ｂに示したような回路であり、基本的に、下の真偽表に従って動作する置換スイッチである。

入力　出力ＭＥＩ　ＭＥ２　ＭＢＩＴ　ＭＡＬ　ＭＡ２Ｅ−ＢＯＸ回路の一例の詳細な回路図を図１４ｃに示した。同図に示したＥ−ＢＯＸ回路は、２つの入力を偏えたＡＮＤゲートと、同じく２つの入力を備えた排他的ＯＲゲートとて構成されている。Ｅ−ＢＯＸ回路の真偽表は、下に示すとおりである。

入力　出力ＥＥＩ　ＥＥ２　ＥＢＩＴ　ＥＡＩ　ＥＡ２ｏｏｏ　ｏ。

ｏｏｉ　ｏ。

０１０　０Ｎ第２論理回路の６つのＰＥＲＩＴＡＴＩＯＮ　ＡＤＤＩｉぶ（置換アドレス）出力が、置換発生機構の６つの出力を形成する。また、第２論理回路の回路構成において出力が発生し得る置換アドレスは、２’　＝６４であるところから、６４通りの置換アトしノスＰ　Ａ　Ｏ〜ＰＡ６３である。

テレピン９ンの１つのフィールドを、例えば、各々が４７本のライン２０−２４６から成る、ａ−６個のブロックで構成するようにするならば、既に述べたように、そのフィールドを２８２本の映像ラインで構成することになる。そのような各ブロックの中において、置換発生機構によって、ライン順序を置換しているのである。

−Ｙアトス比較器２０４は、その６つの入力が、回路構成１９０のＰＥｆｌＵＴＡＴＩＯＮＡＤＤＲＥ３δ（置換アドレス）出力に接続されており、置換アドレスの正当性の確認を行なっている。本実施例では、置換アドレスのうちＰＡ４７からＰＡ６３までは不当アドレスを表わしており、なぜならば１つのブロックにはラインが４７本しか含まれていないからである。発生されたある置換アドレスが不当アドレスであったならば、アドレス比較器は制御信号を発生し、この制御信号がＡＮＤゲートｒＡＮＤ２０２Ｊへ供給されることによって、新たなアドレスの発生が行なわれる。従って、不当な置換アドレスは、自動的にふるい落されて排除され、テレビジョンのラインの順序の並べ換えに使用されない。

以上に説明した図１４の置換発生機構を用いることにより、膨大な幾通りもの置換を発生することができる。以上から明らかなように、この置換発生機構は、ＰＲＢＳ１５０からｒ１０４８５７６Ｊ通りの制御ワードが送出されるのに応じてｒ７２０８９６Ｊ通りの置換を発生することができる。これは、疑似ランダム発生機構ＰＲＢＳの２０ビツトのうちの、７２０８９６／ｌｏｇ　２＝１９．４６ビツトを有効に使用していることに他ならない。従って、この置換発生機構の効率は、２１９４６　／　２２０　ｘ　ｌ　Ｑ　Ｑ％＝６８．８％に達している。

図１５は、より簡明な構成とした、別実施例の置換発生機構を示しており、この実施例の置換発生機構は、ｎ＝１６個の出力を有する疑似ランダム発生機構ＰＲＢＳと、図１４８に示したものと同様に出力を入力へフィードバックしている６ビツト加算器１９２と、６個のＸＯＲゲートから成るＸＯＲ要素６と、６つのＰＥＲＭＵＴＡＴＩＯＮ　ＡＤＤＲ＆ＳＳ　（Ｉ換アドレス）出力を有する更にもう１つの６ビツト加算器１８とで構成されている。このように構成した置換発生機構は、組み込まれるゲート要素の数が６０個より少な（、コスト・パフォーマンスが良（、小型化でき、しかも非常に多くの幾通りもの置換を発生することができる。

図１４８及び図１５の疑似ランダム発生機構ＰＲＢＳ１５０は、フィードバック・シフト・レジスタとして構成したものとするか、或いは、ジョンソン理論に従って疑似ランダム数を発生する回路として構成したものとすれば良＋１゜そのように構成した発生機構による疑似ランダム数の発生は更に、複数の置換を発生する場合のいわゆる「アンランキング（聞ｒａｎｋｉｎｇ）Ｊ問題に対する解決法としても利用される。

以上に説明した実施例に対しては様々な改変を加えることができ、それら改変は当業者には自明なものである。例えば、ブロックの大きさなどは様々に変更することができる。

以上に本方式を、ＰＡＬ方式の場合に即して説明した。本方式は、主要なＰＡＬ方式の全てに適合するものであり、即ち、Ｉ／ＰＡＬ、Ｂ／ＰＡＬ、Ｇ／ＰＡＬＳＤ／′ＰＡＬ、及びＨ／′ＰＡＬのいずれの方式にも適合する。ブラジルが採用しているＭ／ＰＡＬ方式では、■フィールドあたりのアクティブ画像ラインの本数は２４３本しかなく、そのため、シャツフルするラインの本数は、例えば１フイールドあたり２４０本にすることなる。その場合のブロック構成は、４ｏラインの大きさの６個のブロックとすることも、６０ラインの大きさの４個のブロックとすることも、或いは更に、４８ラインの大きさの５個のブロックとすることもできる。ライン１本あたりのピクセル数は９０９個しがなく、副搬送波周波数はｆ　ｓｃ＝　３．５７５６１１４９　Ｍ）ｌｚである。

南米の幾つかの国が採用しているＮ　／　Ｐ　Ａ　Ｌ方式に関しては、本方式は以上に説明したＩ　／　Ｐ　Ａ　Ｌ方式の実施例に非常に良く似たものとなるが、ただし、副搬送波周波数がそれより低い３．５８２０５６２５　ＭＨｚであるため、サンプル・レートをライン１本あたりサンプル９１７．００６４個に低下させる必要がある。

米国や日本などが採用しているＮＴＳＣ方式に関しては、１フイールドあたりのラインの本数とブロックの構成とは、上に概要を述べたＭ／ＰＡＬ方式のものと同一である。いずれの方式でも、フィールド歪み及びハムによって発生するノイズをできる限り少なくするには、ブロックの大きさは小さいほど望ましい。副搬送波周波数は、上に述へたものよりも高＜　３．５７９５４５　ＭＨｚであり、従ってサンプリング周波数及びライン１本あたりのサンプル数も、より高い１４．３１８１８　ＭＨｚと、より多い９１０個になる。以上に概要を述べたＭ／　Ｐ　Ａ　Ｌ方式とＮＴＳＣ方式とのいずれの場合にも、アクティブ映像信号の中にデータ用のラインを３本、シャツフルしないラインとして含めることになる。

それらラインはＶｉｄｅｔｘ：ｒｙｐｔデータを搬送する。更に加えて、データ用のラインとして、垂直ブランキング期間のラインも１本必要である。ただし別法として、データ圧縮アルゴリズムを用いてデータをライン３本分に・圧縮することも考えられる。

フランスなどが採用しているＳＥＣＡＭ方式はライン６２５本の方式であり、北で説明したＰ　Ａ　Ｌの実施例と同じブロック構造を用いることができる。ただし位相同期ループには変更を加える必要がある。変更の仕方としては、２通り力呵能である。その第１は、位相同期ループをライン同期式にすれば良いというものであり、その第２は、２つの色差副搬送波のうちのいずれか一方だけを使用するようにした上で、その他はＰＡＬの実施例と同様に方式を構成すれば良いというものである。

後者の場合に、使用する副搬送波を、２つの副搬送波のうちで周波数が高い方の（Ｒ−Ｙ）副搬送波にしたならば、その周波数は４．４０６２５０　ＭＨｚであるため、ライン１本あたりのピクセル数は１１２８個になる。一方、周波数がＬ　２５００００ＭＨｚの副搬送波の方を使用することも考えられ、その場合には、サンプリング周波数は１７１１Ｈｚになる。

本方式は、例えばＭＡＣファミリー等の、その他のテレビジョン方式にも適用可能であり、更には、高精細度対応のテレビジョン方式へも拡張し得るものである。将来のＨＤＴＶ放送に関しては、ブロックの個数を増やして４７ラインの大きさの１２個のブロックとするのも好都合であろうし、或いは、ブロックの大きさを拡大して９４ラインの大きさとしても良い。それら変更は全て、以下の請求の範囲に明記した本発明の範囲に包含されるものである。

Ｆｊ（１，Ｈｆ：ｉｃｊ、　１２ライン　３１２［百ａ丁Ｅｌ−−−−　′−−−−　〜「広口Ｆ更Ｅ弓と／″ｌ、−１〆ｌ、−１〆蛋層４ｂ　Ｆｉｇ、　１４ｃ補正書の翻訳文提出書（特許法第１８４条の８）平成　６年　３月３０町Ａ

Claims

【特許請求の範囲】

１．入力映像信号をサンプリングするサンプリング手段と、サンプリングされた信号をディジタル化するディジタル化手段と、その信号を夫々が複数本のアクティブ画像ラインから成る複数のブロックに細分する細分手段と、それら各ブロックの中のライン順序を所定のシーケンスに従ってシャッフルすることによってその信号をスクランプルするライン順序シャッフル手段とを備えた、スクランプルした映像信号出力を生成するための映像信号エンコーダにおいて、シャッフルされたラインのカラーバースト信号が本来の位置に維持されるようにしていることを特徴とする映像信号エンコーダ。
２．サンプリング周波数を映像信号の基準色副搬送波の周波数の４倍の整数倍にしてあることを特徴とする請求項１記載の映像信号エンコーダ。
３．前記サンプリング周波数ｎ４ｆｓｃを映像信号のカラーバースト信号の位相及び周波数に同期させていることを特徴とする請求項２記載の映像信号エンコーダ。
４．サンプリング・ポイントを基準副搬送波の４５°ポイントにおいたことを特徴とする請求項３記載の映像信号エンコーダ。
５．４ｆｓｃにおけるライン１本あたりのサンプルの個数が非整数であり、切り捨てられる小数点以下のサンプル個数の合計個数に相当する剰余サンプルを選択したラインに追加する補償手段を備えたことを特徴とする請求項１から４までのいずれかに記載の映像信号エンコーダ。
６．各映像ラインが１１３５．００６４個のサンプルを含んでおり、それら各ラインを１１３５個のサンプルから成るものとして扱い、前記補償手段が、１つの映像フィールドについて２個のサンプルを、選択した映像ラインに追加することを特徴とする請求項５記載の映像信号エンコーダ。
７．前記ライン順序シャッフル手段が、アクティブ・ラインのアクティブ・ライン期間の部分だけをシャッフルするようにしてあることを特徴とする請求項１から６までのいずれかに記載の映像信号エンコーダ。
８．前記細分手段が、各フィールドを、夫々が複数本のアクティブ画像ラインから成る整数個の複数のブロックに細分するようにしてあることを特徴とする請求項１から７までのいずれかに記載の映像信号エンコーダ。
９．各フィールドを５個のブロックに分け、それら５個のブロックのうちの４個のブロックは各々が５６本のアクティブ画像ラインを含んでおり、残りの１個のブロックは５９本のアクティブ画像ラインを含んでいるようにしていることを特徴とする請求項８記載の映像信号エンコーダ。
１０．映像信号を同期化するための同期化手段を備え、該同期化手段は、同期化ウィンドウを生成する手段と、連続する映像フィールドにおける所与の映像ラインどうしの間の時間差を監視する手段と、監視して得られた時間差が前記同期化ウィンドウの期間内にくるものでない場合にエンコーダの再同期化を行なう手段とを含んでいることを特徴とする請求項１から９までのいずれかに記載の映像信号エンコーダ。
１１．夫々が複数本のラインから成る複数のフィールドから成り、それら各フィールドが、複数のラインのブロックに分けられた複数本のアクティブ画像ラインを含んでおり、それら各ブロックの中のライン順序がシャッフルされていることによって、その信号の画像内容が実質的に判別不可能になっている、映像信号において、シャッフルされたラインのカラーバースト信号が本来の位置に維持されていることを特徴とする映像信号。
１２．アクティブ画像ラインのアクティブ・ライン期間の部分だけがスクランブルされていることを特徴とする請求項１１記載の映像信号。
１３．スクランプルされている映像信号を受信する受信手段と、受信された信号をサンプリングするサンプリング手段と、サンプリングされた信号をディジタル化するディジタル化手段と、その信号を夫々が複数本のアクティブ画像ラインから成る複数のブロックに細分する細分手段と、それら各ブロックの中のライン順序を、その信号がスクランプルされたときに用いられた所定のシャッフル・シーケンスの逆シーケンスに従ってシャッフルするライン順序シャッフル手段とを備えた、受信されたスクランプルされている映像信号から画面表示に適した非暗号形式の出力を生成するための映像信号デコーダにおいて、受信されたシャッフルされたラインのカラーバースト信号が本来の位置に維持されるようにしていることを特徴とする映像信号デコーダ。
１４．サンプリング周波数を映像信号の基準色副搬送波の周波数の４倍の整数倍にしてあることを特徴とする請求項１３記載の映像信号デコーダ。
１５．前記サンプリング周波数ｎ４ｆｓｃを映像信号のカラーバースト信号の位相及び周波数に同期させていることを特徴とする請求項１４記載の映像信号デコーダ。
１６．サンプリング・ポイントを基準副搬送波の４５°ポイントにおいたことを特徴とする請求項１５記載の映像信号デコーダ。
１７．ブロックの中のライン順序をシャッフルする前記ライン順序シャッフル手段が、アクティブ画像ラインのアクティブ・ライン期間の部分だけをシャッフルするようにしてあることを特徴とする請求項１３から１６までのいずれかに記載の映像信号デコーダ。
１８．前記細分手段が、各フィールドを、夫々が複数本のアクティブ画像ラインから成る整数個の複数のブロックに細分するようにしてあることを特徴とする請求項１３から１７までのいずれかに記載の映像信号デコーダ。
１９．各フィールドが５個のブロックから成り、それらのうち４個のブロックは各々が５６本のアクティブ画像ラインから成り、１個のブロックは５９本のアクティブ画像ラインから成ることを特徴とする請求項１８記載の映像信号デコーダ。
２０．受信された映像信号を同期化するための同期化手段を備え、該同期化手段は、同期化ウィンドウを生成する手段と、連続する映像フィールドにおける所与の映像ラインどうしの間の時間差を監視する手段と、監視して得られた時間差が前記同期化ウィンドウの期間内にくるものでない場合にデコーダの再同期化を行なう手段とを含んでいることを特徴とする請求項１３から１９までのいずれかに記載の映像信号デコーダ。
２１．明瞭な黒クランプ・レベルを生成して信号の各ラインに再挿入する手段と、各ラインに対応したカラーバースト信号を修正を加えることなく通過させる手段とを備えたことを特徴とする請求項１３から２０までのいずれかに記載の映像信号デコーダ。
２２．黒レベルを再挿入するための前記手段が、入力映像信号の選択部分を通過させる帯域通過フィルタと、その帯域通過フィルタの出力に黒クランプ・レベルを付加して黒クランプ・レベルを生成する手段と、制御信号に応答してその黒クランプ・レベルを映像信号に挿入する手段とを含んでいることを特徴とする請求項２１記載の映像信号デコーダ。
２３．入力映像信号がディジタル信号であり、前記挿入手段が、映像同期化信号の制御下にあるマルチプレクサを含んでいることを特徴とする請求項２２記載の映像信号デコーダ。
２４．ディジタル位相同期ループを備えており、該ディジタル位相同期ループは、アナログ入力信号をディジタル信号へ変換するアナログ・ディジタル・コンバータと、カラーバースト信号を含んでいるディジタル化された映像入力信号のラインにおけるカラーバースト信号の位相を検出するためのバースト信号位相検出器と、検出されたカラーバースト信号の位相の変動に応じて誤差信号を形成して、クロック発生回路の電圧制御水晶発振器を制御するための電圧制御信号を生成する誤差信号発生手段とを有するものであることを特徴とする請求項３記載の映像信号エンコーダ。
２５．前記ディジタル位相同期ループの中の前記誤差信号発生手段が、パルス幅変調器とループ・フィルタとを含んでいることを特徴とする請求項２４記載の映像信号エンコーダ。
２６．ディジタル位相同期ループを備えており、該ディジタル位相同期ループは、アナログ入力信号をディジタル信号へ変換するアナログ・ディジタル・コンバータと、カラーバースト信号を含んでいるディジタル化された映像入力信号のラインにおけるカラーバースト信号の位相を検出するためのバースト信号位相検出器と、検出されたカラーバースト信号の位相の変動に応じて誤差信号を形成して、クロック発生回路の電圧制御水晶発振器を制御するための電圧制御信号を生成する誤差信号発生手段とを有するものであることを特徴とする請求項１５記載の映像信号デコーダ。
２７．前記ディジタル位相同期ループの中の前記誤差信号発生手段が、パルス幅変調器とループ・フィルタとを含んでいることを特徴とする請求項２６記載の映像信号デコーダ。
２８．映像信号伝送システムにおいて、送信側には：アナログ映像信号源と、前記アナログ信号源をスクランプルするためのエンコーダであって、前記信号源の信号をサンプリングするサンプリング手段と、サンプリングされた信号をディジタル化するディジタル化手段と、その信号のアクティブ画像ラインを夫々が複数本のラインから成る複数のブロックに細分する細分手段と、それら各ブロックの中のライン順序を所定のシーケンスに従ってシャッフルすることによって、スクランプルされた信号を生成するシャッフル手段とを含み、更に、シャッフルされたラインのカラーバースト信号が本来の位置に維持されるようにした、エンコーダと、スクランプルされた映像信号をアナログ形式で送出するための手段と、を備え、受信側には：スクランプルされている映像信号を受信するための受信手段と、受信されたスクランプルされている信号から、画面表示ないし記録に適した非暗号形式の出力を生成するためのデコーダであって、受信された信号をサンプリングするサンプリング手段と、サンプリングされた信号をディジタル化するディジタル化手段と、その信号を、夫々が複数本のラインから成る複数のブロックに細分すると共に、それら各ブロックの中のライン順序を、送信側においてラインがシャッフルされたときに用いられたシーケンスの逆シーケンスである所定のシャッフル・シーケンスに従ってシャッフルして非暗号形式の信号を生成する細分及びシャッフル手段とを含み、更に、シャッフルされたラインのカラーバースト信号が本来の位置に維持されるようにした、デコーダと、その非暗号形式の信号を画面表示ないし記録するための手段と、を備えた、ことを特徴とする映像信号伝送システム。