JPH06511123A - 映像信号の機密保護伝送のための方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 映像信号の機密保護伝送のための　法及び装償＆肌９分野 本発明は映像信号の機密保護伝送に関する。本発明は特に、地−Ｌ放送用送信設 備から送信するテレビジョン信号の機密保護伝送に関する。

発明の背景 近年、有料ＴＶ制度の開始に伴って、映像信号のスクランブル処理に大きな関心 が向けられるようになった。有料ＴＶ制度を良好に運営するためには、送信する 映像信号に、正規のデコーダを備えていない視聴者は見ることができないように 充分にスクランブルを施しておく必要がある。

現在幾つかのスクランブル放送が運営されており、例えばＢスカイＢリミテッド 社（Ｂ　Ｓｋｙ　Ｂ　Ｌｉｌｌ１ｔｅｄ　）が運営しているスクランブル放送は 、アステラ衛星からの衛星放送である。ただし、既存のスクランブル放送はその 全てがＤＢＳ放送かケーブル放送かのいずれかである。

英国放送協会（ＢＢＣ）は夜間に放送する有料放送に着手した。この有料放送は 既存の地上放送用送信設備を使用して行なわれる。

英国特許公１ＧＢ１５０３０５１号にはＢスカイＢ放送に採用されているスクラ ンブル方式が記載されている。このスクランブル方式は、ライン・ローテーショ ン（ｌｉｎｅ−ｃｕｔ　ａｎｄ　ｒｏｔａｔｅ：ＬＣＲ）と呼ばれている方式で あり、個々の映像ラインを疑似ランダム・バイナリ・シーケンス発生機構（Ｉ） ＲＢＳ）が指定するカットポイントで切断し、ラインの前半と後半とを入れ替え て、ラインの後半を先に送信するというものである。この信号をデコードするに は、加入者は、カットポイントのシーケンスが供給される正規のデコーダを備え ている必要がある。実際にはこのシーケンスを、デコーダの中でキーを用いて再 発生させるようにしており、そのキーは、加入者が料金支払いと交換に受け取る スマートカードの中に記憶させである。

このスクランブル方式は、衛星放送並びにケーブル放送では良好に機能しており 、また地」−放送でも使用されているのであるが、しがしながらこのＬＣＲ方式 は、ある種の状況下では、例えば甚だしい多重伝搬路障害や、ライン傾斜、等々 の状況下では、不都合を生じるおそれがあることが判明している。

Ｌ　ＣＲ方式に替わり得る方式として、ライン・シャツフル（ｌｉｎｅ　ｓｈｕ ｆｆｌｉｎｇＬＳ）方式があり、このＬＳ方式では、個々のラインを完全なまま にしておき、それらラインの順序を不規則に並べ換える（シャツフルする）こと によって、映像信号をスクランブルするようにしている。このライン・シャツフ ル方式の具体例として、スクリーン・ゴルクトロニクス・リミテッド社（Ｓｃｒ ｅｅｎ　ＥｌｅｃｔｒｏｎｉｃｓＬｉ組ｔｅｄ　）のヨーロッ、６特許公報ＥＰ −Ａ−３５６２００号に開示されているものや、テリーズ・リミテッド社（Ｔｅ ｌｅａｓｅ　Ｌｉｌｌ１ｔｅｄ　）の英国特許公報ＧＢ、−Ａ−２０８６１８１ 号に開示されているものがある。

発明の概要 ライン・ンヤッフルに基づいた方式は本質的に、ライン・ローテーションに基づ いた方式と比べて、より耐障害性に優れた方式であるということは、本出願人ら の既に認識していたところであるが、しかしながら、上に例示した２つ具体例の り、　Ｓ方式のいずれにも、地り放送用の送信設備及び受信機に採用し得るだけ の充分な耐障害性をどうすれば提供し得るのかは示されていない。

本発明の［］的の１つは、ライン・シャツフル方式を基本としたエンコード及び デコートの方式てあって、充分な機密保護の安全性と、地上放送に採用し得るだ けの充分な耐障害性とを備えた方式を提供することにある。

請求の範囲の中の独立請求項は、本発明をその様々な局面において明示したもの であり、それら独立請求項を参照されたい。

のブロックに分け、それら各ブロックの中のライン順序をシャツフルすることに よって信号をスクランブルするようにしている。各ブロックに含まれるラインの 本数は同一にすることが好ましい。ある１つの好適実施例では、４７ラインの大 きさの６個のブロックを用いて、Ｐ　Ａ　Ｌの１フイールドを構成している３　 １２　’ｙ４本のラインのうちの、２８２本のラインにスクランブル処理を施す ようにしている。ＰＡＬの１フイールドは、アクティブ・ラインを２８７％本含 んでいる。残った５シ黍本のラインのうち、４本はデータを搬送するラインとし 、最後に残った１　’ｙ６本はブランキングして消去するようにしている。

本明細書並びに請求の範囲において処々で使用する「アクティブ・ライン」とい う用語は、全てのラインのうち、画像情報を搬送しているラインを、垂直ブラン キング期間を構成しているラインから区別して言い表わす用語である。また、「 アクティブ画像部分」という用語は、個々のアクティブ・ラインのうち、画像情 報を搬送している部分のことをいい、ライン・ブランキング期間等を除外して言 い表わす用語である。

好適例のスクランブル構造は数々の利点を有する。先ず、いがなるブロックも２ つのフィールド期間に跨がって存在することがないため、フィールド期間の歪み の影響が可及的に軽減される。また、ブロック構造を画像信号に同期させている ため、デスクランブルした画像に発生するフリッカが少ない。これによって更に 、スクランブルが施されている画像のフリッカも少なくなり、そのため、光感応 性てんかん患者に発作を起こさせるおそれも低減する。

ラインのスクランブルは夫々のラインのブロックの中で行なわれるため、どのラ インの移動量もブロック１個分の範囲内に収まり、即ち上述の好適実施例ではラ イン４７本以内に収まる。これには、デスクランブルされた信号への伝送損傷の 影響が可及的に軽減されるという利点がある。

ラインの本数を４７本に選択した場合には、それによって得られるブロック構造 は、機密保護の安全性と、秘匿性と、明瞭性（伝送損傷に対する不感性）との間 で良好にバランスの取れたものになる。これと異なるブロック構造を選択した場 合には、幾本かのラインを本来のライン位置のままで放送する必要が生じて機密 保護の安全性及び秘匿性が低化することや、更に多くのラインをブランキングす る必要が生じて明瞭性が低下することがあり得る。後者の場合には、画像の最上 部と最下部とに黒い境界部分を挿入せねばならなくなる。

ブロックの大きさを一定にすることによってシステムの実現が容易になり、また 、このスクランブルのフォーマットは全体として、スクランブルされた画像を見 ることを不可能にするための、良好な秘匿性を提供するものである。

本発明の更なる局面によれば、スクランブルすべきブロックのライン情報を非暗 号形式で、即ちスクランブルしていないフォーマットで格納する、メモリ管理方 式が提供される。この管理方式には、デコーダ及びエンコーダにおける同期化が より容易になり、しかも機密保護の安全性を向上し得るという利点がある。

メモリ構造は、各メモリ・ユニットがブロック１個分のラインを格納できるよう にした一対のメモリ・ユニットから成る構成とすることが好ましい。また、エン コーダ及びデコーダのいずれにおいても、それら一対のメモリ・ユニットの一方 から、あるブロックの情報を読み出しつつ、それと同時に他方のメモリ・ユニッ トに、そのブロックに続（次のブロックを書き込んで行くようにすることが好ま しい。エンコーダにおいては、メモリ読出しアドレッシングを、ＰＲＢＳ及びラ イン置換発生機構の出力に関連させ、デコーダにおいては、メモリ書込みアドレ ッシングを同様の方法で制御することが好ましい。

好適実施例においては、アクティブ映像ラインのサンプルだけを、即ち、アクテ ィブ画像領域のアクティブ・ラインのサンプルだけをシャツフルするようにして いる。４ｆｓｃでサンプリングをするようにした、ＰＡＬ信号の具体例に適合さ せた好適実施例においては、シャツフルされるサンプルの個数は９５５個だけで ある。それら９５５個のサンプルは、第７２番〜第１０２６番サンプルとするこ とが好ましく、ただしカットポイントの位遣は、第６１番サンプルから第７５番 サンプルまでの間と、第１０２５番サンプルから第１０３９番サンプルまでの間 とに定めれば良く、実施例によって異なった恒温にすることができる。サンプル の個数は必ずしも決まり切ったものではないが、ただし、メモリの管理を容易に するという観点からは１０２４個を超えないようにすることが好ましい。

アクティブ・サンプルだけをシャツフルするということは、カラーバースト信号 は、スクランブルしないままにしておくということに他ならない。これによって 数々の利点が得られる。第１に、伝送される信号が完全にＰＡＬ方式の規格に則 った信号になるため、仮にカラーバースト信号をスクランブルしたならばそれに よって動作を乱されるおそれのある伝送経路中のディジタル機器が、動作を乱さ れずに済むようになる。第２に、機密保護の安全性が向上する。なぜならば、連 続するライン上のバースト信号の位相を測定することによってラインの順序が突 き止められてしまうということがないからである。更なる利点は、バースト信号 をスクランブルしないままにしておけば、本発明の第１の局面によるサンプリン グに必要とされる、バースト信号に同期させたクロックを発生させることが容易 だということである。

これより添付図面を参照しつつ、本発明の様々な局面における実施例を説明して 行くが、ただしそれら実施例は、あくまでも具体例を示すことを目的としたもの である。また、添付図面は以下のとおりである。

図面の簡単な説明 図１は、ライン・シャツフル方式のための第１のブロック構造を示した図、図２ は、別実施例に係る、入力信号、伝送信号、及び出力信号のブロック構造を示し た図、 図３は、本発明の一実施例の方式に従ってスクランブルした信号のタイミング・ ダイアグラム、 図４は、本発明の様々な局面を具体化した試験的コーグを示した図、図５は、あ る製品デコーダのディジタル部分のブロック図、図６は、図５のデコーダのバッ クポーチ再挿入回路のブロック図、図７は、５６１５９ラインの大きさのブロッ ク構造に対応したデコーダのメモリに書込みアドレスするための書込みアドレス 回路を示した図、図８は、５６１５９ラインの大きさのブロック構造を採用した システムのメモリに読出しアドレスするだめの読出しアドレス回路を示した図、 図９は、伝送チャネルの中で実行される夫々の置換ステップを示した図、図１０ は、コーグのブランキング遅延機構を更に詳細に示した図、図１１は、図１０の 遅延機構がコーグに対してどのような操作を加えるかを示したテーブル、 図１２は、剰余サンプルを画像１枚につき２本のラインに挿入する際にどのよう に挿入するかを示した図、 図１３は、図５の位相同期ループのブロック図、図１４ａは、本発明の１つの局 面を具体化した置換発生機構及び疑似ランダム・バイナリ・シーケンス発生機構 の回路図、図１４ｂは、図１４８の発生機構のＭ−ＢＯＸの回路図、図１４ｃは 、図１４８の発生機構のＥ−ＢＯＸの回路図、そして、図１５は、別実施例の置 換発生機構を示した図である。

最艮二胆隻２脱咀 これから説明するシステムは、ＰＡＬ方式の映像信号をスクランブルするのに適 したシステムである。その原理はＮＴＳＣ，ＭＡＣ，ＳＥＣＡＭ等のその他のブ チ式にも等しく適用し得る。本発明は、映像信号のいかなる特定の信号方式にも 限定されるものではないと解釈されねばならない。

図１及び図２には、本発明の１つの局面を具体化したライン・シャツフル構造の ２つの実施例を示した。従来例に係るライン・シャツフル方式では、１つのフィ ールドの全てのラインをただ１つのブロックとして扱ってシャツフルするように しているか、或いは、１つのフレームを適宜な大きさの複数のブロックに分ける ようにしているかのいずれかであり、ここで適宜な大きさのブロックとは、例え ば３２ラインの大きさのブロック等である。現在既に判明しているところによれ ば、それらいずれの方式も満足な結果が得らるものではなく、信号の処理は各フ ィールドごとに行なうべきてあり、それによって、非暗号形式の信号とスクラン ブルされた信号とのいずれに関しても、各フィールドが整数個のブロックから成 るようにすべきである。フィールド・ブランキング期間を跨いで存在するブロッ クが含まれるような構造はフィールド・レートの乱れの影響を受け易い。異なっ たフィールドに所属するラインを同じブロックの中に混在させると、フィールｉ ・期間の歪みを際立たせることになり、隣り合ったラインに差が生じることにな る。こうして生じた、スクランブルされた信号におけるラインの差は、非常に短 時間の変化であるため、受信機のＡＧＣでは修正することができない。このよう なラインごとのばらつきは、デスクランブルした画像に筋状のノイズとして現れ る。

更には、画像中におけるブロックの恒温が変化して行くのにつれて、例えば多重 伝搬路障害や伝送損傷等が原因となって生じことのある、個々のブロックの中の 平均画像レベルの歪みが発生すると、デスクランブルした画像にフリッカが発生 するおそれがある。

６２５本１５０ＰＡＬ方式は、■フィールドのライン本数を３１２％ラインにし た、２・１インターレースの信号方式である。それら３１２％本のラインのうち の２８７４’２本がアクティブ画像ラインであり、その他は垂直ブランキング期 間のラインである。

ここに提案するライン・シャツフル方式は、アクティブ画像ラインだけをスクラ ンブルするようにした方式である。図１では、アクティブ画像を５個のブロック に分けており、それらブロックのうち、先頭のブロックは５９ラインの大きさで あり、その他の４個のブロックは５６ラインの大きさである。１フイールドにつ き４％ラインが取り残されることになるが、それらラインの画像情報は廃棄され る。

処理するブロックの大きさが全て同じである方がより簡明であるため、図２に示 した別実施例は、４７ラインの大きさの６個のブロックから成るものとしである 。この構造にはラインが２８２本しか含まれないため、残りのＩ各うインは廃棄 される。

以上の２種類の構造には更に、スクランブルした信号のアクティブ・ラインがブ ランキング期間に対して相対的に進むことになるため、フィールド・ブランキン グ期間をデコーダの中に格納する必要がないという利点もある。

図２の実施例が採用している構造では、入力信号と出力信号との間の合計遅延と して、少なくとも１２５ラインに相当する遅延が必要である。第１フイールドは 、スクランブルされていないブランキング期間の３１ラインで始まり、その後に 、４７ラインの大きさのスクランブルされた６個のブロックが続く。送信される 信号には、先ず、スクランブルされた第０番ブロックが含まれ、この第０番ブロ ックが送信される時刻は、入力信号の入力開始時刻から７８ライン遅延している （７８ラインとは、ＶＢＩ＝３１ラインと、第０番ブロック−４７ラインとを加 えた和である）。この第０番ブロックの後にＶＢＩが続き、その後に、スクラン ブルされた第０番ブロック〜第５番ブロックが続き、その後に、ブランキング期 間より先に進められた次のフィールドの第０番ブロックが続く。出力信号におい ては再び、先ず最初にＶＢＩがきて、その後に第０番ブロック〜第５番ブロック が続（ことになるが、ただしこの出力信号は入力信号に対して、ブロック２個分 に加えてＶＢＩに相当する分だけ遅延しており、従って合計遅延は１２５ライン である。図１のブロック構造では、これに対応する合計遅延は１４８ラインであ る。

ＶＢＩに対してブロックが先に進むということは、ここで採用しているブロック 構造に本来的に付随した特性ではなく、そのようにすれば、ブランキング期間の ラインをデコーダに格納せずに済むようになるため、そうすることが望ましいと いうことである。サンプリング周波数を４ｆｓｃとする場合には、このことは特 に重要であり、なぜならば、それによって、格納せねばならないづンプルの個数 を１０２４個以下にまて減少さぜることができるため、メモリの管理が容易にな り、コストを低減できるからである。

以上に説明したブロック構造の史なる利点は、どのラインも、その本来の位置か らの移動量がブロック１個分の範囲内に収まるということである。これによって 、デスクランブルした画像への伝送損傷の影響を小さくすることができ、なぜな らば、伝送損傷はラインの移動量が大きくなるほど増大する傾向があるからであ る。

エンコーダへ供給されるＰＡＬ信号は、アナログ信号であり、ディジタル化され た後にスクランブルされる。従来例に係る様々なライン・シャツフル方式にこれ まで採用されていたサンプリング周波数は、色副搬送波の２倍の周波数２ｆｓｃ か、または３ｆｓｃであり、さもなくばライン同期にしてあった。

本実施例の方式は、４ｆｓｃのサンプリング構造を採用して、１７．７３４４７ ５　ＭＨｚでサンプリングしており、そのサンプリングをＦＡＩ、の色副搬送波 の周波数と位相との両方に同期させている。別法として、例えば８ｆｓｃのよう に、Ｈｘ４ｆｓｃで表わすことのできる、４ｆｓｃの整数倍の周波数を採用する ことも考えられないではない。ただし、処理速度やメモリのコストという点から 、８ｆｓｃや、それ以上のｎの値を持つ周波数は、現時点では採用するのは無理 かも知れない。

４ｆｓｃサンプリングを行なうことによって幾つもの利点が得られ、それら利点 のために４ｆｓｃサンプリングの採用が魅力的なものとなっている。即ち、これ を採用することよって好適なサンプリング構造が得られ、その構造によれば、１ 本の画像ラインの全サンプル（１１３５個）のうちの殆どを、色副搬送波の特定 の位相に同期させることができる。２ｆｓｃや３ｆｓｃではなく、より高い４ｆ ｓｃのサンプリング周波数を用いれば、より低いサンプリング周波数の場合と比 べてアナログ・ディジタル・コンバータ（ＡＤＣ）及びディジタル・アナログ・ コンバータ（ＤＡＣ）のためのアンチェリアシング・フィルタの重大性を軽減す ることができる。また、機密保護の安全性という観点からは、４ｆｓｃのサンプ リングを採用することによって得られる利点として、ラインの移動がスクランブ ルを行なうブロックの中に限られるため、個々のラインがどれほどの距離を移動 されたかについての余計なヒントが、副搬送波の位相から入手されてしまうこと がないという利点がある。ただし、より低いｆｓｃの倍数の周波数のサンプリン グと比べて、４ｆｓｃのサンプリングを採用することによる短所もないわけでは なく、即ち、ディジタル回路にはより高速で動作てきる性能が要求され、映像信 号を格納するメモリの容量も、より大きな容量が要求されることになる。しかし ながら、４ｆｓｃのサンプリングを採用することによる利便性は、それによる利 点がいかなる短所をも補って余りあるものである。

色副搬送波の位相及び周波数に同期させたサンプリングを採用することには、ラ イン同期のサンプリングと比べて、タロツク・ジッタが少な（、従ってデスクラ ンブルした信号に現れる色ジツタも少ないという利点がある。

実際には、サンプリング周波数を４ｆｓｃにしたときには、ライン１本あたりの サンプル個数は１１３５．００６４個になる。ここで、どのラインに含まれるサ ンプルの個数も１１３５個であるものと見なすならば、０．００６４　Ｘ　６２ ５　＝　４　となることから、どのラインにも含まれないサンプルが１フレーム について４個存在することになる。この事態を避けるためには、１フイールドに ついて１本のラインに２個の剰余サンプルを含ませるようにし、その１本のライ ンだけは１１３７個のサンプルを含むようにすれば良い。

各ラインにおいて取り残される［１．　［１０６４個のピクセルのために、信号 パルスによって表わされる実際の映像信号のタイミングとピクセル・カウンタと の間には必然的に、個々のラインごとに時間的なずれ（シフト）が発生せざるを 得ない。

このシフトの大きさは、ｆ　ｓｃ−４，４３３６１８７５ＭＨｚのときには、ラ イン１本について０．００６４　Ｘ　（１／４　ｆ　ｓｃ）　＝　０．３６ナノ 秒になる。

これによる遅延は、４７ラインの大きさのブロックでは１７ナノ秒になり、また 、５９ラインの大きさのブロックでは２１ナノ秒になる。５９１５６ラインの大 きさのブロックを用いた実施例では、それらブロックを、ブランキング期間に対 しでそのシフト分だけ進めてお（ようにしている。このシフト分は、デスクラ〉 プル処理が行なわれる際に自動的に補償される。

既述の如く、スクランブルするのはアクティブ画像ラインだけである。しかもア クティブ画像ラインのうちでも、アクティブ映像ラインを構成しているサンプル だけをスクランブルするようにしている。これについて図示したのが図３である 。従って、第１番ザンプル〜第７２番サンプルはスクランブルせず、第７２番サ ンプル〜第１０２６番サンプル（９５５個のサンプル）はスクランブルし、そし 、て第１０？７番サンプル〜第１１３５番ザンプルはスクランブルしない。スク ランブルの処理に先立って、サンプルのディジタル化を行なう。この構造の利点 は、各ラインのうちでカラーバースト信号の部分はスクランブルしないため、伝 送される信号が完全に、そして厳格にＦＡＩ、方式の規格に則ったＰ　Ａ　Ｉ− 信号になるということにある。伝送経路中のディジタル機器は、カラーバースト 信号がスクランブルされたシーケン３て提供されたならば、その動作を乱される おそれがあるが、このようにしてあれば、そのおそれもない。更には、これによ ってこの方式の機密保護の安全性が高められており、なぜならば、連続するライ ン」二のカラーバースト信号どうしの間の位相が、ラインの並べ替えに関するヒ ントになるということがないからである。また、このように、カラーバースト信 号をスクランブルせずにおくことにより、クロックをカラーバースト信号に同期 させることが可能になるため、位相同期式のサンプリングの実施が容易になる。

カットポイントの位置は実施例ごとに様々な位置に定めることができる。カット ポイントとして選択し得る位置は、第６１番サンプルから第７５番サンプルまで のいずれかと、第１０２５番サンプルから第１０３９番サンプルまでのいずれか とである。

サンプリング・ポイントは、基準副搬送波の４５°ポイントにおいである。即ち 、理想カラーバースト信号の、ピーク及びゼロクロスの位置にしである。これは 、各サンプルに必要なコーディング・レンジをできる限り狭くすることのできる 位置である。

デコーダにおいて信号のデスクランブルを行なえるようにするために、信号情報 とデコート命令とを包含しているＶｉｄｅｃｘ：ｒｙｐｔデータを信号と共に伝 送する必要がある。これを行なうには、例えば、各フィールドの４本のラインを 、データ搬送ラインとして割当てるようにすれば良い。このデータは、アクティ ブ画像ラインにのせて搬送することができ、そうすれば、既存の伝送方式及び伝 送機器との間のコンパチビリティを高めることができる。またその場合には、デ コーダはそのデータをのせたデータ・ラインを、画面表示に先立ってブランキン グして消去する。

従って、４７ラインの大きさのブロックを使用する場合には、映像信号の構造は 次のようになる。

ライン番号　機作 ６２３後半〜２３後半、３１１−３３５　−垂直プランキング期間２３後半、３ １０．６２２．６２３前半　−エンコーダでブランキングされる２４−２７、　 ３３６−３３９　−これらはＶｉｄｅＯｃｒｙｐｔデータである２８−２０９． ３４０−６２１　−４７ラインのブロック内でスクランブルされるアクティブ・ ライン部分を含んでいるブロック内のラインのスクランブルは、各々のブロック の中のラインの送信順序を置換する（並べ替える）ことによって行なわれる。置 換発生機構へ供給される制御ワードは、疑似ランダム・バイナリ・シーケンス発 生機構（ＰＲＢＳ）の出力に応じて各ブロックごとに変化するようにしである。

ＰＲＢＳは、各ＴＶ両画像とに、２０ビツトのシード値に従って、初期化される ようにしてお（ことが好ましい。このＰＲＢＳによって、各ブロックに対して１ つずつ、従って各画像ごとに１２個の値が発生されるようにしである。

ＰＡＬ方式では、色情報をバースト信号とアクティブ映像副搬送波との間の位相 関係によって伝送するようにしているため、高度に安定した位相同期ループＰＬ Ｌが必要である。′アクティブ映像ラインはシャツフルされたラインに取って代 わられるため、ある程度以上の大きさの誤差が存在していると色ノイズが発生す る。タイミングに関する許容誤差は、１．５ナノ秒以下であり、これは約２°の 誤差に相当する。必要精度の達成を助けるには、カラーバースト信号を含んでい るライン（第７番ライン〜第３０９番ライン、及び第３２０番ライン〜第６２１ 番ライン）の期間だけ位相誤差を測定するようにすれば良い。

この位相同期ループについては、後の説明において更に詳述する。

次に図４について説明する。コーデックの動作について理解するには、メモリ制 御機構としてＰＲＢＳ及び置換発生機構を使用し、必要に応じて直接アドレスの シーケンスと置換アドレスのシーケンスとを発生するようにした、試験的コーグ について考察するのが良いと忠われる。

コーグのアーキテクチャと、デコーダのアーキテクチャとでは、必然的にその大 部分が同一になり、主たる相違は、コーグではライン・ブランキング期間並びに フィールド−ブランキング期間が遅延されるのに対して、デコーダでは遅延され ないということである。以下の説明はコーグに関するものであるが、デコーダの 動作の仕方もコーグと同様である。

通常の地上放送の伝送方式に対するコンパチビリティを維持するために、スクラ ンブルした画像信号を送信する際には、アナログ信号の形で送信するようにして いる。受信されたスクランブルされている信号は、先ず最初に、アナログ・ディ ジタル・コンバータ２０によって、ディジタル形式に変換される。このＡＤＣは 、受信された信号のサンプリングを４ｆｓｃの周波数で行なうようにクロック・ パルス発生機構（ＣＰＧ）２２によって制御されている。デコーダ内のＡＤＣ及 びＤＡＣが取り扱う映像信号のサンプルのビット数は、８ビツトにしである。既 述の如く、クロック・パルス発生機構は、その周波数及び位相をカラーバースト 信号に同期させてあり、４５’ポイントでサンプリングが行なわれるようにして で信号を発生する電圧制御水晶発振器（ＶＣＸＯ）に、２分の１分周器を付属さ せて、周波数が４ｆｓｃでマーク・スペース・レシオが１１の出力信号を発生さ せるようにした機構とすれば良い。

上述のＡＤＣは、例えば、最高で２５１１Ｈｚまでの周波数で動作することので きるｒＴＲＷ　ＴＤＣ１００７ＡＤＣＪを用いて構成することができる。このコ ーグ用ＡＤＣはプロフェッショナル機器の標準である１０ビツトのＡＤＣである 。

副搬送波のカラーバースト信号に対してマスク・クロック信号の周波数及び位相 を安定させる安定化処理は、ＣＰＧ２２の中で内部的に行なわれている。同期信 号分離回路２４は、例えば混合同期ライン・パルス等の、映像信号波形に関連し た必要なタイミング信号を発生して、奇数ブロックと偶数ブロックとを識別でき るようにしている。

上述のＡＤＣの出力は、ブランキング期間に遅延を付与するブランキング遅延機 構２６へ入力されると共に、それと並行してデータ挿入機構２８へも入力されて おり、データ挿入機構２８は、ブランキング遅延機構２６から出力される遅延出 力も併せて受け取っている。データ挿入機構２８の出力は直接、ディジタル・ア ナログ・コンバータ（ＤＡＣ）３０と、４７ラインの大きさのライン・メモリＡ ３２及びライン・メモリＢ３４とへ供給されている。それらメモリ３２．３４は 夫々のメモリ制御機構３６．３８によって制御されており、それらメモリ制御機 構は、クロックと同期信号発生回路から供給される同期信号とによって制御され ている。それらメモリ制御機構は、夫々のメモリに対するデータの読出し動作及 び書込み動作を制御しており、また、スクランブル・シーケンスを受け取ってい る。それらメモリ制御機構は、ＰＲＢＳ発生機構と置換発生機構とで構成されて いる。

コーグのブランキング遅延機構２６を更に詳細に示したのが図１０である。この ブランキング遅延機構は、次の２つの機能を果たすものである。第１に、このブ ランキング遅延機構は、垂直及び水平ブランキングに対応しているサンプルに１ ２５ラインの遅延を付与する。第２に、このブランキング遅延機構は、アクティ ブ・ラインのアクティブ部分を構成しているサンプルに様々な大きさの遅延を付 与する。この後者の特徴的機能によって、２つのメモリ・ブロックを使用するだ けで、シャツフルを行なえるようになっている。図１０は、０ライン、１ライン 、３１ライン、及び１２５ラインの夫々に相当する遅延時間を発生することので きる切換可能な遅延機構５００が、４７ラインの大きさのブロックを用いるブロ ック構造に関してどのように利用されるかを示している。

ブランキング遅延機構５００はＡＤＣから映像信号を受け取り、その映像信号を そのまま通過させるか、或いは、その映像信号に約１ライン、約３１ライン、ま たは約１２５ラインの遅延を付与する。尚、必要とされるそれら遅延の大きさを 正確に示すならば、サンプル１１３５個、サンプル３５１８７個、それにサンプ ル１４１８７７個に相当する遅延である。

遅延の大きさは、２本の制御線ｄ１及びｄＯによって、次の表に示すように選択 される。

パイプライン処理のための遅延が必要であれば、そのための一定の大きさの遅延 を−Ｆの表の出力の全てに更に追加すれば良く、それによって問題が生じること はない。遅延の大きさは、サンプルごとに変化させることができなければならな い。上の表の遅延の大きさの値は全て奇数であるため、それら遅延を達成するに は、２つに分けるデマルチプレクシングを行なって、２個の１２８ｋｘ８のスタ ティックＲＡＭデバイスへ分ければ良い。そうすれば、それら２個のデバイスの 各々に対して１回のクロック期間に読出しか書込みかのいずれかを行なうだけで 良（なるため、それに応じたタイミングの緩和が得られる。

各ラインのサンプルに番号付けして第０番サンプル〜第１１３４番サンプルとし て表わすならば（ただし第３１２番ラインと第６２４番ラインとは別であり、こ れらラインでは第０番サンプル〜第１１３６番サンプルとして表わす）、同期波 形及びバースト波形を含んでいる第１１１フは、常に１２５ライン遅延のアドレ スから取り出される。この１２５ライン遅延は更に、ＶＢＩの期間（第６２２番 ライン〜第２７番ライン、及び第３１０番ライン〜第３３９番ライン）に、第１ ２７番サンプル及び第１１１６番サンプルに対して適用される。この遅延機構か ら出力されるラインのアクティブ・サンプルである第１７２番サンプル〜第１１ １６番サンプルに関しては、第６番ブロック（第３４０番ライン〜第３８６番ラ イン）及び第７番ブロック（第３８フされ、一方、その地金てのブロックでは３ １ライン遅延が付与されて取り出される。

図１１は、このブランキング遅延機構が、コーグの中で、ＶＢ１期間のラインの 本数を確実に３０本または３１本という適正本数にするために、どのように動作 するかを示している。

図１２は、４ｆｓｃサンプリングにおけるサンプル位置が、１１３７個のサンプ ルから成る長いラインである第６２４番ライン及び第３１２番ラインの前後にお いて、どのように位置決めされるかを示している。

スクランブラであるこのコーグの動作によって、入力してくる信号のうち、ライ ン・ブランキング信号及びフィールド・ブランキング信号は、そのまま通過する ことを許され、ＤＡＣへ渡されて出力される。一方、アクティブ・ラインのうち 、それら信号以外の残りの部分であるアクティブ部分（９５５個のサンプルから 成る）は、メモリ３２とメモリ３４とに格納される。このとき、先頭ブロック− 〇ある図１（ｂ）の第０番ブロックはメモリ３２に格納され、その次のブロック である第１番ブロックはメモリ・ブロック３４に格納する。サンプルがこれらメ モリに格納されるときには、非暗号形式で、即ち、スクランブルされていない形 で格納されるということに特に注意されたい。第１番ブロックのラインがメモリ ３４に格納されて行くのと並１ｊシて、第０番ブロックのラインが、制（社）機 構３６の制御の下にメモリ３２からスクランブルされた形で読み出されて行く。

即ち、読出しアＩ・レッシングはスクランブルされた形で行なわれるが、書込み アドレッシングは非暗号形式で行なわれる。メモリ３４への、第１番ブロックの 書込みが完了した時点では、メモリ３２からの第０番ブロックの読出しが完了し ているため、そのメモリ３２へ第２番ブロックを、やはり非暗号形式で書き込ん で行くと同時に、メモリ３４から第１番ブロックを読み出して行くことができる 。それら２つのメモリの出力はＤ　Ａ　Ｃ：３０へ供給されている。先に説明し た重要なタイミングとは、スクランブルしないままとしたブランキング期間の間 へ、スクランブルしたアクティブ・ライン部分を、できる限り小さな誤差で再挿 入するだめのタイミングに他ならない。

デスクランブラの動作の什ノｊは、以トのスクランブラの動作に対して相補的な ものである。各画像期間に、入力してくるスクランブルされている映像信号のう ちのアクティブ・ラインを、スクランブラで使用されたアドレスのシーケンスと 同じシーケンスに従ってデスクランブルした順序で「へメモリ」と［Ｂメモ１月 とのいずれか一方に書き込んで行く。コーグの場合と同様に、ラインの順序を指 定するのはＰＲＢＳ及び置換発生機構であり、これらはメモリ・アドレッシング 信号と制御信号とを発生するメモリ制御機構３６．３８を構成している３３以上 が行なわれる結果、入力してくる映像信号がデスクランブルされることになる。

また、この書込み動作と並行して、その１つ前のブロック期間に他方のメモリへ 書き込まれたサンプルのＤＡＣへの読出しが行なわれ、それによって、デスクラ ンブルされた出力信号が送出される。そして再び、それら２つのＲＡＭメモリは 、更に別のブロックに関して、書込み機能と読出し機能とを交替する。

ここで特に注意すべきことは、コーグでは、そのメモリにおいて、スクランブル されたアクティブ・ラインの出力信号が、それらラインそれ自体の同期信号及び カラーバースト信号に対して相対的に遅延するようにしているということである 。同様に、デコーダでは、そのメモリにおいて、デスクランブルされた出力信号 が、受信されたスクランブルされている信号の同期信号及びバースト信号に対し て相対的に遅延するようにしている。同期は、コーグにおいて、ブランキング期 間を適当に遅延させることによって達成している。

エンコーダで使用するメモリは１０ビツトの、そしてデコーダで使用するメモリ は８ビツトの、いずれもダイナミックＲＡＭとするのが好都合である。また、Ｓ ＲＡＭやＶＲＡＭを使用しても良い。上述のＤＡＣは、１０ビツトのデバイス（ エンコーダの場合）、または８ビツトのデバイス（デコーダの場合）とすれば良 く、具体的な例としては、最高で２０ＭＨｚまでの速度で動作することのできる ｒＴＲＷ　ＴＤＣ１０１６月を用いることができる。

次に図５について説明すると、同図に示したのは、ある製品デコーダのディジタ ル部分である。これに対応するエンコーダも、実質的にこれと同一の構造である 。

入力してくるスクランブルされている映像信号は、最初にＡＤＣ（不図示）でデ ィジタル化され、続いて位相同期ループ１００と、データ取出部１１０と、ライ ン多重化遅延機構１２０とへ供給される。データ取出部１１０は、第２４番ライ ン〜第２７番ライン、及び第３３６番ライン〜第３３９番ラインにのせて伝送さ れてきたＶｉｄｅｏｃｒＹｐｔデータを取り出す。ライン多重化遅延機構１２０ は、ＶＲＡＭであるメモリ１６０に、然るべき動作を行なわせるために必要な機 構である。取り出されたデータはシステムＣＰＵ１３０へ送られ、このシステム ＣＰＵ１３０は更に、制御ロジック１４０及びＰＲＢＳ１５０ともインターフェ ースしている。制御ロジック１４０は、このシステムの構成要素のうち、メモリ １６０とライン多重化遅延機構１２０とを除いたその全ての構成要素のタイミン グを管理している。制御ロジック１４０へは、４ｆｓｅのシステム・クロックと 、水平同期信号Ｈ８Ｙと、垂直同期信号ｖＳＹとが供給されている。メモリ１６ ０は各々が４７ラインの大きさの２個のブロックから成り、それら２個のブロッ クは先の実施例に関して説明した方式で動作する。メモリ管理部１８０は、読出 しアドレッシングと書込みアドレッシングとを制御しており、このメモリ管理部 については後に図７及び図８を参照して更に詳細に説明する。このメモリ管理部 １８０は置換発生機構１９０に制御されており、この置換発生機構１９０それ自 体はＰＲＢＳ１５０の制御下にあり、これらＰＲＢＳ及び置換発生機構は、図１ ４ａ〜図１４Ｃ及び図１５に詳細に図示しである。置換発生機構及びＰＲＢＳの 構成は任意の適当な形態とすれば良く、それらについては従来の文献にも充分に 記載されている。メモリ１６０は、ここでもまた、アクティブ・ラインのデータ を格納するときには非暗号形式で格納するようにしており、このメモリの出力は 、信号のうちのスクランブルしていない部分に多重化されて、その信号の中に戻 される。

ディンタルからアナログへ変換して出力するのに先立って２００において、その 信号のバックポーチを再挿入する。この黒レベル再挿入回路は図６に更に詳細に 示しである。

デコーダにおいてバックポーチを再挿入する必要があるのは、それより下流側の 回路部分の中にあるクランプ回路が、スクランブルされていないバックポーチを 使用してクランピングを行なえるようにするためである。ライン・シャツフル方 式では、このようにしておかないと、多重伝搬路障害等の伝送損傷のためにクラ ンピングの処理過程で筋状のノイズが導入されるおそれがある。受信機内ではカ ラーバースト信号は何の変更も加えられることなくＰＡＬデコーダへ受け渡され 、そのため、カラーバースト信号の振幅を測定している自動色修正回路は正しく 動作し、このようにすることは、新たなカラーバースト信号を発生するよりも容 易”Ｃある。

図６において、バックポーヂ再挿入はディジタル・フィルタ処理技法を用いて実 行される。入力映像信号は色信号帯域通過フィルタ４００を通して供給され、加 算器４１０において、このフィルタ４００の出力に、所定の黒レベル値である「 ６４」という値が加算される。加算によって得られた信号は、同期信号分離回路 から出力されてマルチプレクサ４２０に作用する制御信号によって、バックポー チの期間に選択される。このマルチプレクサへは、その他方の入力として、ディ ジタルの入力映像信号に、フィルタ４００及び加算器４１０を通過する信号経路 の遅延と同じだけの遅延を補償用のライン遅延機構で４３０で付与した遅延映像 信号が入力している。バックポーチ期間以外は常時、マルチプレクサ４２０にお いてこの遅延映像信号が選択されている。

以上に図４及び図５を参照しつつ、４７ラインの大きさのブロックを用いた場合 について説明をした。先に言及した、５６１５９ラインの大きさのブロックを用 いた実施例の場合や、更に別の大きさのブロックを用いる場合には、適当な変更 を加える必要があるが、その変更は当業者には自明なものである。

図７は、スクランブルされている信号を非暗号形式でメモリの中へ書き込んで行 （ために必要なデコーダ用の書込みアドレス回路を示している。この図に示した 回路は、５６１５９ラインの大きさのブロックを採用する場合に適したものであ る。

図８は、メモリからの読出しを行なって、図５のマルチプレクサ１２０へ供給す る出力を発生させるための、デコーダ用の読出しアドレス回路を示している。

この図に示した実施例の回路は、５６１５９ラインの大きさのブロックを用いた ブロック構造に適したものであり、大きさが互いに異なったブロックに対処する ために必要な追加の回路部分を示している。

図７について説明すると、ＣＰＵからＰＲＢＳ１５０へは２０ビツトの制御ワー ド’ｃｗが供給されており、このＰＲＢＳ１５０がライン置換発生機構１９０の 出力を制御している。置換発生機構１９０は、６ビツトの出力を、アドレス変換 機構２１０へ供給している。大きさが同一でないブロックを用いているため、デ コーダとエンコーダとのいずれにおいても、３個のブロックがかち合った、重な り部分が生じる。アドレス変換機構２１０は、その重なり部分を、ＲＡＭの中の 重なり部分の格納以外には使用しない領域へ移動させるようにしている。ブロッ ク・カウンタ２２０は、カウント数が「０」から１つずつ上がって行って「４」 に達したならばアドレス変換機構へのシフト入力を発生し、それによって、４７ ラインの大きさの各ブロックが終了するごとにブロックの交替を行なわせるアド レスが確実に発生するようにしている。このブロック・カウンタがら入力を受け 取っている奇数／偶数カウンタ２３０は、１ビツトの出力を発生してメモリ・ブ ロック３２と３４（図４）との間の切換を行なわせるものであり、これが必要で あるのは、１フイールドあたりのブロックの個数が奇数だからである。

５６１５９ラインの大きさのブロックに対応したこの実施例は、２個のメモリ・ ブロックをフィールド・メモリとして使用するように動作させることも可能であ り、その場合には、奇数／偶数カウンタをフィールド・パルスでクロックするよ うにすれば良い。ブロック大きさ変更のためのカウンタ２２０は、カウント数が 「０」から１つずつ上がって行って「４」に達したならば置換発生機構１９０へ 信号を送出し、それによって、第４番ブロックではブロックの大きさが増大して ライン５９本になることを知らせる。

図８は、５６１５９ラインの大きさのブロックに対応した実施例において、奇数 ／偶数カウンタ２３０をどのようにクロックすれば良いかを示している。カウン タ３４０は、カウント数が「０」から１つずつ上がって行き、そのカウント数が ブロックの大きさに応じて「５５」か「５８」になったときに、アドレス回路３ １０へ向けて出力を送出する。このカウンタ３４０は、ＯＲゲート３５０がらハ イ出力を受け取ったならばクリアされ、ＯＲゲート３５ｏにはフィールド・パル スとブロック終了パルスとが入力している。ブロック終了パルスが送出されるの は、ＡＮＤゲート３６０への６つの出力力仏イになってカウント数が「５５」に 達したことが示されたとき、或いは、ＡＮＤゲート３７０への６つの出カカ仏イ になってカウント数が「５８」に達したことが示されたときである。

それらＡＮＤゲートの出力はＯＲゲート３８０へ入力しており、このＯＲゲート ３８０の出力が上述の「ブロック終了」パルスである。ＯＲゲート３８０の出力 は更に、ブロック・カウンタ３２０をクロックするためにも使用されている。

図示の回路のうちの残りの部分の動作の仕方は、図７に関して説明したものと同 じである。

ディジタル位相同期ループを図１３に示した。ＡＤＣ、クロック発生機構、それ に同期信号分離回路には、図４において使用した参照番号と同じ参照番号を付し である。

ＡＤＣ２０のディジタル出力は、乗算器（制御信号発生機構）６００へ入力して おり、この乗算器は、その他方の入力に、４ｆｓｃのクロックを４分の１分周ロ ジック回路６１０で分周したｆｓｃのパルス列を受け取っている。この乗算器の 出力は、３２バイトのアキュムレータ６２０へ供給されており、そこから更に次 々と、２ライン平均算出機構６３０、リミッタ６４０、パルス幅変調器６５０、 ループ・フィルタ６６０へと受け渡されており、このループ・フィルタが、クロ ック・パルス発生機構２２の電圧制御水晶発振器へ制御電圧を供給している。ア キュムレータ６２０と２ライン平均算出機構６３０とは、同期信号分離回路２４ からのバースト・ゲート信号によって制御されている。

アキュムレータ６２０は、連続する２つのバイトの間の加算と減算とを共に行な い、各々のバースト信号ごとに、図３の第１１番サンプル〜第４２番サンプルに 対応する３２個のサンプルを算出する。それらサンプルはバースト信号の中央部 から取り出されたものである。

２ライン平均算出機構は、ＰＬＬの位相誤差を測定するための機構であり、直前 の２本のラインに関する全てのアキュムレータ出力を加え合わせて、その情報を １本のラインに対応させて保持する。アキュムレータ６４０によって信号のダイ ナミックレンジが狭められているため、量子化のビット数は８ビツトで充分であ る。パルス幅変調器６５０は、その算出された誤差に対応する平均値を持ったバ イナリ・シーケンスを出力する。別法として、このＰＷＭ６５０を、パルス密度 変調器、レート乗算器、またはＤＡＣに替えることも可能である。

以上のディジタル式バースト信号位相検出機構は様々な態様で実現し得るもので あり、図示例はそれらのうちのほんの一例に過ぎない。また、上述の同期信号分 離回路は、アナログ回路とディジタル回路とのいずれとすることもでき、更には アナログ回路とディジタル回路とを組合せたものとしても良い。

図５の制御ロジック１４０と図４の同期信号分離回路２４とは、アナログ同期信 号分離回路に発生させた同期信号を利用するものとしても良い。制御ロジック１ ４０の再同期化が実行されるのは、入力してくるライン・パルスが、指定のタイ ミング範囲を逸脱し、システムが許容誤差範囲を超えたときだけに限るのが良く 、なぜならば、この再同期化が頻繁に行なわれると、デコードされた画像が不必 要に乱されることになるからである。

そのため、連続する２つのフィールドの中の夫々のラインどうしの間の時間差を 監視するようにしている。同期信号分離回路からのパルスが１フイールド後の同 期化ウィンドウの持続期間内に入るように到着したならば、システムは良好に機 能しているのであり、再同期化を実行する必要はない。測定する時間差を、連続 する２本のラインの間の時間差にはしていない理由は、ライン１本あたりのサン プル数が整数個でないからである。Ｖｉｄｅｏｃｒｙｌ）ｔデータの速度が高け れば、同期化ウィンドウを小さくすることができる。また、エンコーダ内でのス クランブル処理のために２個以上の集積回路を使用している場合には、同様に、 高精度の時間精度を達成するために同期化ウィンドウが開いている時間を短縮す る必要がある。デコーダにおいては、同期化ウィンドウの大きさは、データ受信 品質によって発生する干渉をできるだけ低減することのできる受信品質（高い時 間精度を得るにはウィンドウの持続時間を短くする必要がある）と、再同期化、 即ち画像品質（良好な画像品質を得るにはウィンドウの持続時間を長くする必要 がある）とを勘案して選択するのが良い。

−Ｆ述の同期化ウィンドウは、スイッチの切換えによってオフにすることができ るようにしてあり、同期化ウィンドウをオフにすると、各ラインごとに再同期化 が実行されるようになる。これを利用するのは、例えば、エンコーダが、映像信 号の解像度が８ビツトの２個のＶｉｄｅｏｃｒｙｌ）ｉチップを並行動作させる ことによって、よりバス幅の広いデータ・バス、例えばスタジオ品質に対応した １０ビツトのデータ・バスを実現するようにしている場合等である。このような 場合には、マスター・チップに、第２のチップのための水平基準信号を発生させ ることによって、双方のチップの動作を完全に同期させることができる。

図９の（ａ）〜（Ｃ）は、夫々の置換ステップがどのように実行されているかを 示している。図９の（ａ）は、エンコーダのメモリへブロックが非暗号形式で書 き込まれるところを示している。先頭ブロックは非暗号形式で伝送されるが、そ れに続く２番目のブロックに対しては、ＰＲＢＳ及び置換発生機構の制御の下に 最初の置換処理が施され、この２番目のブロックはスクランブルされた形で伝送 される。ところが、図７について説明した書込みアドレス回路の働きにより、こ の２番目のブロックも、デコーダのメモリに書き込まれた時点では非暗号形式に なっている。同様に、更に後続のブロックも、夫々のブロックごとに異なった置 換処理Ｐ２、Ｐ３１１９．が施されるが、それらブロックも、デコーダのメモリ に書き込まれた時点では非暗号形式になっている。図９の（ｂ）に示すように、 デコーダからの読出し信号と出力信号とは同一のものであるが、ただし第０番ブ ロック（ＡＬＢＥＲＴ）が出力されるのは時刻ｎであり、これは、第２番ブロッ ク（ＭＩＣＨＥＬ）が入力される時刻に他ならず、これによって、４７ラインの 大きさのブロックを用いる実施例では、ブロック２個分の遅延が生じることが判 る。

本実施例は、以上の説明では、各フィールドごとに完全にスクランブルした画像 を伝送している。しかしながら場合によっては、部分的にのみスクランブルする 処理が望まれることもある。例えば、番組提供者は、未加入者に充分に画質を低 下させた画像を見せることによって興味を喚起し、加入契約するようにしむけた いと考えることがあり得る。本実施例は、更なる２つのスクランブル・モードで 動作することもでき、それらモードの１つで動作することによってこの目的が達 成され、しかも、スクランブル・モードを変更に際して、通常のデコードされた 画像が乱れることもない。

選択可能なモートの第１は「非暗号形式遅延」モードであり、このモートは、各 ブロックのラインをスクランブルすることなく、単に、画像をブロック１つ分進 ませて伝送するというものである。これによって、画面の最下段の４７ラインが 画面の最上段に映し出され、しかも画像の色が誤ったものになるという効果が得 られる。一般加入者にとっては悩ましいことであるが、画面を見る者は、伝送さ れている番組への興味を喚起されるのに充分な細部までも識別することができる 。

第２のモードは［フラッシュ・モード」であり、このモードは、フィールドを１ つおきにスクランブルすると共に、それらの間のフィールドは非暗号形式遅延モ ードで伝送するというものである。こねによって、伝送される信号は、非暗号形 式遅延画像とスクランブルされた画像とが重畳して映し出されるような信号にな る。

このスクランブル処理のプロセスの特性のために、もし、完全非暗号形式モート と完全スクランブル・モードとの間でモード切換を行なったならば、それによっ てブロック１つ分の情報が失われることが避けられない。それに対して、以上の ２通りの半スクランブル・モートのうちの一方のモードで伝送するならば、デコ ードされた画像を乱すことなく、未加入者には画像を部分的に見せることができ る。

次に、図１４ａ〜図１４ｃ、及び図１５を参照して、置換発生機構１９０と、疑 似ランダム・バイナリ・シーケンス発生機構ＰＲＢＳ１５０とについて、更に詳 細に説明する。

疑似ランダム発生機構ＰＲＢＳ１５０は、例えば、ｎ＝２０個のバイナリ出力Ｂ ＩＴＯ〜Ｂ　Ｉ　Ｔ　］−９を備えたものである。出力が２０個の場合には、こ の疑似ランダム発生機構ＰＲＢＳの取り得る状態の数は、２２°＝１０４８５７ ６通りになる。ＣＰＬＩインターフェース１３０からの制御ワードＣＷが、入力 ＰＺＧ−Ｇを介してこの疑似ランダム発生機構ＰＲＢＳへ供給されており、この 制御ワードＣＷはその時々に、ある所定の状態を取っている。この制御ワードＣ Ｗの状態によってＰＲＢＳの各々の出力が規定され、この制御ワードＣＷの状態 のことを、キーワードＫＷと呼んでいる。テレビジョン信号にのせて４０ミリ秒 ごとに新たな制御ワードが１つず一つ伝送されてくるようにしてあり、その制御 ワードは直前の制御ワードとも直後の制御ワードとも異なったものであり、また ４０ミリ秒ごとにその制御ワードの一部分が疑似ランダム発生機構へ供給される 。

図１４８の置換発生機構１９０はクリア入力を備えており、このクリア入力は置 換発生機構１９０の初期化段階において「０」にセットされ、この回路構成の回 路状態を規定する機能を果たす。

この回路構１ｔ１９０には６ビツトの加算器１９２が含まれており、この加算器 １９２は、人力ＡＯ−Ａ５の値と入力ＢＯ〜Ｂ５の値とを加算する。入力ＢＯ〜 Ｂ５のうちの５つの入力Ｂ１〜Ｂ５は、疑似ランダム発生機構１５０の出力ビッ トのうちの５つ、即ち、第０番、第７番、第１７番、第１２番、及び第３番出力 ビツトから供給されている。加算器１９２の第６番目の入力であるＢＯは、常時 ５ボルトにしてあり、従って論理値「１」にしである。加算器１９２は６つの出 力ＳＯ〜Ｓ５を有し、それらは、クロック動作式バッファ・レジスタ１９４のデ ータ入力に接続されている。

レジスタ１９４は、例えば、６ビツトをバッファすることのできる互いに独立し た２つのバッファ・レジスタ構成要素で構成したものである。レジスタ１９４の 一連のＱ出力は、夫々がＡＮＤゲート１９６Ａ〜１９６Ｆに接続されており、そ れらＡＮＤゲートの他方の入力はいずれもクリア入力に接続されている。このク リア入力は、通常の動作状態にあるときには、論理「１ｊになっている。それら ＡＮＤゲートの夫々の出力は、上述の加算器１９２の入力ＡＯ〜Ａ５に接続され ている。従って、加算器１９２は、その夫々の出力部における値が、その夫々の 入力部ヘフィートバックされている。その中間でレジスタ１９４内にバッファさ れる値は、クロック人力ＣＫヘクロック信号ＣＬＫが入力したタイミングで書き 換えられる。レジスタ１９４のクロック入力ＣＫは、２人力ＯＲゲートＦＯＲ１ ９８」に接続されており、このＯＲゲート１９８の一方の入力にはクロック信号 ＣＬＫが供給されており、他方の入力には、３つの入力を備えたＡＮＤゲートｒ ＡＮＤ２０２Ｊの出力が接続されている。それら３つの入力のうち、第１の入力 は、この回路構成１９０のクリア入力ＣＬＥＡＲに接続されており、第２の入力 は、イネーブル人力ＥＮに接続されており、そして第３の入力は、アドレス比較 器２０４の出力ＡＫ−Ａに接続されている。

疑似ランダム発生機構ＰＲＢＳ１５０の出力のうちの第２番、第６番、第１５番 、第８番、第４番、及び第１３番出力ビツトと、レジスタ１９４の一連のＱ出力 とは、第１論理回路２０６へ供給されており、この第１論理回路２０６では、そ れら信号を様々に結合することができる。第１論理回路２０６は、６つの出力を 有しており、それら出力のうちの２つは直接に第２論理回路２０８へ供給されて おり、残りの４つの出力は４ビツト加算器２１０を介して第２論理回路２０８へ 供給されている。疑似ランダム発生機構１５０の出力のうちの、第１０番、第１ ９番、第５番、及び第１４番出力ビツトもまた、４ビツト加算器２１０へ供給さ れている。疑似ランダム発生機構１５０の残りの出力ビットである、第１番、第 １６番、第１１番、第１８番、及び第９番出力ビツトは、第２論理回路２０８へ 供給されている。

第１論理回路２０６及び第２論理回路２０８は、Ｅ−ＢＯＸ回路、Ｍ−ＢＯＸ回 路、及び／または、加算器を含んでいる。Ｍ−ＢＯＸ回路は、図１４ｂに示した ような回路であり、基本的に、下の真偽表に従って動作する置換スイッチである 。

入力　出力 ＭＥＩ　ＭＥ２　ＭＢＩＴ　ＭＡＬ　ＭＡ２ｏｏｏ　ｏ。

Ｅ　−Ｂ　ＯＸ回路の一例の詳細な回路図を図１４Ｃに示した。同図に示したＥ −Ｂ　ＯＸ回路は、２つの入力を備えたＡＮＤゲートと、同じく２つの入力を備 えた排他的ＯＲゲートとで構成されている。Ｅ−Ｂ　ＯＸ回路の真偽表は、下に 示すとおりである。

入力　出力 ＥＥＩ　ＥＥ２　ＥＢＩＴ　ＥＡＩ　ＥＡ２ｏｏｏ　ｏ。

第２論理回路ノロ　ツｔｖ　ＰＥＲＭＵＴＡＴＩＯＮ　ＡＤＤＲＥＳＳ　（置換 アドレス）出力が、置換発生機構の６つの出力を形成する。また、第２論理回路 の回路構成において出力が発生し得る置換アドレスは、２６＝６４であるところ から、６４通りの置換アドレスＰＡＯ〜ＰＡ６３である。

テレビジョンの１つのフィールドを、例えば、各々が４７本のラインＺＯ〜Ｚ４ ６から成る、ａ＝６個のブロックで構成するようにするならば、既に述べたよう に、そのフィールドを２８２本の映像ラインで構成することになる。そのような 各ブロックの中において、置換発生機構によって、ライン順序を置換しているの である。

アドレス比較器２０４は、その６つの入力が、回路構成１９０のＰＥＲＩＩＩＴ ＡＴＩＯＮｋＤＤＲＦＳＳ　（置換アドレス）出力に接続されており、置換アド レスの正当性の確認を行なっている。本実施例では、置換アドレスのうちＰＡ４ ７からＰＡ６３までは不当アドレスを表わしており、なぜならば１つのブロック にはラインが４７本しか含まれていないからである。発生されたある置換アト１ ノスが不当アドレスであったならば、アドレス比較器は制御信号を発生し、この 制御信号がＡＮＤゲートｒＡＮＤ２０２Ｊへ供給されることによって、新たなア ドレスの発生が行なわれる。従って、不当な置換アトルスは、自動的にふるい落 されて排除され、テレビジョンのラインの順序の並べ換えに使用されない。

以上に説明した図１４の置換発生機構を用いることにより、膨大な幾通りもの置 換を発生することができる。以上から明らかなように、この置換発生機構は、Ｐ ＲＢＳ１５０からｒ１０４８５７６Ｊ通りの制御ワードが送出されるのに応じて ｒ７２０８９６Ｊ通りの置換を発生することができる。これは、疑似ランダム発 生機構ＰＲＢＳの２０ビツトのうちの、７２０８９６／ｌｏｇ　２＝１９．４６ ビツトを有効に使用していることに他ならない。従って、この置換発生機構の効 率は、２１９．４−　／２２°×１００％＝６８．８％に達している。

図１５は、より簡明な構成とした、別実施例の置換発生機構を示しており、この 実施例の置換発生機構は、ｎ＝１６個の出力を有する疑似ランダム発生機構ＰＲ ＢＳと、図１４ａに示したものと同様に出力を入力へフィードバックしている６ ビツト加算器１９２と、６個のＸＯＲゲートから成るＸＯＲ要素６と、６つのＰ ＥＩ２ＭＵＴＡＴＩＯＮ　ＡＤＤＲＥＳＳ　（置換アドレス）出力を有する更に もう１つの６ビツト加算器１８とで構成されている。このように構成した置換発 生機構は、組み込まれるゲート要素の数が６０個より少なく、コスト・パフォー マンスが良く、小型化でき、しかも非常に多（の幾通りもの置換を発生すること ができる。

図１４８及び図１５の疑似ランダム発生機構ＰＲＢＳ１５０は、フィードバック ・シフト・レジスタとして構成したものとするか、或いは、ジョンソン理論に従 って疑似ランダム数を発生する回路として構成したものとすれば良い。そのよう に構成した発生機構による疑似ランダム数の発生は更に、複数の置換を発生ずる 場合のいわゆる「アンランキング（ｕｎｒａｎｋｉｎｇＩ問題に対する解決法と しても利用される。

以上に説明した実施例に対しては様々な改変を加えることができ、それら改変は 当業者には自明なものである。例えば、ブロックの大きさなどは様々に変更する ことができる。

以上に本方式を、ＰＡＬ方式の場合に即して説明した。本方式は、主要なＦＡＩ ７方式の全てに適合するものであり、即ち、Ｉ／ＰＡＬ、Ｂ／ＰＡＬ、Ｇ／ＰＡ Ｌ、Ｄ／ＰＡＬ、及びＨ／ＰＡＬのいずれの方式にも適合する。ブラジルが採用 しているＭ／ＰＡＬ方式では、１フイールドあたりのアクティブ・ラインの本数 は２４３本しかなく、そのため、シャツフルするラインの本数は、例えば１フイ ールドあたり２４０本にすることなる。その場合のブロック構成は、４０ライン の大きさの６個のブロックとすることも、６０ラインの大きさの４個のブロック とすることも、或いは更に、４８ラインの大きさの５個のブロックとすることも できる。ライン１本あたりのピクセル数は９０９個しかなく、副搬送波周波数は ｆ　ｓｃ＝　３．５７５６１１４９　ＭＨｚである。

南米の幾つかの国が採用しているＮ／ＰＡＬ方式に関しては、本方式は以上に説 明したＩ／ＰＡＬ方式の実施例に非常に良く似たものとなるが、ただし、副搬送 波周波数がそれより低い３．５８２０５６２５　ＭＨｚであるため、サンプル・ レートをライン１本あたりサンプル９１７．００６４個に低下させる必要がある 。

米国や日本などが採用しているＮＴＳＣ方式に関しては、１フイールドあたりの ラインの本数とブロックの構成とは、上に概要を述べたＭ／ＰＡＬ方式のものと 同一である。いずれの方式でも、フィールド歪み及びハムによって発生するノイ ズをできる限り少なくするには、ブロックの大きさは小さいほど望ましい。副搬 送波周波数は、−トに述べたものよりも高＜　３．５７９５４５　ＭＨｚであり 、従ってサンプリング周波数及びライン１本あたりのサンプル数も、より高い１ ４．３１８１８　ＭＨｚと、より多い９１０個になる。以上に概要を述べたＭ／ ＰＡＬ方式とＮＴＳＣ方式とのいずれの場合にも、アクティブ映像信号の中にデ ータ用のラインを３本、シャツフルしないラインとして含めることになる。それ らラインはｖｉｄｅｏｃｒｙｐｔデータを搬送する。更に加えて、データ用のラ インとして、垂直ブランキング期間のラインも１本必要である。ただし別法とし て、データ圧縮アルゴリズムを用いてデータをライン３本分に圧縮することも考 えられる。

フランスなどが採用しているＳＥＣＡＭ方式はライン６２５本の方式であり、上 で説明したＰＡＬの実施例と同じブロック構造を用いることができる。ただし位 相同期ループには変更を加える必要がある。変更の仕方としては、２通りが可能 である。その第１は、位相同期ループをライン同期式にすれば良いというもので あり、その第２は、２つの色差副搬送波のうちのいずれか一方だけを使用するよ うにした上で、その他はＰ　Ａ　Ｌの実施例と同様に方式を構成すれば良いとい う後者の場合に、使用する副搬送波を、２つの副搬送波のうちで周波数が高い方 の（Ｒ−Ｙ）副搬送波にしたならば、その周波数は４．４０６２５０　ＭＨｚで あるため、ライン１本あたりのピクセル数は１１２８個になる。一方、周波数が ４．２５００００ＭＨｚの副搬送波の方を使用することも考えられ、その場合に は、サンプリング周波数は１７　ＭＨｚになる。

本方式は、例えばＭＡＣファミリー等の、その他のテレビジョン方式にも適用可 能であり、更には、高精細度対応のテレビジョン方式へも拡張し得るものである 。将来のＨＤＴＶ放送に関しては、ブロックの個数を増やして４７ラインの大き さの１２個のブロックとするのも好都合であろうし、或いは、ブロックの大きさ を拡大して９４ラインの大きさとしても良い。それら変更は全て、以下の請求の 範囲に明記した本発明の範囲に包含されるものである。

Ｆｉ（Ｊ、６ ｆ：”ｉｃｌ、　１０ Ｆｉｃｌ、　１１ と／１−〆婿菖 Ｆｉｇ、　１４ｂ　Ｆｉｇ、　１４Ｃ 補正書の翻訳文提出書 （特許法第１８４条の８） 平成　６年　３月３０日−

Claims (16)

【特許請求の範囲】
1. １．ブロックに分けた複数本のアクティブ映像ラインをシャッフルすることによ って映像信号をスクランプルするようにした映像信号のエンコーダないしデコー ダのためのメモリ・システムにおいて、各メモリ・ブロックをブロック１個分の 映像ラインを格納するのに充分な大きさとした第１メモリ・ブロック及び第２メ モリ・ブロックと、前記メモリ・ブロックにアドレスして連続するブロックの映 像ラインを前記第１メモリ・ブロックと前記第２メモリ・ブロックとに交互に書 き込み、その際にエンコーダにおいてはスクランプルしていない順序で、またデ コーダにおいてはスクランプルした順序で映像ラインをメモリへ書き込むように する書込みアドレッシング手段と、前記メモリ・ブロックにアドレスしてそれら メモリ・ブロックから映像ラインを読み出し、その際にエンコーダにおいては伝 送のためにスクランプルした順序で、またデコーダにおいては画面表示のために スクランプルしていない順序で読み出すようにする読出しアドレッシング手段と 、前記読出しアドレッシング手段及び前記書込みアドレッシング手段を制御して 前記メモリ・ブロックの一方から映像ラインを読み出させると同時に前記メモリ ・ブロックの他方へ映像ラインを書き込ませるようにする制御手段と、を備えた ことを特徴とするメモリ・システム。
2. ２．エンコーダ用の前記読出しアドレッシング手段とデコーダ用の前記書込みア ドレッシング手段とが、映像信号のアクティブ・ラインをスクランプルするため の疑似ランダム・バイナリ・シーケンス発生機構とライン・シャッフル置換発生 機構とを含んでいることを特徴とする請求項１記載のメモリ・システム。
3. ３．ディジタル化された映像信号から該映像信号のアクティブ画像ラインのアク ティブ部分を分離するための分離手段を備え、前記書込みアドレッシング手段が 、分離されたアクティブ画像ラインのアクティブ部分を前記第１メモリ手段と前 記第２メモリ手段とへ書き込むようにしてあることを特徴とする請求項２記載の メモリ・システム。
4. ４．前記ライン・シャッフル置換発生機構が、前記疑似ランダム・バイナリ・シ ーケンス発生機構（ＰＲＢＳ）から出力される制御ワードの第１の複数のビット に操作を加える第１論理関数部と、前記第１論理関数部の出力と前記ＰＲＢＳか ら出力される前記制御ワードの第２の複数のビットとに操作を加える第２論理関 数部と、前記第２論理関数部の出力と前記ＰＲＢＳから出力される前記制御ワー ドの第３の複数のビットとに操作を加えて置換アドレスを生成する第３調理関数 部とを含んでいることを特徴とする請求項３記載のメモリ・システム。
5. ５．前記第１論理関数部が加算器手段を含んでおり、該加算器手段は、前記制御 ワードの前記第１の複数のビットを該加算器手段の出力に加算するものであるこ とを特徴とする請求項４記載のメモリ・システム。
6. ６．前記第２論理関数部と前記第３論理関数部との一方が排他的ＯＲ機能部を含 んでいることを特徴とする請求項４記載のメモリ・システム。
7. ７．前記第２論理関数部と前記第３論理関数部との一方が更なる加算器手段を含 んでおり、該更なる加算器手段は、前記制御ワードの前記第２の複数のビットを 前記第１論理関数部からの出力に加算するか、ないしは前記制御ワードの前記第 ３の複数のビットを前記第２論理関数部からの出力に加算するものであることを 特徴とする請求項４記載のメモリ・システム。
8. ８．前記第２論理関数部と前記第３論理関数部との各々が、制御ビットに応答し て２つの出力ビットの位置を選択的に置換する置換スイッチと、 一方の入力として先行する論理関数部からの出力を受け取り他方の入力として更 なる制御ビットを受け取るようにしたＡＮＤゲートと、一方の入力として先行す る論理関数部からの出力を受け取り他方の入力として前記ＡＮＤゲートからの出 力を受け取るようにした排他的ＯＲゲートとを備え、前記排他的ＯＲゲートから の出力と、先行する論理関数部から出力される複数のビットのうちの１つのビッ トとによって提供される一対の出力を有する更なる論理回路と、を含んでいるこ とを特徴とする請求項４記載のメモリ・システム。
9. ９．映像信号コーダのための調節可能遅延機構において、前記コーダは、各フィ ールドのアクティブ画像ラインを複数のブロックに分けて、それら各ブロックの 中でラインの順序をシャッフルすることによって、非暗号形式の入力信号からス クランプルした出力信号を発生するようにしてあり、前記コーダは、各メモリが ブロック１個分のラインを格納するようにした第１メモリ及び第２メモリを含ん でいるシャッフル手段を備えており、それら第１メモリ及び第２メモリは、その 一方が、ブロック１個分のアクティブ・ラインの読込みを行ない、その他方が、 スクランプルしたブロック１個分のラインの書出しを行なうことによって、出力 信号を形成するように構成してあり、該調節可能遅延機構は、前記第１メモリと 前記第２メモリとに接続してあり、且つ、該調節可能遅延機構は、アクティブ画 像期間に前記第１メモリ及び前記第２メモリへ読み込まれる映像ラインのブロッ クに所定の遅延を付与するように、また、映像ブランキング期間のコーダ出力に 遅延を付与するように、制御されている、 ことを特徴とする調節可能遅延機構。
10. １０．アクティブ映像ラインに対して付与する前記遅延の大きさが、ブランキン グ期間に対して付与する前記遅延の大きさと異なることを特徴とする請求項９記 載の調節可能遅延機構。
11. １１．前記遅延機構は、前記メモリに読み込まれるブロックのアクティブ映像ラ インの本数に応じて前記メモリに対して異なった大きさの遅延を付与するように してあることを特徴とする請求項９記載の調節可能遅延機構。
12. １２．入力信号をディジタル化する手段と、入力信号を複数のブロック・ライン に分ける手段とを備えた、アナログ入力信号をスクランプルするための映像信号 エンコーダにおいて、 各ブロックの中のラインのアクティブ部分をシャッフルすることによって、スク ランプルした信号を生成するようにし、しかも、画像ラインのアクティブ部分の 開始点と終了点とを可変にした、シャッフル手段、を備えたことを特徴とする映 像信号エンコーダ。
13. １３．各画像ラインが１１３５個のサンプルを含むようにし、その画像ラインの アクティブ部分の開始点を定めるカットポイントと終了点を定めるカットポイン トとを、第６１番サンプルから第７５番サンプルまでのいずれかのサンプルと第 １０２５番サンプルから第１０３９番サンプルまでのいずれかのサンプルとにし たことを特徴とする請求項１２記載の映像信号エンコーダ。
14. １４．受信したスクランプルされているアナログ映像信号をディジタル化する手 段を備えた、スクランプルされている入力から画面表示するための非暗号形式の 映像信号を生成するための映像信号デコーダにおいて、ディジタル化信号を夫々 が複数本のラインから成る複数のブロックに分け、それら各ブロックの中におい て画像ラインのアクティブ部分をシャッフルし、そのシャッフルを、前記信号を スクランプルするために適用されたシャッフル・アルゴリズムと同じシャッフル ・アルゴリズムに従って行なうようにした、しかも、画像ラインのアクティブ部 分の開始点と終了点とを可変にした、ブロック分割及びシャッフル手段、 を備えたことを特徴とする映像信号エンコーダ。
15. １５．各画像ラインが１１３５個のサンプルを含むようにし、その画像ラインの アクティブ部分の開始点を定めるカットポイントと終了点を定めるカットポイン トとを、第６１番サンプルから第７５番サンプルまでのいずれかのサンプルと第 １０２５番サンプルから第１０３９番サンプルまでのいずれかのサンプルとにし たことを特徴とする請求項１４記載の映像信号デコーダ。
16. １６．スクランプルした形式で映像信号を送信し、受信した信号を非暗号形式で 画面表示ないし記録するための映像信号送受信システムにおいて、送信側には： アナログ入力信号をスクランプルするための映像信号エンコーダであって、その 入力信号をディジタル化する手段と、その入力信号を夫々が複数本のラインから 成る複数のブロックに分ける手段と、それら各ブロックの中でラインのアクティ ブ部分をシャッフルする手段とを備えた映像信号エンコーダと、そのスクランプ ルされた信号を、アナログのスクランプルした形式で送信する手段と、 を備え、 受信側には： 画面表示ないし記録のための非暗号形式の映像信号を生成するための映像信号デ コーダであって、送信側から送信されてきたアナログのスクランプルした形式の 信号を受信及び復調する手段と、その受信された信号をディジタル化する手段と 、そのディジタル化された信号を、送信側において信号を分けたときの複数のブ ロックと同じ大きさの夫々が複数本のラインから成る複数のブロックに分け、そ れら各ブロックの中で画像ラインのアクティブ部分を、送信側において信号をス クランプルするために適用されたシャッフル・アルゴリズムに従ってシャッフル する手段とを備えた映像信号デコーダと、その信号を両面表示ないし記録する手 段と、を備え、 前記送信側と前記受信側との夫々においてシャッフルされる画像ラインのアクテ ィブ部分の開始点と終了点とを可変にしてある、ことを特徴とする映像信号送受 信システム。