JPH06510611A - コンピュータシステムにおいてデータ処理速度を向上させる方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

コンピュータシステムにおいてデータ処理速度を向上させる方法 本発明は、コンピュータシステムにおいてデータを処理する速度を向上させる方 法に関する。 近年、ＶＬＳＩ（超大規模集積）回路における進歩により、マイクロプロセッサ とメモリ素子との間のアクセスタイムの差が広がっている。メモリ素子は、高速 なマイクロプロセッサと比較すると、比較的低速である。この速度差を狭めるた めに、所謂キャッシュが導入されている。これらのキャッシュは、マイクロプロ セッサとメモリ素子との間に実装されるものである。キャッシュは、チップの形 状をした、比較的小さく高速なメモリ素子である。１つのキャッシュには、例え ば、マイクロプロセッサによって頻繁に用いられるデータを記憶しておく。 キャッシュはそのデータを、キャッシュやマイクロプロセッサと比較すると低速 な、より大きなメモリ素子から取り込む。時として、２つまたは数個のキャッシ ュを、マイクロプロセッサと大きなメモリ素子との間に、階層的に配置すること かある。 キャッシュは、多重プロセッサシステムにおいても、見られることがあり、この 場合、例えば、各マイクロプロセッサか１つのキャッシュに接続されており、各 キャッシュによって、情報を大きなメモリに記憶すると共に、そこから取り出す ことができるようになっている。 この技術を用いた一例は、多重プロセッサシステムであり、この場合１つのプロ グラムの別々の部分を実行するように異なるプロセッサが作動するため、それら が異なるデータをメモリ素子から取り込まなければならない。 プロセッサ力相同の実行を完了して、次のものを開始しようとする時、メモリ素 子内に記憶されているデータで必要なのは断片部分のみである。この状況にある プロセッサは、まずキャッシュに第１のデータ片（ｐｉｅｃｅ）を要求する。キ ャッシュがこのデータ片を有していなければ、メモリ素子からそのデータを取り 込んで、キャッシュ内に記憶する。プロセッサがキャッシュ内に記憶されていな いデータを要求するにつれて、キャッシュのデータ量は増加する。このプロセッ サはプログラムの特定の部分のみを実行しているため、このプロセッサによって められるデータは、実行が進むにつれキャッシュ内で見つかることが多くなる。 これは、プロセッサからの以前の要求時に、キャッシュは既にこれらのデータを 取り込んでいるからである。キャッシュから１片のデータを取り込むためのアク セス時間は、プロセッサが大きなメモリから直接１片のデータを取り込むための アクセス時間より、大幅に短い。したがって、メモリとプロセッサとの間のデー タ速度は上昇し、メモリ素子の速度とプロセッサの速度との間の差は縮まり、デ ータ処理速度を向上させることになる。 キャッシュを用いて、メモリ素子のあるアドレスからデータを取り込む時、プロ セッサによって後に要求されるのに先立って、隣接アドレスのデータも同時に取 り込んでおき、そのデータ片を予めキャッシュ内に記憶しておくようにして、更 にメモリ速度を向上させる試みがなされている。他の可能性は、−片が要求され た時にデータブロック全体を取り込むことであろう。プロセッサが１つのブロッ ク内においであるアドレスを要求したのなら、同一ブロックにおいて数箇所のア ドレスを要求する可能性が高いと仮定することができるのなら、ブロック毎にデ ータを記憶することは有利である。しかしながら、これは大量の使用不可能なデ ータが取り込まれることを意味し、このために必要なメモリ容量の増加がキャッ シュに要求されることになり、メモリ速度を低下させてしまう。 本発明は、マイクロプロセッサが要求する前にキャッシュがデータを取り込むが 、前もって取り込んだデータがプロセッサによって要求される確率が、データを 先取りする他の既知のシステムより著しく高いので、キャッシュが小さくてすみ 、そのため非常に高速となる方法を提供するものである。 このように、本発明は、少なくとも１つのマイクロプロセッサと、メモリ素子と 、前記プロセッサに接続された所謂キャッシュを含むコンピュータシステムにお いて、データ処理速度を向上させる方法に関し、前記キャッシュは、前記プロセ ッサが要求した前記メモリ素子内のアドレスからデータを取り込むと共に、前記 プロセッサが要求していない前記メモリ素子のｌ箇所または数箇所のアドレスか らもデータを取り込むように構成されており、そしてストリーム−検出回路と呼 ばれる回路がキャッシュと相互作用を行ない、前記プロセッサが前記キャッシュ 内において要求するアドレス及びレジスタから、前記キャッシュ内に要求された アドレスがすでにあったか否かを、前記ストリーム−検出回路が監視するように なっておりニストリーム−検出回路は、前記キャッシュ内に前記プロセッサによ って要求された１つまたは数個の一連のアドレス列の検出をさせられるように構 成されており：及び、前記ストリーム−検出回路は、そのような列の検出時に、 前記キャッシュに前記列内の次のアドレスに対応するデータを前記メモリ素子か ら取り込み、前記キャッシュ内にそのアドレスを挿入することを指令するように 構成されていることを特徴とする。 本願にて提出された発明は、異なるコンピュータシステムにおいて、そして個別 のキャッシュ及び階層的に配列されたキャッシュを有するシステムにおいて、一 般的に用いることかできるものである。本発明を、一部本発明の実施例の添付図 面を参照して、以下により詳細に説明する。ここで、−第１図は、コンピュータ 及びメモリ素子に付加されたキャッシュを示す。 −第２図は、所謂ストリーム−オブジェクト（ｓｔｒｅａｍ−ｏｂｊｅｃｔ）回 路を示す。 一第３図は、所謂チェッカーオブジェクト（ｃｈｅｃｋｅｒ−ｏｂｊｅｃｔ）回 路を示す。 一第４図は、ストリーム−検出回路を示す。及び−第５図は、ソフトウェアで実 施した場合の簡略化したストリーム−検出回路の略式仕様である。 第１図は、キャッシュ２を取り付けることができる、コンピュータｌを示す。コ ンピュータとメモリ素子３との間に、別のキャッシュ４が存在し、キャッシュ２ と呼ばれる。本発明によれば、ストリーム−検出回路が存在し、コンピュータと キャッシュ２との間に接続されている。これは１ｓｔｒｅａｍと命名されている が、インテリジェントストリーム（Ｉｎｔｅｌｌｉｇｅｎｔ　Ｓｔｒｅａｍ）を 表わす。 ストリーム−検出回路は、所謂ストリーム−オブジェクト回路と、所謂チェッカ ーオブジェクト回路とを含んでいる。 チェッカーオブジェクト回路のタスクは、プロセッサからのトラフィックに、あ るパターン即ち連続アドレス列があるかを検出することである。これを達成する のに、現在のアドレス及び要求されるアドレス間で最も頻繁に現われる間隔のリ スト、例えば（＋１、−１、＋１７）のようなリストを基に、どのアドレスが要 求されるかを予測する。このようなリストが、チェッカーオブジェクト回路を刺 激し、アドレスＡに対する要求が与えられた時に、アドレスＡ＋１．Ａ−１，Ａ ＋１７が今後要求されるであろうと予測する。所定のパターンでの予測が所定回 数圧しいことが判明したら、所謂ストリームオブジェクトを生成すると共に起動 する。 チェッカーオブジェクト回路は、チェックすべきアドレス（Ｃａｄｄｒ）、先に 述べたステップ、及びカウンタ（Ｃｔｒ）についての情報を含んでいる。Ｃａｄ ｄｒは、チェックまたは保護すべき１つのアドレスを含んでいるが、先取りは発 生しない。Ｃａｄｄｒ内のアドレスがプロセッサとキャッシュ２との間に現われ た時、ある数値にカウントされたＣｔｒが、アドレスストリームを識別されてい るとして考慮するか否かに対する、しきい値に等しいかをチェックする。Ｃｔｒ がそのしきい値を越えていなければ、Ｃｄｄｒをステップの間隔だけ増加し、Ｃ ｔｒを数値１だけ増加する。 ストリーム−オブジェクト回路は、最も古く先取りされたアドレス（Ｏａｄｄｒ ）、最も新しく取り込んだアドレス（Ｎａｄｄｒ）、及び次のアドレスを計算す るための関数についての情報を含んでいる。このような関数の例は、先取りした アドレス間の一定な差（Ｓ　ｔ　ｅ　ｐ）、例えば＋１、−■である。ストリー ム−オブジェクト回路は、プロセッサからの０ａｄｄｒに対する各要求が、先取 りしたアドレスが使用可能であることを示し、更に先取りを促すように、構成さ れている。プロセッサからの０ａｄｄｒに対する要求が、キャッシュ内にない０ ａｄｄｒであった場合（所謂キャッシュミス）、先取りは十分高速には行なわれ ておらず、２箇所以上のアドレスを先取りすることになる。要求がキャッシュ内 にあるアドレスであった場合、先取りは時間内に行なわれたので、更に１つのア ドレスのみが先取りされたことになる。 このように、ストリーム−オブジェクト回路は、データまたはアドレスストリー ムの取り込みを、あるパターン、例えばＡ＋ｌやＡ−１のような隣接アドレスに したがって、発生する。このパターンは用途に応じて簡素にまたは複雑にするこ とができる。 しかしながら、データまたはアドレスストリームが存在するか否かを検出するの は、チェッカーオブジェクト回路である。この回路がこれを達成するのは、プロ セッサがキャッシュ内にはなかったアドレスをキャッシュ内に要求した時、１箇 所または数箇所のアドレス、即ち前記の所謂チェッカオブジェクトを選択し、そ れをチェッカーオブジェクト回路が保護または監視するという方法によるもので ある。この選択は、特定のパターンに応じて、最も新しく要求したアドレスから １加えるまたは１減じるというように、行なわれる。即ちＡ＋１及びＡ−１を選 択する。チェッカーオブジェクト回路が、ある回数圧しいアドレスの予測に成功 した時、データまたはアドレスストリームが検出されたと考えられる。前記回数 はカウントされ、前もって決められた数値、ここではしきい値と比較される。 本好適実施例では、２箇所または数箇所のアドレスによって、列を構成すること ができる。 特別な実施例では、プロセッサがキャッシュ内のアドレスを要求した時、列が増 加しているのか或いは減少しているのかをストリーム−検出回路が検出するまで 、想定されたアドレス列の高い及び低い順序の双方に対応するデータを、ストリ ーム−検出回路がメモリ素子から取り込むように、ストリーム−検出回路を構成 することができる。 更に別の好適実施例では、先に命名した検出可能な列を、加法的、算術的、幾何 学的、またはその他の論理的構造とすることができる。 更に別の好適実施例では、新しく興味深いパターンを実行時に検出することがで きた場合、それを関数リストに加え、チェッカー検出回路が、近く要求されるア ドレスについて、アドレス予測を行なうために用いるようにする。これの−例は 、要求アドレス間で新たな一定間隔が使われ始める時である。 ここで注意しなければならないのは、ストリーム−検出回路は、以下に与える例 のように比較的簡単に、ノ＼−ドウエアで構成することができるが、このストリ ーム−検出回路は、全体的にソフトウェアで構築し、適切な既知のタイプのプロ セッサで処理することもてきるということである。したがって、ここでは特定の ノ＼−ドウエアによる実施を示さない。後者の場合、明らかに、ストリーム−検 出回路をプログラムすることは非常に好都合であり、これによって種々の多少複 雑なデータストリームを検出するための１組のソフトウェアが得られる。したが って、例えば、アドレス間のステップが一定なものに限られることなく、異なる 列を検出することができる。 例えば、Ａ＋１．Ａ＋２、Ａ＋４、Ａ＋８．、、Ａ＋ｎという列、またはＡ＋ｌ 、Ａ＋２、Ａ＋３、Ａ＋１１、Ａ＋１２、Ａ＋１３、Ａ＋２　Ｌ　Ａ＋２２．　 、、という列を検出することができる。 本発明は、したがって、特別な構成の列の検出し、検出された列を用いることに よって、プロセッサによって要求されるキャッシュ内のデータの予測を高い確率 で可能とし、こうしてそれらのデータを先取りするということには、全く限定さ れることはない。 適切な時刻にアドレスを先取りすることは、プロセッサによって要求された時に 先取りされたアドレスがちょうどキャッシュに到達することを意味するが、この ために、更に池の実施例では、マイクロプロセッサがメモリ素子からデータが到 着したばかりのキャッシュ内のアドレスを要求するまで、先取りされるデータ量 を増加させる。 次に、キャッシュを用いたストリーム−検出回路の機能のアルゴリズムを示す簡 単な例において、キャッシュが本発明においていかに機能するかについて説明す る。 これは、第１図に例示されており、右側の表に示されているのは、プロセッサと キャッシュ２との間のトラフィック、所謂キャツシュヒツトが起きたか、そして アドレス先取りの動作である。以下の例における簡単なストリーム−検出回路は 、２つのチェッカーオブジェクト回路と、４つのストリーム−オブジェクト回路 とを備えている。間隔５ｔｅｐは、＋１及び−１に設定されている。 この例では、ストリームの発見に対する所謂しきい値は、数値ｌに設定されてい る。即ち、チェ・ｙカオブジェクトが、プロセッサによって要求されたキャッシ ュ２内のアドレスと一致したら直ちに、ストリームを発生する。 これらの動作について、［注目するトラフィック」と命名された欄にしたがって 、１行ずつ以下に説明する。 「注目するトラフィック」と命名した欄及び「先取り動作」と命名した欄におい て、ｒｒｅａｄＪ及びｒＷｒｉｔｅＪが現われる。これは、キャッシュに先取り されるデータは、ｒｒｅａｄ」またはｒＷｒｉｔｅＪモードで先取りされること を意味する。これは、本発明をマイクロプロセッサを用いて実施する時に、大き な意味を持つ。 Ｒｅａｄ　Ａ　−キャッシュ内のアドレスＡに対するプロセッサからの要求が、 キャッシュ２において失敗となる。即ち、そのアドレスはキャッシュ２にはなか ったのである。キャッシュ２は、次にメモリ素子３からＡを取り込む。アドレス 八を、全ての０ａｄｄｒと比較するが、現在アドレスを含んでいないので、一致 することはない。所謂チェッカオブジェクトＣ（Ａ−１）及びＣ（Ａ＋１）が次 に形成される。ＷｒｉｔｅＢ　−アドレスＢが既にキャッシュ２に存在するので 、これは所謂キャツシュヒツトとなる。アドレスＢを全ての０ａｄｄｒと比較す るが、現在アドレスを含んでいない。 Ｒｅａｄ　Ａ＋１　−　キャッシュ２における失敗のため、キャッシュ２にＡ＋ １を取り込ませる。アドレスＡ＋１を、２つのチェッカオブジェクトＣ（Ａ−１ ）及びＣ（Ａ＋１）と比較し、その結果Ａ＋１と一致した。 Ｎａｄｄ＝Ａ＋２及び０ａｄｄｒ　Ａ＋２及び５ｔｅｐ＝１として、ストリーム を発生する。ストリーム−検出回路５は、キャッシュ２にＡ＋２を先取りさせる 。 ｒｅａｄ　Ａ＋２　−　キャッシュ２における失敗のため、キャッシュ２にＡ＋ ２を取り込ませた。しかしながら、正確にはこの取り込みは先のステップ、ｒｅ ａｄＡ＋１で開始されたが、Ａ＋２がキャッシュ２に到達する時間がまだない。 Ａ＋２を全ての０ａａｄｒとを比較し、その結果一致が得られた。これによって 、ストリーム−検出回路は、キャッシュ２に２つのアドレス、即ちＡ＋３および Ａ＋４を先取りさせ、先取り準備を拡大させる。０ａｄｄｒをＡ＋３に変更し、 そしてＮａｄｄｒをＡ＋４に変更する。 ｗｒｉｔｅ　Ｃ−要求がキャッシュ２において失敗となる。ストリーム−検出回 路は、キャッシュ２にＣを取り込ませる。アドレスＣを全ての０ａｄｄｒ（Ａ＋ ３）と比較するが、一致には全く至らない。アドレスＣを２つのチェッカオブジ ェクト（Ａ＋　１及びＡ＋２）とも比較するが、これらも一致しない。２つの新 たなチェッカオブジェクトを、次に発生する、即ちＣ（Ｃ＋１）とＣ（Ｃ−１） である。 ｒｅａｄ　Ｄ　−アドレスＤがキャッシュ２内に既に存在していたので、これは キャッシュ２内てヒ・ソトを得る結果となる。アドレスＤを全ての０ａｄｄｒ（ Ａ＋３）と比較するか、その結果全く一致は得られない。 ｒｅａｄ　Ａ＋３　−　これはキャッシュ２においてヒツトを得る結果となる。 このアドレスを全ての０ａｄｄｒ　（Ａ＋３）と比較し、結果として一致が得ら れる。次に、０ａｄｄｒをＡ＋４に、ＮａｄｄｒをＡ＋５に変更する。更に、ス トリーム−検出回路は、ｒｅａｄ命令Ａ命令Ａ相５て、キヤ・ソシュ２にＡ＋５ を先取りさせる。 ｒｅａｄ　Ａ＋Ｉ　−これはキヤ・ノシュ２（こおし）でヒツトを得る結果とな る。Ａ＋１アドレスを全ての０ａｄｄｒ　（Ａ＋４）と比較するが、その結果全 く一致は得られない。他には何も起こらない。 ｗｒｉｔｅ　Ｃ−１−これはキヤ・ソシュ２（こおり九で失敗となる。アドレス Ｃ−１を全ての０ａｄｄｒと比較するが、その結果一致は全く得られない。Ｃ− ｔを全てのチェッカオブジェクト（Ａ＋　Ｌ　Ａ−１，Ｃ＋Ｌ及びＣ−１）と比 較し、その結果ヒツトを得る。次に、Ｎａｄｄｒ＝Ｃ−２，０ａｄｄｒ＝Ｃ−２ 、及び５ｔｅｐ＝１としたストリームを生成する。更に、Ｗｒｉｔｅ命令（Ｃ− ２）を用いて、アドレスＣ−２を先取りする。 ｒｅａｄ　Ａ＋４　−　これはキャッシュ２においてヒツトを得る結果となる。 アドレスＡ＋４を全ての０ａｄｄｒ、即ち（Ａ＋４）及び（Ｃ−２）と比較し、 Ｃ−２で一致を得る結果となる。０ａｄｄｒをＡ＋５に変更し、ＮａｄｄｒをＡ ＋６に変更し、モしてｒｅａｄ命令（Ａ＋６）を用いて、アドレスＡ＋６を先取 りする。 ｗｒｉｔｅＣ−２−これはキャッシュ２においてヒツトを得る結果となる。アド レスＣ−２を全ての０ａｄｄｒ　（Ａ＋５及びＣ−２）と比較し、一致を得る結 果となる。次に、０ａｄｄｒをＣ−３に、ＮａｄｄｒをＣ−３に変更する。ｗｒ ｉｔｅ命令（Ｃ−３）を用いて、アドレスＣ−３を先取りする。 上述のアルゴリズムは、特にハードウェアでの実施に適したものである。更に、 それはアドレスを所謂第２レベルキヤツシユに先取りするのに、特に適している 。キャツシュヒツトが生じた時、必要な比較はストリームオブジェクト毎に１回 のみである。キャッシュミスが生じた時、即ち要求したものがキャッシュにない 時、ストリームオブジェクト毎及びチェックオブジェクト毎に比較が必要となる 。 第５図は、ソフトウェアで実施した簡単なストリーム−検出回路の略式仕様を示 す。第５図に示されているのは、簡単な場合にソフトウェアが取る構造である。 しかし、当業者は、・ソフトウェアで実施されたより複雑なストリーム−検出回 路に、この構造を用いることを望むかもしれない。第５図は、「簡素化された■ −ストリームの略式仕様」と名付けられている。 以下の記載は、本発明によるストリーム−検出回路のハードウェアによる実施の 一例である。この実施は、ストリーム−オブジェクト回路を示す第２図、チェッ カーオブジェクト回路を示す第３図、並びにチェッカーオブジェクト及びストリ ーム−オブジェクト回路を含むストリーム−検出回路を示す第４図の３つの図に 関して記載される。 第３図及び第４図において、ｒｃｏｎｔｒｏｌＪ記号は、実行中にデータの流れ およびデータ経路の方向を決めるロジックを表わしている。 第４図は、ストリーム−検出回路のデータ経路について高レベルな構造を示す。 入力信号ｒＡｄｄｒｅｓｓ」は、キャッシュからのプロセッサによって要求され たアドレスを含んでおり、−古人力信号ｒｍｉｓｓ」は、要求されたものがキャ ッシュ内にあるか否かを示している。 「キャッシュ−アレー」ブロックは、数個のチェ・ツカオブジェクトを含んでい ると仮定する。このブロックの目的は、プロセッサからの要求において新しいパ ターンを発見することであり、要求が既にアクティブなストリームには含まれて いないことと組み合わせて、キャッシュ内で失敗が検出された時、ｒｅｎａｂ　 Ｉ　ｅＪ倍信号よってアクティブにされる。 いずれかのパターンによる新しい要求が検出された時、ｒｓ、Ｃｒ　ｅ　ａ　ｔ 　ｅＪ倍信号ＬＲＵ−ＢＯＸブロックに送る。ＬＲＵボックスは、最も長い間イ ンアクティブになっているストリームオブジェクトを選択するタスクを有する。 これを判断するために、各ストリームオブジェクトは、アクティブになる時毎に 、信号を送る（ｈｉｔＯｌｈｉｔｌ、ｈｉｔ２、及びｈ　ｉ　ｔ　３）。ＬＲＵ ボックスは、この信号を選択されたストリームオブジェクトに送ることによって 、当該選択されたストリームオブジェクトを起動する（ｃｒｅａｔｅＯｌｃｒｅ ａｔｅｌ。 ｃｒｅａｔｅ２及びｃｒｅａｔｅ３）。 そのｒｃ　ｒ　ｅ　ａ　ｔ　ｅＪ倍信号よってアクティブにされた、選択された ストリームオブジェクトの初期アドレス値（ｉｎ　ｉ　ｔ、ａｄｄｒ）は、現在 の要求のアドレスと検出パターンのステップとの合計として計算される。このア ドレスも、「出力バッファ」に先取りのために送られる。パターンのステップも 、ストリームオブジェクトを初期化するために送られる（ｉｎｉｔ、５ｔｅｐ） 。 入力信号ｒａｄｄｒｅｓｓＪ及びｒｍｉｓｓ」は、全てのオブジェクトに送られ 、それらはアクティブなストリームをチェックするのに用いられる。ストリーム オブジェクトは、先取りすべき新しいアドレスを、「出カッくッファ」に送る。 第２図に、ストリーム−オブジェクト回路が示されている。この回路は３つのレ ジスタ、即ち、５ｔｅｐ。 ｎａｄｄｒ、及びｏａｄｄｒを含んでいる。これらのレジスタは、ｃｒｅａｔｅ と名付けられた入力信号がアクティブな時に起動され、それによって信号ｒｉｎ ｉｔｓｔｅｐ」　（初期ステップ）、ｒｉｎｉｔｎａｄｄｒＪ　（初期新アドレ ス）、及びｒｉｎｉｔｏａｄｄｒＪ　（初期旧アドレス）が各レジスタに書き込 まれる。入力信号５−ｃｒｅａｔｅがアクティブでない時、ｏａｄｄｒの内容を 、プロセッサによってその瞬間に要求されているアドレスである、ｒａｄｄｒｅ ｓｓＪ信号と比較する。一致が検出されれば、出力信号ｒｓｔｒｅａｍ−ｈｉｔ Ｊが生成され、これによッテ既に先取りされたアドレスが、全要求されているこ とを示す。出力信号ｒｐｒｅｆｅｔｃｈ−ａｄｄｒＪは、ｎａｄｄｒと５ｔｅｐ とを加算することによって形成される。ｓｔｒｅａｍ−ｈｉｔがアクティブであ れば、５ｔｅｐとｏａｄｄｒとを加算することによって先取りアドレス（ｐｒｅ ｆｅｔｃｈ−ａｄｄｒ）を計算する、データ経路がアクティブとなる。Ｎａｄｄ ｒレジスタも、ｐｒｅｆｅｔｃｈ−ａｄｄｒを用いて更新される。 ｒｍｉｓｓ」入力信号がアクティブであれば、新たなｎａｄｄｒを生成するため に５ｔｅｐとｎａｄｄｒを加算するデータ経路は２回アクティブとなり、そして 先取リアドレス（ｐｒｅｆｅｔｃｈａｄｄｒ）が更に形成される。 第３図には、チェッカーオブジェクト回路のアレーを含む、チェッカーオブジェ クト回路が示されている。入力信号は、チェックされるべきアドレス（ａｄｄｒ ｅｓｓ）、アクティブ化信号（ｅｎａｂｌｅ）、及び先に命名した形成信号であ る。 出力信号は、５ｔｅｐ、ストリームを形成するための信号（ｓ、ｃｒｅａｔｅ） 、及び先取りされたアドレスが検出されたことを表わすｒｈｉｔＪ信号である。 第３図は、チェッカーオブジェクト回路のアレーを示しており、各々３一つのレ ジスタ、即ち、ｃａｄｄｒ　（チェックすべきアドレス）、ｃｔｒ　（先に述べ たしきい値に達したか否かをチェックするための数値を含む）、及び５ｔｅｐを 含んでいる。１つのオブジェクトが、ｒｆｏｒａｌｌ。 ｃｔｒＪまたはｒｆｉｆｏ、ｒｅｐＮ　レジスタのいずれかによって、選択され る。 ｒｅｎａｂ　１　ｅＪ入力信号がアクティブであれば、チェックが行なわれる。 アドレスをチェックする毎に、カウンタｆｏｒａ１１．ｃｔｒがアレー全体にお いてステップを進める。選択されたオブジェクトのｃｄｄｒレジスタの内容を、 入来するアドレスと比較する。選択されたオブジェクトのｃｔｒの内容を、一定 な数値Ｃ−ｔｈｒｅｓｈｏｌｄ、即ちしきい値と比較する。選択されたオブジェ クトの５ｔｅｐレジスタの内容を、ｒｓｔｅｐＪ出力信号として出力する。入来 するアドレスと同一の選択されたｃａｄｄｒと、Ｃ−ｔｈｒｅｓｈｏｌｄ内のし きい値より大きな選択されたｃｔｒの内容との組み合わせによって、Ｓ。 ｃｒｅａｔｅ出力信号を発生する。入来するアドレスと同一の選択されたｃａｄ ｄｒと、Ｃ− ｔｈｒｅｓｈｏｌｄ内のしきい値より大きなｃｔｒとの組み合わせによって、出 力信号ｉｎｔ、ｉｎｃ　（内部増分）を発生する。 ｉｎｔ、ｉｎｃ信号は、選択されたｃｔｒ内の数値を増加させると共に、この新 しい数値をｃｔｒレジスタに入力する、データ経路をアクティブにする。ｉｎｔ 。 ｉｎｃ信号は、選択された５ｔｅｐを入来するアドレスに加算し、その結果をｃ ａｄｄｒレジスタに書き込む、データ経路もアクティブにする。 ｒｈｔｔＪ出力信号は、ｃａｄｄｒ　（チェックされるアドレス）と入来するア ドレスとの間のアドレスに関して一致を検出したことを報告する。 入力信号ｃｒｅａｔｅがアクティブの時、ｆｉｆｏ。 ｒｅｐｌの内容でオブジェクトを選択する。こうして選択されたレジスタのｃａ ｄｄｒは、入来するアドレスにｃ−ｉｎｔｅｒｖａｌと命名された数値リスト上 の最初の値を加えたものにセットされ、そのｃｔｒはｌにセットされ、そしてそ の５ｔｅｐはｃ−ｉｎｔｅｒｖａｌリスト内の最初の値にセットされる。次に、 ｆｉｆｏ。 ｒｅｐｌを増分し、Ｃ−１ｎｔｅｒｖａｌリスト上の２番目の値について同じ作 業を行なうのに用いられる。この手順は、Ｃ−１ｎｔｅｒｎａｌリスト上の全て の値が用いられる時まで、繰り返される。 第４図には、ストリーム−検出回路が示されており、チェッカーオブジェクト回 路のアレー及び数個のストリーム−オブジェクト回路を備えている。入来するア ドレスは、１つのストリーム−オブジェクト回路及びチェッカーオブジェクト回 路のアレーに送られる。入来するアドレスは、そのアドレスがキャッシュにおい て失敗を生じたかを、報告する。先取りすべきデータのアドレスが、出力信号と して、「出力バッファ」と命名された出力レジスタに報告される。 ストリーム−オブジェクト回路内でヒツトがない、即ち一致が得られず、しかも キャッシュ内でも失敗の場合、チェッカアレーをアクティブにする。アクティブ にされたチェッカアレーがヒツトを生じなければ、新たなチェッカオブジェクト 、即ちチェックすべきアドレスが、チェッカアレーに送られた信号ｒｓ、ｃｒｅ ａｔｅＪによって形成される。 チェッカアレー内のヒツト、即ち当該アドレスが予期されたことは、ｒｈｉｔＪ 出カ信号出土信号示される。 ｒｓ、ＣｒｅａｔｅＪ出力信号は、ヒツトがあったこと、及びストリームを形成 するしきい値も越えたことを報告する。ｓ、ｃｒｅａｔｅ信号は所謂ＬＲＵ　（ 最も前に用いられた）ボックスに送られ、これはＣｒｅａｔｅ信号を、最も長い 間インアクティブであったストリーム−オブジェクト回路に送る。ＬＲＵボック スは、最も長い間インアクティブであったストリーム−オブジェクト回路を選択 する。選択されたストリーム−オブジェクト回路は、チェッカアレーからその１ ｎｉｔ、５ｔｅｐ信号を、プロセッサによって現在要求されているアドレスと５ ｔｅｐの合計から、その１ｎｉｔ、ａｄｄｒ及び１ｎｉｔ、ｏａｄｄｒを受け取 る。 ストリーム−オブジェクト回路の起動と同時に、最初のデータ片が先取りされつ つある。あるストリームが検出された時、先取りすべきデータのアドレスが、レ ジスタの出力バッファに送られる。１つのストリームが検出された時、２つ以上 のアドレスを先取りすることができる。 実施は、アドレス数及びプロセッサとキャッシュとの間の転送速度に応じて決め られる。 ストリーム−検出回路は、プロセッサとキャッシュとの間を走るバスに接続され た別個の機能ユニットとして、また代替的に、キャッシュの一体化された部分と して実施することができる。この差は、アドレスを先取りするために発行される ストリーム−検出回路のコマンドの到達光によって決まる。 別個のユニットでは、バスに接続された他のいかなる構成とも同様に、ストリー ム−検出回路がバス上にコマンドを発行する。適切なバスの例は、モトローラ（ Ｍｏｔｏｒｏｌａ）のＭｂｕｓ及びＦｕｔｕｒｅｂｕｓ＋である。 ストリーム−検出回路をキャッシュに一体化すると、キャッシュに至るバス上に 余分なトラフィックを発生しないという利点がある。 上述のキャッシュの実施例は、数種類の応用領域に非常に適している。 １つの領域は、アレーまたはファイルを検索する場合のように、要求が厳格に連 続的な場合である。別の領域は、各要素が数回出現しその後決して再び用いられ ない、大きなアレーを要求するループである。別の領域は、マトリクスの計算の ような科学的計算である。例えば、マトリクス乗算では、３つのストリームが生 成される。第１のマトリクスから読み取り、そして結果をマトリクスに書き込む ことによって、■ステップが数値１のストリームを発生し、一方他のオペランド を読み取ることによって、列数に等しい数値のステップを得ることになる。 別の領域は、ゆっくりと成長する所謂スタックの作成である。 ストリーム−検出回路の使用に最適なのは、起動時、即ち所謂コールドスター） 　（ｃｏｌｄ　５ｔａｒｔ）において、またはプロセッサが他のプロセッサに連 結または再接続された直後であろう。 多（の応用をこれまでに述へてきた。しかしながら、本発明は、その背後の基本 的な構想、即ち、データまたはアドレスのストリームを検出し、検出したストリ ームを利用して入来するデータまたはアドレスの要求を予測し、そしてそれらを 先取りすること、から逸脱することなく、前記実施例とは相違するように変更す ることができる。 したがって、本発明は、上述の例示的実施例に限定されると解釈すべきではなく 、むしろ添付の請求の範囲の精神及び範囲内で変更し得るものである。 浄書（内容に変更なし）

【図１】 Ｆ１９．３ Ｆｉｇ、　４ 浄書（内容に変更なし） １図５１ 簡略化したｌｌ−５ＴＲＥＡの略式仕様５、Ｉ４正命令の日付　平成６年５月２ ４日６、補正により増加する薩求項の取 決人格証明書及びその訳文各１通 国際調査報告 ：：：”；：：”４”、”ｌｔＺ　＝に＝１，１７　：ｍｂａｎ、、ｍ；＋−二 ＊、ｍ、ｍシ―ｊｔ４＝ｍ　にｍ　ｄｍ　１８　＋ｍ　＆−V「を−？７ｒ７’ ；ｒ（ｖ３１°“−１ｓｗａｒｍ　ｒｗｑＬｒｍｌ−−ｈＰｓ１ｍ１０１１１ｔ ＠ＩｓＩｓＭｆｆＩ１ｍｌ＋ＩｓＬＭｋｍｍａｎｗｍｅ−−啼―噛１−マｇｋｍ −イーーー１−噛−５ｌ撃唐撃唐氏\暑１１ｓｗ

Claims (1)

1. 【特許請求の範囲】 １．少なくとも１つのマイクロプロセッサ（１）と、メモリ素子（３）と、前記 プロセッサに接続されている所謂キャッシュ（２、４）とを有するコンピュータ システムにおいて、データ処理速度を向上させる方法であって、前記キャッシュ （２、４）は前記メモリ素子（３）内のアドレスから、前記プロセッサ（１）が 要求するデータを取り込み、それによって前記プロセッサ（１）が要求していな いデータも前記メモリ素子（３）の１箇所または数箇所のアドレスから取り込む ように構成されており、ストリーム−検出回路（５）と呼ばれる回路がキャッシ ュ（２、４）と相互作用を行ない、前記プロセッサ（１）が前記キャッシュ（２ 、４）内において要求するアドレス及びレジスタから、前記キャッシュ（２、４ ）内に要求されたアドレスが存在していたか否かを、前記ストリーム−検出回路 （５）が感知するようになっており；ストリーム−検出回路（５）は、前記キャ ッシュ（２、４）内に前記プロセッサ（１）によって要求された１つまたは数個 の一連のアドレス列の検出を強要されるように構成されており；及び、前記スト リーム−検出回路は、そのような列の検出時に、前記キャッシュ（２、４）に前 記列内の次のアドレスに対応するデータを前記メモリ素子（３）から取り込み、 前記キャッシュ（２、４）内にそのアドレスを挿入することを指令するように構 成されていることを特徴とする方法。 ２．請求項１記載において、前記列は、２つ以上のアドレスで構成されているこ とを特徴とする方法。 ３．請求項１または２において、前記列は、加法的、算術的、幾何学的、または その他の論理的構造であることを特徴とする方法。 ４．請求項１、２または３において、前記先取りされたデータ量は、前記メモリ 素子（３）からデータを受け取ったばかりの前記キャッシュ（２、４）内のアド レスを、前記マイクロプロセッサ（１）が要求する時まで、増加することを特徴 とする方法。 ５．請求項１−４のいずれかにおいて、前記プロセッサ（１）が前記キャッシュ （２、４）内のアドレスを要求する時、前記列が増加しているのか或いは減少し ているのかをストリーム−検出回路（５）が検出する時まで、前記ストリーム− 検出回路（５）は、受け付けたアドレス列の高い及び低い順の両方に対応するデ ータを前記メモリ素子（３）から取り込むことを前記キャッシュ（２、４）に指 令するように、ストリーム−検出回路（５）が構成されていることを特徴とする 方法。