JPH06509931A - ビット・クロック同期およびフレーム同期の同時復元のための回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ビット・クロック同期およびフレーム同期の同時復元のための回路 発明の分野 本発明は、データ通信ネットワークに関する。さらに詳しくは、本発明は、シリ アル・デジタル信号におけるタイミング情報を抽出できる回路および方法に関す る。

発明の背景 コンピュータ間のデータ通信はさまざまな方法で行われる。いわゆるローカル・ エリア・ネットワークやワイド・エリア　ネットワークとは、有線（ｈａｒｄ　 ｗｉｒｅｄ）接続または機器間でデータを交信できる双方向無線通信装置のいず れか’ｒ　利用して、コンピュータ間でデータの交換を可能にするコンピュータ のネットワークである。

一部のローカル　エリア・ネットワークは、ある種の伝送電磁波を利用してコン ピュータ間でデータを交信することにより、ワイヤレス化することが予想される 。いわゆるワイヤレス・ローカル　エリア・ネットワークは、有線ローカル　エ リア・ネットワークを確立し、維持し、再構築することに伴うコストを回避する 。オフィス環境において可視光線または赤外線波の確実な伝搬に伴う問題点によ り、ワイヤレス・ローカル・エリア・ネットワークは光または赤外線の代わりに 無線信号を利用すると千切される。

米国では、連邦通信委員会（Ｆ　ＣＣ：　ＦｅｄｅｒａｌＣｏ　ｒｎ　ｍ　ｕ　 ｎ　ｉ　ｃ　ａ　ｔ　ｉ　ｏ　ｎ　ｓ　Ｃｏ　ｍ　ｍ　ｉ　ｓ　ｓ　ｉ　ｏ　ｎ 　）は１９８５年に９０２〜９２８ＭＨｚ、２．４〜２．４８３ＧＨｚおよび２ ．７２５〜５．８５Ｇ１−１ｚの周波数バンドの無免許利用（ｕｎｌｉｃｅｎｓ ｅｄ　ｕｓｅ）を許可した。無免許利用の資格のために、ＦＣＣは送信機パワー およびこれらのバンドの周波数で放送できる時間を制限する特定の条件を課して 、−人のユーザが一つまたはそれ以上のチャネルを独占することを防止している 。これらのバンドの一つまたはそれ以上を利用するワイヤレス　ローカル・エリ ア・ネットワークは、笹線送信機の出力パワーを制限する必要があり、周波数の 間でホッピング（ｈ　（１ｐ　）できなければならない。

ワイヤレス　ローカル・エリア・ネットワークでデータを送信する場合、加入者 装置がある無線チャネルから別のチャネルに連続的にホッピングする際に、この ようなネットワークの送信機および受信機は互いに同期を維持しする必要がある 。送信機があるチャネルから別のチャネルにホッピングすると、送信機の信号を 受信する受信機はこの送信機からの信号を検出し、復調し、この信号と同期でき なければならない。

チャネル・ホッピング方法を採用するワイヤレス無線周波（ＲＦ）ＬＡＮのほと んどの実施例では、受信機が自局の位置を判定し、送信機に同期できるようにす るために、送信機はデータの前にデジタル信号の同期シーケンスまたはプリアン プルを送出する必要がある。受信機で用いられるすべてのデジタル・シーケンス 検出器はプリアンプルにおける特定のデジタル・シーケンスを同期の表示として 検出するために限られた時間を必要とするので、シーケンス検出器が完全な同期 を実現するために要する時間を短縮することは、送信機および受信機を絶えずチ ャネル間でホッピングさせるＲＦ　ＬＡＮにとって大きな利点となる。受信機が 送信機と同期するために要する時間を短縮することにより、与えられた時間期間 内により多くのデータおよび少ないプリアンプルを送出できるようになる。

コンピュータまたは他のデジタル装置においてほとんどすべての有用なデジタル ・データは並列デジタル・データ・ワードまたはバイトからなることが当業者に 理解される。

これらの並列デジタル量を送出することは、はとんどの場合、データを順次送出 することによって行われる。

従来のモデムを利用する今日のデータ通信は、データを順次送出することによっ て電話回線を介してコンピュータ間でデータを交信する。シリアル・データは一 般に、バイナリ数またはビットからなることはもちろんであるが、さらに、デジ タル情報における連続するビットは一般にワードまたはバイトからなる。ＬＡＮ を含むシリアル・データ通信ネットワークにおけるシリアル・ビット・ストリー ムでは、フレームと呼ばれるビットの集合があり、これはい＜−）かのビットと 、おそらくいくつかのワードまたはノくイ１、によって構成される。はとんどの シリアル・データ・ネットワークでは、もとのデジタル情報を正確に復元するた めには、ビット同期（シリアル情報ストリームにおいて個別ビットを検出するこ と）およびフレーム同期（デジタル情報のフレームの開始および終了を検出する こと）の両方をｉ−要とする。

ＲＦ　ＬＡＮまたは他のシリアル　データ通信システムでは、ビット同期および フレーム同期の両方を実現するために要する時間を短縮することは、システムの 効率を改善する。目的のデータの前に送出されるプリアンプｌしの長さが短縮さ れると、その代わりに目的のデータより多くを送出できる。従って、ビット同期 およびフレーム同期ｌ寺間を短縮する方法または装置は従来技術に対する改善で ある。

好適な実施例の説明 第１図は、蝿線周波スペクトル（ＦＬＡＮ）の一部がどのようにして複数（第１ 図では、２０）の通信チャネルに分割されるかを示す。各チャネルは２重通信を 可能にするため、実際には一対の無線周波数でもよい。あるいは、各チャネルは 一つの周波数でもよい。

第２−１図において、いくつかのバイト、ｎ、からなるコンピュータ・ファイル （Ｆ）が６つの部分に分割（ｓｕｂｄｉｖｉｄｅ）または区分（５重ｇｍｅｎｔ ）　？れて示されている。

それぞれの部分または区分は６つの実質的に連続する時間期間（１，〜ｔ６）に おいて４つの周波数（ｆ、〜ｆ、）の一つで送信されて示されている。ファイル （Ｆ）の区分（１〜６）のそれぞれは、無線方式のワイヤレス・ローカル・エリ ア、ネットワークのトランシーバの受信部によって用いられるプリアンプルの後 に送信される。第２−２図に一例を示すプリアンプル（Ｐ）は、トランシーバの 受信部が送信機に同期できるように、データの前に送出される。

第３図において、３つの加入者装置１２，１３．１５はワイヤレス・ローカル・ エリア・ネットワーク（１０）を構成する。各加入杼装置（１２，１３，１５） は、コンピュータ（１４）と、モデム（１７）および無線トランシーバ（１８） （一体型送信機および受信機）からなるＲＦモデム（１６）と、伝送ラインおよ びアンテナの組み合わせ（２０）とからなる。

コンピュータ（１４）は、例えばパーソナル・コンピュータなどの任意のデジタ ル装置でもよく、その特定の性質。

識別または選択は本明細書に開示する発明にとって重要でない。トランシーバ（ １８）は、目的の無線周波数バンドにおいて、パーソナル・コンピュータからの デジタル・データ出力を表す周線周波信号を放送（ｂｒｏａｄｃａｓ＋）する無 線周波送信機からなる。

第４図は、ＲＦ　ＬＡＮの加入者装置（１２）の機能要素をさらに詳細に示す。

トランシーバ（１８）は、コンピュータ（１４）からのデータによって変調され る無線送信機（１８−１）からなる。受信／送信ライン（２０）から受信される 信号は受信機（１８−２）によって復調され、そのデータ出力は同期信号復元回 路（５０）に結合される。

第５−１図は、シリアル・データ信号からビット同期およびフレーム同期を同時 に獲得する同期復元回路（５０）の簡略ブロック図を示す。フレーム同期および ビット同期を同時に獲得することにより、従来のシーケンス検出回路に必要な時 間が実質的に短縮される。

第５−２図は、第５−１図に示す同期復元回路（５０）の機能要素を示す。同期 が検出されたかどうかを示すため、２つの出力（５２，５４）が与えられる。こ れらの出力の一方は、ビット・クロックが有効のときにアクティブとなり、回路 （５０）が着信ビット・クロック・レートの周波数をうまく検出したことを示す 。他方の出力は、フレーム同期が達成されると、アクティブになる。（２位相相 関器１００がフレームの開始点を検出すると、フレーム同期が発生する。） 第５−１図および第５−２図において、デュアル位相相関回路（１００）は被送 信信号に対する受信機（第４図の１８−２）のフレーム同期を示す手段を提供す る。第５−１図および第５−２図において、コミュテータ（ｃｏｍｍｕｔａｔｏ ｒ）　（２００）は、ＲＦ　ＬＡＮ送信機から放送されるデータ・ストリームの クロックまたはデータ・レートの有効性を確立し、かつデータ・ストリームから 抽出されるいわゆるビット・クロック信号を与える手段を提供する。

デュアル位相相関回路（１００）は、第６−１図により詳しく示される。第６− １図において、トランシーツ＜（第４図の１８）の受信部（第４図の１８−２） によって検出され復調されるデータ　ストリームである着信データは、２つのシ フト・レジスタ（１０８，１１６）に対する入力である。これらのシフト・レジ スタの長さは、第６−１図においてＮ１ビット長として表され、ここでＭはワイ ヤレス・ローカル・エリア・ネットワークのプリアンプルにおける特定のフレー ム同門ワードで予定されるビ・ノド数に相当する。

第６−２図は、第２−２図に示すプリアンプルＰの仮説上の同期シーケンスを示 す。第６−２図におし１て、４つの同じ同期パターンが送信され、その次に同期 補数（ｓｙｎｃｃｏｍｐｌｅｍｅｎ＋）パターンが送信される。これらの同期ツ マターンとの検出と、それに続く同期補数パターンの検出により、第６−１図に 示す２位相相関回路（１００）は受信機（１８）を送信機からの受信信号に同期 ロックできるようになる。

好適な実施例では、プリアンプル（Ｐ）は２０個の同じ２１どノドの同期ワード と、それに続く一つの同期補数ワードとを有する。２０の同期ワードと、一つの 同期補数ワードを用いることは設計上の選択であり、別の実施例では確実な同期 を保証するためにそれ以上またはそれ以下の同期ワードを必要としてもよい。相 関器には２０ビツトのシフト・レジスタが用いられる。データ（１０２）は、１ ８０度で互いにオフセットされた２つの異なるクロック信号（１０４，１０６） によって、２つの２０ビツトのシフト・レジスタ　（１０８，１１６）に同期ク ロック入力される。

第２クロツク信号（Φ、＋１８０°）はクロック信号クロック信号Φ１から１８ ０°位相がずれており、相関器は２位相相関器として記述できるという点で、ク ロック信号１０６はクロック信号１０４と異なる。クロック信号Φ１．（Φ１＋ １８０°）の周波数はあらかじめ決定され、ワイヤレス・ローカル・エリア　ネ ットワークの加入者装置によって受信されるデータ（１０２）の予定人力周波数 とほぼ一致するように會図される。２位相クロック信号により、これらの２つの クロック信号の少なくとも一方が着信データ・ビット　（１０２）をシフト・レ ジスタ（１０８または１１６）の一方にコヒーレントかつ確実にラッチすること ができる。

各シフト・レジスタ（１０８，１１６）の出力は、対応するＭビット・デジタル 比較器（１１０，１１８）において、同期ワードと呼ばれる所定のビット・パタ ーンと比較される。各デジタル比較器は、同期ワードとの一致について、文士比 ・するＭビット・シフト・レジスタ（１０８，１１６）の内容を調べる。シフト ・レジスタの内容と同期ワードとの間で一致があることは、同期ワードがシフト ・レジスタ　（１０８，１１６）の一つにうまくクロック入力されたことを表す 。プリアンプル（第２−２図のＰ）の同期ワードは設計上の選択であり、一般に １および０のパターンとなるように選択され、コンピュータによってこの同期ワ ードを検出することにより、フレーム同期がうまく検出される。

各デジタル比較器（１１０，１１８）の出力は２つの信号からなり、第１デジタ ル比較器（１１０）の場合、同期信号（１１２）および同期補数信号（１１４） の両方が生成される。第２比較器（１１８）の場合、同期信号（１２０）および 同期補数信号（１２２）が生成される。これら４つの出力すべては、第５−２図 に示す相関デコーダ（１０１）に結合される。好適な実施例では、デジタル比較 器（１１０または１１８）がＭビット・シフト・レジスタにおいて同じパターン の厳密な補数を検出した場合に、同期補数出力信号はアクティブまたは真となる 。

本発明の好適な実施例では、好適には状態マシーン（Ｓｌａｔｅ　ｍａｃｈｉｎ ｅ）であるコントローラはフィールド・プログラマブル・デー１−−アレイ（Ｆ 　Ｐ　Ｇ　Ａ：　ｆｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅ　ｇａｔｅ　ａｒｒａｙ ）において本発明の他の機能要素と構成されることが好ましいが、このコントロ ーラはこれらのデジタル比較器（１１０，１１８）がらの同期出力および同期補 数出力を監視して、同期パターン検出および同期補数パターン検出の発生につい て調べて、プリアンプルにおけるフレーム同期をうまく検出することを可能にす る。これら第１および第２シフト・レジスタの内容を同期および同期補数パター ンと比較する比較器は、コントローラとあいまって、フレーム同期が達成された ことを示す信号を与える。フレーム同期パターンが検出されたが、それに続いて 同期補数パターンが検出されない場合、第２−２図に示す少なくともそのフレー ムのフレーム同期がないとみなすことができる。

第７図は、第５−１図に示す５段デジタル・コミュテータ回路（２００）のブロ ック図を示す。第７図において、６ビノト・シフト・レジスタ（２０１）はデー タ（２０３）をクロック信号（２０２）によって同期的にクロック入力させる。

シフト・レジスタ　（２０１）の各ビット位置（Ａ〜Ｆ）の出力は、一連または 複数の排他的ＯＲゲート（２０５，２０７，２０９，２１１，２１３）によって 隣接ビット位置と排他的ＯＲされる。

デジタル・リング・カウンタ（２２６）は、リング・カウンタ（２２６）に結合 されるクロック信号（２ｏ　２）に応答して、シングル・バイナリ数をループす る。リング・カウンタ（２２６）において回転するこのシングル・バイナリ数は 、５つのカウンタ（図示の２１６〜２２４）に対する回転クロック信号（Φ１〜 Φ５）として機能する。

シフト・レジスタ（２０１）および排他的ＯＲゲート（２０５〜２１３）と、カ ウンタ（２１６〜２２４）、　リング・カウンタ（２２６）および判定回路（２ ３０）との組み合わせにより、着信データ・ストリームに対して非同期的にワイ ヤレス　ローカル・エリア・ネットワーク上で着信データ　ストリームからビッ ト・クロックを正確に抽出するデジタル・コミュテータ回路が得られる。第７図 に示す回路の動作については、第８図に示す簡略回路および第９図に示す関連す るタイミング図を参照することによって理解を図ることができる。

第８図において、３段デジタル　コミュテータ回路（３００）は、１ビツト　シ フト・レジスタ（３０２）、排他的ＯＲゲート　（３０４〜３０８）、リンク・ カウンタ（３１４）および３つの同期カウンタ（３１６〜３２０）によって？ｌ ！　ｆ＆　？れる。制御回路ブロック（３２２）はこれらのカウンタ（３１６〜 ３２０）からの出力を監視して、有効まグ：は価効判定信号ならびにピント　ク ロック信号を出力する。

第９図において、第８図に示し、参照番号（３１２）によって表されるクロック 信号は最上部のトレースによって示され、着信データ信号（３１１）のレートの ３倍のクロック周波数を有する。リング・カウンタ（３１４）の出力は、第９図 においてΦ１．Φ２．Φ３と示されている。これらの出力のそれぞれは第８図に 示されている。（着信データ・ストリームは参照番号３１１によって表される。

）排他的ＯＲゲート３０６の出力（第８図のＥＮ２）が真のときΦ２の立ち上が りが生じると、第８図のカウンタ３１８は繰り上げられる。ＥＮＩ〜ＥＮ３は、 着信データ・ストリーム（第９図の３１１）におけるビット遷移の発生を監視す る手段である。クロック信号の立ち上がり時にイネーブル信号が真の場合、対応 するカウンタは繰り上げられる。有効データ・ストリームにおけるビット遷移は 定期的に生じるので、一つのカウンタのみが繰り上げられる。着信データ（３１ ，１）が適切なビット・レートでない場合、データ遷移は適切な定期的間隔で発 生せず、複数のカウンタが繰り上げられるかあるいはとのカウンタも繰り上げら れない。

第８図および第９図において、データ・ストリーム（３１１）のビット遷移は、 カウンタ３１８を繰り上げることのできる時間で発生する。コミュテータ判定回 路（ｃｏｍｍｕｔａｔｉｖｅ　ｄｅｃｉｓｉｏｎ　ｃｉｒｃｕｉ＋）　（３２２ ）は、カウンタ３１８が繰り上げられた唯一のカウンタであることを検出し、そ れにより着信データ・ストリーム（３１１）のビット遷移の位置を判断できる。

ビット遷移の相対的時間がわかると、ビットの時間的中心（＋ｅｍｐｏｒａｌ　 ｃｅｎｔｅｒ）をめることができる。

第８図および第９図において、カウンタ３１８は繰り土げられ、着信データ３１ １の時間的中心はΦ　の立ち上がりとΦ２の立ち上がりとの間にある。従って、 判定回路（３２２）は、Φ、とΦ２との間の実質的に中心にあるクロック信号を 復元ビット・クロックとして出力する。復元ビット・クロックの選択は、コミュ テータ・カウンタ（３１６，３１８，３２０）の状態に応じてビット・クロック を選択するデジタル・マルチブクサ回路を利用して行うことが好ましい。第７図 に示す５段コミュテータの動作は同様である。

Ｎ段デジタル・コミュテータ回路はＮ個のカウンタを有し、着信データ（第９図 の３１１）の時間的中心からビットの１　／　Ｎ内の復元ビット・クロックを生 成する。

現実的には、着信データ（第９図の３１１）はジッタ（ｊｉ＋＋ｃｒ）を生じる 。ジッタは、２つまたはそれ以上のカウンタを繰り上げることがある。好適な実 施例では、コミュテータ判定回路（３２２）は２つの隣接カウンタが繰り上げら れたときを検出する。コミュテータ判定回路（３２２）は復元ビット　クロック 信号を出力し、その時間的中心は第１クロツクの時間的中化・と第２クロツクの 時間的中心との間にある。

シリアル・ビット・ストリームにおけるフレーム同期を検出し、同時にビット同 期を検出できる回路を利用することにより、シリアル・ビット・ストリームに同 期することに要する時間が実質的に短縮されることが当業者に理解される。クロ ック同期およびフレーム同期の同時検出により、離散的な時間期間を利用してユ ーザ間でデジタル・ファイルの部分を送信する分散周波数のワイヤレス・ローカ ル・エリア・ネットワークに伴う時間オーバヘッドでは、フレーム同期およびビ ット同期がより迅速に行われると、与えられた時間期間においてより多くのファ イルの情報を送信でき、かつプリアンプル部分においてあまり時間を使わなくて すむ。

本発明の好適な実施例はフィールド・プログラマブル・ゲート・アレイを用いて 構成されるが、別の構成には適宜プログラムされたデジタル信号プロセッサまた はマイクロプロセッサ、ディスクリート論理素子、特定用途向は集積回路（Ａ　 Ｓ　Ｉ　Ｃ：　ａｐｐｌｉｃａｔｉｏｎ　５ｐｅｃｉｆｉｃ　ｉｎｔｅｇｒａｔ ｅｄｃｉｒｃｕｉ＋）、カスタム集積回路（ＩＣ）またはこれらの組み合わせを 利用することも含まれる。

図面の簡単な説明 第１図は、笹線固波スペクトルの一部の仮定上の分割を示す。

第２−１図は、異なる周波数上の異なる時間期間（こお（するコンビ１−々・フ ァイルの区分およびその送信を図示する。

第２−２図は、プリアンプルおよびデータ・フレームの例を示す。

第３図は、コンピュータのワイヤレス・ローカル・エリア・ネットワークのブロ ック図を示す。

第４図は、シリアル・ビット・ストリームからビット同期およびフレーム同期タ イミングを同時に復元する同期回路を内蔵するＲＦモデムを備えたコンピュータ のブロック図を示す。

第５−１図は、ビットおよびフレーム復元回路の簡略ブロック図を示す。

第５−２図は、ビットおよびフレーム復元回路のブロック図を示す。

第６−１図は、２位相相関回路のブロック図を示す。

第６−２図は、マルチフレーム・プリアンプルを示す。

痕７図は、デジタル・コミュテータのブロック図を示す。

第８図は、第７図に示す簡略デジタル・コミュテータの簡略図を示す。

第９図は、第８図に示す回路のタイミング図を示す。

第１図 第７図 有効　無効　ビット・クロック 第２−２図 第５−１図 第６−２図

Claims (9)

【特許請求の範囲】
1. １．公称データ・レートを有するシリアル・データ信号においてビット同期およ びフレーム同期を同時に獲得する回路であって： フレーム同期を表示するデュアル位相相関手段であって、前記公称データ・レー トで前記シリアル・データ・ストリームを受信する入力を有し、かつ出力を有し 、該デュアル位相相関手段はさらに、前記シリアル・データ信号を受信し、かつ データ・レートΦ１で第１クロック信号によってクロックされる第１のＭビット ・シフト・レジスタと；前記データ信号を受信し、かつデータ・レートΦ１＋１ ８０度で第２クロック・レート信号によってクロックされる第２のＭビット・シ フト・レジスタと；前記第１および第２シフト・レジスタの受信データを所定の データ・パターンと比較し、かつ、前記第１または第２シフト・レジスタのいず れかの前記受信データが前記所定のビット・パターンと一致した場合に、フレー ム同期が確立されたことを示す出力信号を与える手段を含んで構成されるデュア ル位相相関手段； 前記データ・ストリームの前記公称データ・レートの有効性を確立し、かつ、前 記公称データ・レートが有効な場合に、前記データ・ストリームからビット・ク ロック信号を与えるＮ段コミュテータ手段であって、前記公称レートで前記シリ アル・データ・ストリームを受信する入力を有するＮ段コミュテータ手段； によって構成されることを特徴とする回路。
2. ２．前記Ｎ段コミュテータは： 前記データ信号を受信し、かつ前記公称データ・レートのＮ倍でクロックされる 、Ｎ＋１出力を有するＮビット・シフト・レジスタ； 前記Ｎ＋１ビット・シフト・レジスタの前記出力に結合され、前記データ信号の 連続するデータ・ビットの間のデータ状態変化を検出する遷移検出手段であって 、前記データ信号のデータ状態遷移の発生の相対的時間を示すＮ出力を有する遷 移検出手段； 前記公称データ・レートのＮ倍でクロックされ、Ｎ個の相互に排他的な出力信号 を与え、それぞれのＮ個の相互に排他的な出力信号は前記公称データ・レートで ある、Ｎビット・リング・カウンタ； 前記遷移検出手段と前記Ｎビット・リング・カウンタとに結合されるＮ個のデジ タル・カウンタであって、それぞれが前記データ状態遷移の発生の相対的時間を 記録するＮ個のデジタル・カウンタ；および 前記Ｎ個のデジタル・カウンタに結合され、前記シリアル・データ信号の有効性 を識別し、かつ前記公称データ・レートと実質的に同一めビット・クロック出力 信号を与える制御手段； によって構成されることを特徴とする請求項１記載の回路。
3. ３．前記検出手段は、前記Ｎ＋１ビット・シフト・レジスタの出力に結合された 複数の排他的ＯＲゲートからなることを特徴とする請求項２記載の回路。
4. ４．前記Ｎ＋１ビット・シフト・レジスタは、６ビット・シフト・レジスタから なることを特徴とする請求項２記載の回路。
5. ５．前記デュアル位相相関手段および前記Ｎ段コミュテータ手段は、デジタル信 号プロセッサからなることを特徴とする請求項１記載の回路。
6. ６．前記デュアル位相相関手段および前記Ｎ段コミュテータ手段は、マイクロプ ロセッサからなることを特徴とする請求項１記載の回路。
7. ７．前記デュアル位相相関手段および前記Ｎ段コミュテータ手段は、ディスクリ ート論理素子からなることを特徴とする請求項１記載の回路。
8. ８．前記デュアル位相相関手段および前記Ｎ段コミュテータ手段は、少なくとも 一つのフィールド・プログラマブル・ゲート・アレイからなることを特徴とする 請求項１記載の回路。
9. ９．前記デュアル位相相関手段および前記Ｎ段コミュテータ手段は、ＡＳＩＣか らなることを特徴とする請求項１記載の回路。