JPH06505352A - 電子神経回路網用ハードウエア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電子神経回路網用ハードウェア 背景技術 この出願は、電子的な神経回路網（ｎｅｕｒａｌ　ｎｅｔｗｏｒｋ）の実現に使 用するハードウェア装置に関する。

コンピュータに対する新たな研究として、最近再び神経回路網に興味が向けられ ている。”神経回路網の群作用は、共同するメモリ機能、故障許容パターン認識 、および組合せ最適化問題の解明のための証明された有効な計算特性を有する。

”上記の文は、アプライド・オフティクス発行の、カリフォルニア・インスティ テユート・オフ・テクノロジーの、”エレクｌ−ロニック・ハードウェア・イン プレメンテーションズ・オフ・ニューラル・ネットワークス″　１９８７年１２ 月１日、２１巻５０８５頁から複写した。

引用論文は、また、°゛力学研究、学習メカニズム、および神経回路網の計算特 性は、コンピュータ・ソフトウェアのシュミレーションに大きく依存している° ゛と公表している。引き続き、引用論文は、”神経回路網ハードウェアの有用性 は、神経回路網の研究の現在の努力を大きく高めるであろう”、”さらに、ハー ドウェアは、神経回路網構想の開発および評価を援助する研究器具として作用す るだけでなく、現実の問題に接近する神経回路網を実現するだめの応用指向構成 を開発するため基礎を提供する”と神経回路網用ハードウェアを論じている。

この出願は、電子的神経回路網のハードウェアの実現に関する多くの問題を解決 する新規な試みを記載する。

上記の引用論文は、電子的神経回路網ハードウェアの開発に向けたいくつかの研 究プログラムを確認している（５０８７〜５０８８頁）。神経回路網ハードウェ アの必要条件は、極端な相互結合性、すなわち、多くの並列的信号のそれぞれが 個々に荷重すなわち重み（ｗｅｉｇｈｔｌを付けられた帰還回路網を通して全て の他の信号に対してアクセスをしなければならないことを含む。また、意志決定 のために応答可能の処理ノード（ｎｏｄｅｌは、無数の入力信号に対して双方向 性選択的アクセスを有さなければならない。

本出願人は、イメージ・センサ・システムのための３次元読み出しアレイの開発 におけるリーダである。神経回路網は、イメージ・センサ・システムの性能にお ける大きな飛躍のための可能性を提供する。重要な神経回路網実現ファクタは、 全ての検出器出力間の重み付けされた相互結合、各検出器出力の並列的直線的処 理、検出器出力当りの多数（４桁の数）の処理ノードへの論理出力、および検出 器集積時間内における処理ノードの接続と相互結合の重み付けとを独立して変更 する能力である。１２８Ｘ１２８ビクセルの検出器アレイのために必要な相互結 合の数は、オフ焦点面ディジタル処理器で達成されたほぼ１０’に比べ、毎秒１ ０′８程度に高くなる。この出願は、３次元焦点面読み出しモジュールを相互結 合し、それらの要素集積回路を重ね合わせて、神経回路網に必要な非常に高い相 互結合比を実現する新たな手法を記載する。

及咀Ω皿示 本発明は、３次元モジュールにおける並列入力信号と関係のない面であってその 入力信号に容易にアクセスすることができる面に配置された抵抗帰還回路網を提 供する。

本発明は、また、並列信号入力部を含むモジュールと異なる処理ノード用モジュ ールを提供する。モジュール間の相互作用は、システムの個々の電子的要素と他 の多（のまたはすべての個々の電子的要素との間に所望レベルの２方向性アクセ スを与える、スイッチング（または他の相互接続）用オプションを含むことがで きる。

多くの並列チャンネルを含む複数の積層集積回路チップは、所望数の並列チャン ネル信号の搬送に使用される。積層チップは、６つの側部にアクセスすることが できる平行６面体（一般には、正６面体）のモジュールを含む。１つのアクセス 部は、入力信号を受ける。他のアクセス部は抵抗帰還回路網を含む面と相互作用 し、各並列信号は抵抗回路網により他の並列信号に結合される。

同様に構成された第２のモジュールは、処理ノードをもたらす積層集積回路チッ プを含み、また第１のモジュールを、第１のモジュールのチップの面に対して直 角の第２のモジュールのチップの面に係合させる。２つのモジュールの相互係合 アクセス面に隣接する切り換え回路網と組み合わされた装置は、第２のモジュー ルによりもたらされる任意な１つのノードを第１のモジュールによりもたらされ る任意な１つの並列信号に結合させる。

中央処理ユニットは、処理ノードと異なる面に配置されるが、処理ノードに容易 にアクセスすることができる。また、中央処理ユニットは、第２のモジュールの １つの平坦面と相互作用させてもよい。

電子的神経回路網用ハードウェアにおける３次元モジュールの使用は、利用可能 のアクセス面が多いことから、多くの（たぶん、決定的な）有利性を提供する。

本発明は、相互結合の重みを可変可能に独立的に行なうことができる手法におい て、多数の層の処理ノードにより全ての検出器（または、他の人力信号）アレイ 出力に同時にアクセスすることを提供する点で、目／脳の構造と類似する。

区１Ω皿単ｌ返■ 第１図は、神経回路網システムを示すブロック図である。

第２図は、神経回路網システムの多くの機能を提供するハードウェアを示す図で ある。

第３図は、それぞれが抵抗要素を介していくつかの隣接するノードに接続された ノード回路網を示す図である。

第４図は、第３図の個々のノードと第２図の第１の積層チップ・モジュールのチ ップの個々のチャンネルとの間の回路の一実施例を示す図である。

第５図は、第３図の隣接する一対のノード間の可変抵抗回路の一実施例を示す図 である。

第６図Ａおよび第６図Ｂは、第２のモジュールへの伝達のために第２図の第１の モジュール内の所与のチップのいくつかのチャンネルから信号を選択するように 設計された切り換え回路網を示す図である。

第７図は、第６図Ｂにおける２つのライン間の切り換え回路網を示す図である。

第８図は、神経回路網システムを示す図である。

第９図は第２のモジュールの人力切り換え回路網を示す図である。

第１０図は、第９図に含まれるタイプの具体的な回路例を示す図である。

の　の詳　なゴロ 第１図は、神経回路網システムの構成要素を示す図である。入力信号は、適宜な 情報源から受ける。検出器を符号２０で示す。入力手段は、光学的または電子的 情報を受けて電子的信号を出力する、ホトセルまたは各種の入力用レシーバであ る。複数のレシーバすなわち検出器２０のそれぞれは、１つの並列信号処理チャ ンネルに信号を出力する。各検出器２０の出力は、加算接続部２２と、側部抵抗 層２４との両者に送出される。側部抵抗層２４からの信号は、加算接続部２２に 送出される。加算接続部２２で修正された信号は、フィルタ２６を含むチャンネ ルを通る。各チャンネルは、一般に、増幅器および他の処理要素を含む。各チャ ンネル内の信号は、所与のときにその信号を出力するチャンネルを決定するスイ ッチング要素または類似の要素を含む出力レジスタすなわち出力チャンネル選択 器２８に達する。アナログ・ディジタル変換器３０をチャンネル内に配置しても よい。

システムは、信号入力部として作用する。その出力は、多数の入力チャンネルか らの結合信号を意志の決定に使用する処理システムに供給される。そのような決 定は、神経回路網に対して外部の部署に信号を提供し、また神経回路網の内部機 能のための信号を提供する。

出力チャンネル選択器２８からの選択された信号は、神経回路網の意志決定部と 共同する出力レジスタすなわち入力チャンネル選択器３４にライン３２を介して 供給される。意志決定部は、多数の並列チャンネルと多数の内部処理ノード３６ とを含む。内部処理ノード３６は、意志決定のために、選択器３４からの並列的 な入力信号３８を比較する。内部処理ノード３６からの信号は、加算接続部４０ に供給される。加算接続部４０の出力信号は決定閾値回路４２に達腰決定閾値回 路４２の出力信号は中央処理ユニット４４に入る。

中央処理ユニット４４は、また、出力チャンネル選択器２８からの信号４６を受 ける。中央処理ユニット４４は、最高級の神経回路網において、制御信号をライ ン４８に沿って側部抵抗層２４とフィルタ２６とに出力する。これらの制御信号 の機能を以下に記載する。

第２図は、神経回路網の基本的なハードウェア・ユニットの一実施例を示す。ハ ードウェア・ユニットは、それぞれがＺ−テクノロジー・モジュールを提供する ように、多数の集積回路チップを積層することにより形成された２つのモジュー ル５０．５２を含む。このようなＺ−テクノロジー・モジュールは、米国特許４ ，５２５゜９２１号、４，５５１，６２９号、４，６４６，１２８号、４，６７ ２．７３７号を含む本出願人の各種の特許明細書に記載されている。

Ｚ−テクノロジー・モジュールの目的は、電子的要素を入力信号に近い極端に高 密度にすることを許すことにある。モジュールの各チップは多数の並列信号チャ ンネルを有しており、その結果所与のモジュールは信号搬送用リードの非常に密 集した２次元的アレイを有する信号受信（または送信）アクセス面を提供する。

例えば、それぞれが１２８の並列チャンネルを有する１２８チツプのスタックは 、１６，３８４の並列チャンネルを提供する。各チャンネルを分離したホト検出 器または他の人力レシーバに接続することにより、強力な情報処理構造が得られ る。

第２図において、モジュール５０は信号人力モジュールであり、モジュール５２ は神経回路網の意志決定プロセスに用いる内部処理ノードを提供する。入力信号 アレイ５４は、ホトセル・アレイであってもよく、またモジュール５０の１つの アクセス面によりもたらされる。第２図に示すように、モジュール５０の積層さ れたチップ５６は垂直面にあり、それらのチップが９０度の角度で伸びるように モジュール５２の積層チップ５８は水平面にある。明らかなように、２つのＺタ イプのモジュールを結合することは、１つのモジュールの各チャンネルを他のモ ジュールの各チャンネルと自由に選択的に相互結合することを可能にする。換言 すれば、出力および入力チャンネル選択器２８および３４は、モジュール５０の ４桁のチャンネルの１つをモジュール５２の４桁の処理ノードの１つに接続する ことを所与の時間で選択する能力を有する。

神経回路網実現のための積層チップモジュールの特徴は、その殆どをアクセス面 として参照する多数の平坦面にある。各モジュールは、合計６つの平坦面を有す る。６つのうちの４つは、極端に多い電子的リードにより達成されるアクセス面 である。上記のように、モジュール５０は、４つのアクセス面のそれぞれに１６ ，３８４のリードを有する。モジュール５０の左部または前部アクセス面６０は 、入力信号アレイ５４を導くように、配置されている。モジュール５０の上部ア クセス面６２は、以下に説明する理由で、平面層６４の下側と相互作用（ｉ　ｎ ｔｅｒｆａｃｅｌをするように、配置されている。モジュール５０の右部または 後部アクセス面（図示しない）は、モジュール５２との相互作用に使用される。

また、モジュール５０の第４のアクセス面（図示せず）は、平面層６６と相互作 用する。相互作用の配列数は、神経回路網の希望する複雑さに依存する。

モジュール５２の左部または前部アクセス面６８は、モジュール５０との相互作 用に使用される。モジュール５２の後部アクセス面（図示せず）は、平面層７０ と相互作用する。モジュール５２の２つの付加的なアクセス面はその側方にあり 、その１つ７２は観察者に向く面である。図示の実施例において、複数の垂直バ ス７４は、各チップ５８のリード７６を中央処理ユニッ＋−（ｃｐｕ）として使 用する平面層７８に電気的に接続する。

」−記４つのアクセス面に加えて、各モジュールは、その端部のチップにより提 供される２つの平坦なモジュール面を有する。ＣＰＵ層すなわち平面層７８は、 モジュール５２の頂部チップと係合するように示されている。これらチップ並列 モジュール面は、付加的な処理回路のために有用な部位であるが、各モジュール の４つのチップ直角アクセス面の細密度を提供しない。

第２図において被われない面にあるデツプ５６ａは、モジュール５０に含まれた 多数（例えば、１２８）のチップのそれぞれを表す。チップ５６ａは、その回路 内に複数（例えば、１２８）の並列チャンネル８０を有する。各チャンネル８０ は、アレイ５４に含まれた１つの感知器（または、レシーバ）８２からの人力ア ナログ信号を受ける。全ての並列チャンネル８０は、モジュール５０の後部アク セス面に達する引き出しり−ド８６の１つに接続するために１つのチャンネルを 選択することができる切り換え回路網すなわちチャンネル選択器８４に終わる。

各チップの各チャンネルは、各入力信号の増幅および浦波をする非常に多い電子 的構成要素を含む。

必要ならば、各チャンネルにＡ／Ｄ変換器を設けてもよい。

各チップの各チャンネル８０は、分離した側部リード８８により、神経回路網の 重要な構成要素である抵抗回路網のノードに電気的に接続されている。第２図に おいて、抵抗回路網は、モジュール５０のアクセス面６２と係合する平面層６４ の下面に配置されている。

第３図および第３図Ａは、抵抗回路網を示す。この回路網は、それぞれが第２図 の各チャンネル８０／８８に対応された第３図Ａの多数のノード９０を有する。

それぞれが１２８の並列チャンネルを有する１２８のチップのアレイにおいて、 抵抗回路網は】−６゜３８４のノード９０を必要とする。各ノード９０は、第４ 図に示す回路を通してチャンネル８０／８８の１つに電気的に接続されており、 また第３図Ａにおいてドツト９２により示されている。また、各ノード９０は、 第３図および第３図Ａに示すように、隣接する複数のノードに電気的に接続され ている。各内部ノード９０は、６つの隣接するノードに接続されている。ノード 間の各接続部には、ノード間における所定レベルの電圧伝達をする抵抗器回路（ 第３図Ａにブロック９４で示す）が配置されている。第５図は、各ブロック９４ により示される可変的な側部抵抗器回路を示す。チャンネル・ノード間の回路９ ４はそれぞれＩＣチップに配置されており、ノード間の回路９４は層６４により 提供される側部平面に配置されている。

第３図へのドツト９２の１つを第４図に示すように、第２図のチャンネル８０へ の各入力は、ライン９６に入る。これは、第２図の層すなわちアレイ５４に含ま れたそれぞれの感知器（または他の入力信号）からのアナログ電圧を表す。それ は、前置増幅され、濾波される。ライン９６は、ライン９８．ｔｏｏに分岐され る。ライン９８はバッファ１０２への入力であり、バッファ１０２の出力はライ ン１０４により対応するノード９０に接続されている。

ライン１００は、作動増幅器１０６の１つの入力に接続されている。作動増幅器 １０６の他の人力は、ライン１０８によりノード９０の電圧を受ける。このため 、増幅器１０６のアナログ出力は、チャンネルへの入力電圧とノード９０の電圧 との差に対応し、第３図の抵抗回路網に接続された他の６つのノードの電圧によ り影響される。ライン１０８の出力は、第２図のチャンネル選択器８４に達する チャンネル電圧である。

第５図は、２つの隣接ノード間の可変的な抵抗接続を示す。その抵抗接続は、第 ３図Ａにブロック９４により示される。２つの隣接したおよび相互結合されたノ ードは、ノードＡおよびノードＢとして示す。ノードＡは、ライン１１０により ライン１１２に接続されている。ライン１１２の一端はＰ型金属酸化半導体製電 解効果型トランジスタ１１４　（ＰＭＯ３−ＦＥＴ）に伸びており、他端はＮ型 金属酸化半導体製電解効果型トランジスタ１ｔ６　（ＮＭＯ３・ＦＥＴ）に伸び ている。ノードＢは、ライン１１８によりライン１２０に接続されている。ライ ン１２０の端部は、ＰＭＯ３・ＦＥＴ１１４とＮＭＯ３−ＦＥＴ１１６とに伸び ている。電圧レベル・シフト・ロジック１２２は、ライン１２４によりＦＥＴ１ １４のゲートに接続されており、またライン１２６によりＦＥＴ１１６のゲート に接続されている。

ノード間の抵抗回路は、外部信号、例えば第２図の層７８内のＣＰＵ４４　（第 １図）からの信号による制御の基に、各ノード間接続の荷重すなわち重み（抵抗 値）が変動することを許す。第３図において、ＣＰＵからの制御ラインＸおよび Ｙは、ロジック回路１３０および１３２を介して、ＸアドレスおよびＹアドレス を与えることにより、所与のノードを選択することに使用される。第５図におい て、ＸおよびＹの人力ラインは、ロジック１２２の左側に入るように示す。

隣接ノードの電圧を比較する効果は、隣接チャンネルの電圧を減じることにより 、高入力電圧を有するチャンネル信号の相対的輝度を高めることである。このた め、この回路は、複数のポイントおよびエツジの可視性（光検出器の実施例の場 合）を高める。これは、大の目の作用を擬態する。この概念は、本発明の開示の 助力ではない。

神経回路網の変化する”重み”として説明したそれぞれのノット間の抵抗の変化 性は、像識別に関する決定に達することに大切である０重みの変化性は、重要な 像特性の強調を高め、他の像特性の強調を低下させる。換言すれば、重みの変化 性は、神経回路網におけるパターン認識の決定に最も有用である人力情報の集中 に最も効果的である。

第６図Ａ、第６図Ｂおよび第７図は、１つを第２図に示すチャンネル選択器８４ に関する。各チャンネル選択器８４は、モジュール５０の各チップ５６にある。

各チャンネル選択器８４は、１２８の並列的な入力ライン８０と、モジュール５ ２の各チップ５８に達する複数の出力ライン８６とを有する。モジュール５２の 頂部チップ５８ａを第２図に示す。頂部チップ５８ａは切り換え回路網１３６を 有しており、この切り換え回路網１３６から複数のリード１３８がモジュール５ ２のアクセス面６８に向けて伸びる。リード１３８の数は、各リード１３８がチ ップ５６に１つづつ接続されるから、モジュール５２のチップの数と同じである ことが好ましい。頂部のリード８６がモジュール５２の頂部チップ５８ａに接続 され、次のリード８６が次のチップ５８に接続されるように、リード８６とチッ プ５８とが接続されるから、リード８６の数はモジュール５２のチップ数と同じ である。

第６図Ａは、モジュール５０の各チップの切り換え回路網８４の８つのライン部 を示す。左方に８つの入力ライン８０ａ〜８ｏｈを示し、右方に８つの出力ライ ン８６ａ〜８６ｈを示す。各円形のシンボル１４０は、第６図Ｂに示すような２ 方向性のスイッチング・デバイスすなわち切り換え要素である。第６図Ｂにおい ては、２つのライン１４２，１４４を示す。第６図Ａのように、それぞれが４つ の切り換え要素１４０を備えた３つの切り換え要素カラムを使用すると、入力ラ イン８０ａ〜８０ｈの１つを出力ライン８６ａ〜８６ｈの１つに接続することが できる。入力ライン８ｏおよび出力ライン８６がそれぞれ１２８であると、それ ぞれが６４の切り換え要素１４０を有する７つの切り換え要素カラムが必要にな る。各切り換え要素カラムは接続可能数を倍にし、１２８・１２８の切り換え回 路網は２７の任意選択を必要とする。

モジュール５２のチップ数はモジュール５０のチップ数と異なってもよいが、そ のようなチップ数はモジュール５０の各チップのチャンネル数と等しいことが好 ましい。明瞭かつ簡単にするために、モジュール５０．５２は同数のチップを有 するものとする。

第７図は、２つのライン、すなわち第６図Ｂのライン１４２゜１４４の間のＦＥ Ｔ切り換え回路網の簡単な図である。図示された４つ（７）ＦＥＴ１４６，１４ ８，１５０．１．５２は、ロジック回路１５４による制御の基にある。励起され たＦＥＴが存在しないと、通過する信号はない。ＦＥＴ１４６が励起されると、 入力ライン１４２と出力ライン１４２とが接続される。ＦＥＴ１４８が励起され ると、入力ライン１４４と出力ライン１４２とが接続される。ＦＥＴ１５０が励 起されると、入力ライン１４２と出力ライン１４４とが接続される。ＦＥＴ１５ ２が励起されると、入力ライン１４４と出力ライン１４４とが接続される。

モジュール５２は、神経回路網システムにおける処理ノードの主たる位置にある 。これらのノードは、モジュール５０からの入力信号を使用して、入力情報の有 意に関する結論を引き出すことができる意志決定回路網に使用される。パターン 識別は、観測された対象に識別を提供する。結論は、第１図に示されるように、 決定がＣＰＵで行なわれるまで、可能性の数を漸次減少させることにより、達成 される。

具体的な神経回路網の構造は、本出願の範囲を超える。各チップ５８の利用可能 領域１６２に配置する回路の例として、インテル社のＥｌｅｃｔｒｉｃａｌｌｙ 　Ｔｒａｉｎａｂｌｅ　Ａｌｏｇ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｋ″（ＥＴＡＮＮ Ｉがあり、それは８０１７ＯＮＷとして識別されており、またインテル社のカタ ログに記載されている。

第８図は、神経回路網システムの他の例を示し、ニューラル・フィルタの出力に 疑似焦点面を作り出すステップを示す。第８図に象徴化したステップは、図の頂 部で開始する一連の層として実施される。頂部の層１６６には、焦点面アレイが 示されている。検分場所からの光子は、検出器１６８のアレイにより処理され１ Ｍ１７０で、さらに、上記した回路（モジュール５０）により処理される。

神経回路網において、頂部のアレイ１７２は、複数の神経回路網ノードを含む。

層１７４は、フィードフォワードの重み付は相互結合を意味する。層１７６は、 神経回路網隠れノードを意味する。用語”隠れ”は、入力チャンネルおよび出力 チャンネルのいずれにもない内部回路の部位にあることを意味する。換言すれば 、隠れノードは、外部回路には接続されないが、神経回路網の一部としてデマン ドの機能に対して利用することができる。

第８図の層１７８は、層１７４に匹敵する第２の相互結合を意味する。層１８０ は、神経回路網出力ノードを含む。相互結合層の数と隠れノード層の数とは、も ちろん、神経回路網のアルゴリズムを満足させるように選択される。

神経回路網出力層１８０は、事実上、疑似焦点面を作り出す。空輸システムにお いては、アレイ１８２からの情報をバス１８４によりフライトコンピュータに伝 達してもよい。

好ましい神経回路網は、訓練可能であり、自動学習手順を組み込んでいる。（１ ）コホーネン（Ｋｏｈｏｎｅｎｌの自己編成マツプまたはネオコグニトロン・バ リアント（Ｎｅｏｃｇｎｉｔｒｏｎ　ｖａｒｉａｎｔｌを備える競合学習と、（ ２）誤差逆伝播を備える多層知覚のような最急降下学習との、少なくとも２つの 電位学習手順がある。競合回路網は、自己編成であって管理されず、また継続時 空間パターンの学習をする。

実符号データの継続時空間性は、ノードと対象的に、検出器からの強度パターン の重要な部分を補強し認定することに使用される。一方、最急降下学習は、管理 されて重みを変化させる学習を使用する。所望の出力は、検出器信号と対にされ て、神経回路網を訓練することに使用される。これらの神経モジュールは、本質 的に、校正されて適応可能にＭ値化された強度信号を含む第２の焦点面プレイ（ ＦＰＡ）を生じさせる。この”疑似焦点面”は、特定の検出器に対応するジョブ （ｊｏｂｌ　を割り当てられた人工ニューロンアレイのアナログまたはディジタ ル出力部である。焦点面をオフにするデータのランダムアクセスのための現在の 技術は、神経回路網出力アレイに適用される。

第９図および第１０図は、モジュール５２のチップの入力切り換久および神軽回 路網切り換えを示す。図９は、各チップの分類り−ド選択器１３６の８つの入力 リードを示す。各円形記号１８８は、第６図Ａの要素１４０に対応しかつ第６図 Ｂに詳細に示されている切り換え要素である。

ブロック１９０，１９２は、隠れノードのグループを示し、その要素の次のカラ ムの要素１８８に直接作用するラインにより迂回されている。先端に矢印を付し たラインにより示すように、フィードフォワードおよびフィードバックワード信 号は、制御ブロック１９４により示すソフトウェアロジック制御の基に、切り換 え要素１８８と隠れノードとの間に運ばれる。ブロック１９４の外部制御は、ラ イン１９６により記号化されている。

１つの切り換え層（カラム）の出力は、処理（重み付け、加算または閾値化）を され、得られた結果は先行／後続・切り換え（帰還）の制御に使用される。

第１０図は、第２図の符号１３８で示すラインに対応する２つの入力ライン１９ ８，２００を示す。４つのＦＥＴスイッチ１４６ａ、１４８ａ、１５０ａ、１５ ２ａは、第７図のＦＥＴスイッチと同じ機能を実行する。ロジック制御をブロッ ク２０２で示し、帰還信号制御を符号２０４で示す。図の右方のＦＥＴバンク２ ０６．２０８は、論理回路出力網を表す。この論理回路出力網により、ライン２ １０，２１２の各信号をモジュール５２の神経回路網の１２の処理ノードに同時 に伝送することができる。

上記の説明から、この出願に記載された装置は、明細書の前置きの部分に要約し た重要な機能的利点を提供することが明らかであろう。

以下の請求の範囲は、説明した特定の実施例を含むだけではなく、大きな広がり と、従来技術から許される広がりとを有する６１ｖ 第３図Ａ 第４図 第７図 弱ま弱這余盈２弱 国際調査報告　ロ・ｒ−ｒ・＝−、、ｒ−％、　に了／Ｕ司ｌ＠増

Claims (19)

【特許請求の範囲】
1. １．それぞれが複数の電気的リードの２次元的アレイを提供する多数のアクセス 面を有する集積回路チップ積層のモジュールと、 信号受信器のアレイに個々に接続されたそのリードを有する前記モジュールの入 力アクセス面と、 前記信号受信器のための集積回路チップに並列信号処理チャンネルを提供する前 記モジュールの回路と、神経回路網処理システムのノードアレイに個々に接続さ れたそのリードを有する前記モジュールの少なくとも１つの出力アクセス面とを 含む、 神経回路網信号処理システムに使用する電子装置。
2. ２．前記出力アクセス面は前記入力アクセス面と平行である、請求の範囲１に記 載の電子装置。
3. ３．前記出力アクセス面は前記入力アクセス面と直角である、請求の範囲１に記 載の電子装置。
4. ４．さらに、前記出力アクセス面と相互作用をする層であって各ノードが隣接す る複数のノードに接続されたノード抵抗回路網アレイと、前記ノード抵抗回路網 アレイの各ノード同士接続部の抵抗回路とを含む、請求の範囲１に記載の電子装 置。
5. ５．さらに、前記ノード抵抗回路網アレイの各ノード同士接続部の抵抗を個々に 変化させる手段を含む、請求の範囲４に記載の電子装置。
6. ６．前記ノード抵抗回路網アレイの各ノードは前記出力アクセス面の分離したリ ードに接続されており、前記出力アクセス面の各リードは前記入力アクセス面の 分離したリードに回路を介して接続されている、請求の範囲４に記載の電子装置 。
7. ７．さらに、前記ノード抵抗回路網アレイの分離したノードの信号変化に応答す るチャンネルの信号を変化させる各並列信号処理チャンネルと共同する手段を含 む、請求の範囲６に記載の電子装置。
8. ８．前記出力アクセス面は前記入力アクセス面と平行である、請求の範囲４に記 載の電子装置。
9. ９．さらに、複数の電気的リードの２次元的アレイを提供する少なくとも１つの アクセス面を有する複数の集積回路チップ積層の第２のモジュールと、前記第２ のモジュールのアクセス面のリードを前記第１のモジュールの出力アクセス面の リードに相互接続させる手段とを含む、請求の範囲１に記載の電子装置。
10. １０．前記第２のモジュールのアクセス面は、前記第１のモジュールの出力アク セス面と相互作用をする、請求の範囲９に記載の電子装置。
11. １１．前記第２のモジュールの集積回路チップは、前記第１のモジュールの集積 回路チップの面と直角な面にある、請求の範囲１０に記載の電子装置。
12. １２．前記第１のモジュールの出力アクセス面に導く前記第１のモジュールの所 与のチップの各リードは、前記第２のモジュールの異なる集積回路チップに接続 されている、請求の範囲１１に記載の電子装置。
13. １３．さらに、前記第１のモジュールの出力アクセス面のリードを前記第２のモ ジュールのアクセス面のリードに選択的に相互接続させる切り換え回路網を含む 、請求の範囲１２に記載の電子装置。
14. １４．前記第２のモジュールのアクセス面は、前記第１のモジュールの入力アク セス面と平行である、請求の範囲１０に記載の電子装置。
15. １５．さらに、複数の電気的リードの２次元アレイを備える少なくとも１つのア クセス面を有する複数の集積回路チップ積層の第２のモジェールと、前記第２の モジュールの前記アクセス面のリードを前記した第１のモジュールの前記出力ア クセス面のリードに相互接続させる手段とを含む、請求の範囲８に記載の電子装 置。
16. １６．前記第２のモジュールのアクセス面は、前記第１のモジュールの出力アク セス面と相互作用する、請求の範囲１５に記載の電子装置。
17. １７．前記第２のモジュールの集積回路チップは、前記第１のモジュールの集積 回路チップの面と直角な面にある、請求の範囲１６に記載の電子装置。
18. １８．さらに、前記第２のモジュールに埋め込まれた神経回路網を含む、請求の 範囲１０に記載の電子装置。
19. １９．前記神経回路網は、それそれが複数の入力信号を受けかっ他の処理ノード または意思決定回路に出力する多数の処理ノードを備える、請求の範囲１８に記 載の電子装置。