JPH06502744A - Multi-chip integrated circuit packages and modules - Google Patents

Multi-chip integrated circuit packages and modules

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JPH06502744A
JPH06502744A JP4510234A JP51023492A JPH06502744A JP H06502744 A JPH06502744 A JP H06502744A JP 4510234 A JP4510234 A JP 4510234A JP 51023492 A JP51023492 A JP 51023492A JP H06502744 A JPH06502744 A JP H06502744A
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JP
Japan
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integrated circuit
chip
substrate
top surface
wiring
Prior art date
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Pending
Application number
JP4510234A
Other languages
Japanese (ja)
Inventor
エイシェルバーガー、チャールズ、ダブリュー．
Original Assignee
インテグレイテッド　システム　アセンブリース　コーポレーション
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Filing date
Publication date
Application filed by インテグレイテッド　システム　アセンブリース　コーポレーション filed Critical インテグレイテッド　システム　アセンブリース　コーポレーション
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 マルチチップ集積回路モジュールとその製造方法発明の背景 技術分野 本発明は一般にマルチチップ集積回路モジュールの改良を目的としたものである 。さらに具体的には本発明は、集積化電子回路チップのパッケージングの方法に 関し、特に基板上に大規模集積回路（ＶＬＳＩ）を搭載し、基板上のチ、ツブが ポリマー封入剤で覆われ、チップ内およびチップ間相互配線の手段を備えている 大規模集積回路に関するものである。さらに具体的には、本発明は修理可能なマ ルチチップモジュール構造とその修理方法、一方の面で最適な熱放散が施され、 他の面では大きな入出力容量を有するようになされた大Ｉ１０容量マルチチップ モジュール構造、いろいろな厚さと機能の構成部品を組合せることが可能なマル チチップモジュール構造、および大きな入出力数を有する集積化気密構造のマル チチップモジュール構造とに関するものである。[Detailed description of the invention] Multi-chip integrated circuit module and its manufacturing method Background of the invention Technical field The present invention is generally directed to improvements in multichip integrated circuit modules. . More specifically, the invention relates to a method of packaging integrated electronic circuit chips. In particular, when a large-scale integrated circuit (VLSI) is mounted on a board, the chips and tabs on the board are Encased in a polymeric encapsulant and provided with means for intrachip and interchip interconnection It concerns large-scale integrated circuits. More specifically, the present invention provides a repairable Multi-chip module structure and its repair method, with optimal heat dissipation on one side, Large I10 capacity multi-chip designed to have large input/output capacity in other aspects Modular construction, multi-layer design that allows you to combine components of various thicknesses and functions Multi-chip module structure and integrated hermetic structure multi-chip module with large number of inputs and outputs. The present invention relates to a chip module structure.

支象夜量 マルチチップモジュールは２つの基本的な構造に分類することができる。最も普 通な構造は、小型回路基板を具備し、その上に集積回路をマウントしてさらに電 気的な接続を施したものである。もう一つのマルチチ・ツブ構造は、チップを基 板上にマウントし、続けて実質的にチップの上部に配線回路基板を設けることに よってチップへの配線を施すようにしたものである。これらの２つの方法に対し 、第１のものをここでは”チップオンボード”と呼び、また第２のものを”チッ プ上回路基板”と呼ぶことにする。Supported night amount Multichip modules can be classified into two basic structures. most common A typical structure includes a small circuit board on which an integrated circuit can be mounted for further power supply. This is a mechanical connection. Another type of multichip structure is based on chips. Mounted on a board, followed by a printed circuit board essentially on top of the chip. Therefore, wiring to the chip is provided. For these two methods , the first one is referred to here as "chip-on-board", and the second one is referred to as "chip-on-board". This will be referred to as the "top circuit board".

”チップオンボード”法では、回路基板は通常、アルミナまたはシリコン基板を 用い、その上にアルミニュウムの配線を施すことによって製造される。最も広く 用いられている誘電体はポリイミドである。シリコン酸化物をシリコン基板上の 誘電体として用いることも可能であり、この場合にはある種の熱的な利点が得ら れる。チップのパッドと小型回路基板とを接続する方法としては、３つの主要な ものが存在する。In the "chip-on-board" method, the circuit board is typically an alumina or silicon substrate. It is manufactured by using aluminum wiring and applying aluminum wiring on top of it. widest The dielectric used is polyimide. silicon oxide on silicon substrate It can also be used as a dielectric, in which case certain thermal advantages may be obtained. It will be done. There are three main ways to connect the pads of a chip to a small circuit board. Something exists.

すなわち、ワイヤポンディング、テープ自動ポンディング（ＴＡＢポンディング ）、フリップチップボンディング（半田バンプボッディング）の３つである。こ れらは、それぞれに長所欠点があるが、それについては後に説明する。Namely, wire bonding, tape automatic bonding (TAB bonding) ), flip chip bonding (solder bump bonding). child Each of these has advantages and disadvantages, which will be explained later.

”チップ上回路基板”技術に関しては、２つの技術が知られている。すなわち、 半導体熱可塑性誘電体（ＳＴＤ）処理と高密度配線（ＨＤＩ）被覆処理とである 。ＳＴＤ処理では、チップを基板上にマウントしてから、熱可塑性誘電体をチッ プ上に高温高圧下で押しつけて、チップ間に熱可塑性誘電体を満たし、またチッ プ上面に誘電体が残るようにする。この方法の配線は以下のようにして形成され る。すなわち、まずチップのパッドに到達する貫通孔を誘電体に形成し、次に全 表面にメタライス金属膜を形成し、最後にこの金属に配線パターンを形成する。Regarding "circuit board on a chip" technology, two technologies are known. That is, These are semiconductor thermoplastic dielectric (STD) treatment and high density interconnect (HDI) coating treatment. . In STD processing, the chip is mounted on a substrate and then a thermoplastic dielectric is attached to the chip. The thermoplastic dielectric material is filled between the chips, and the chips are Make sure that the dielectric remains on the top surface of the plate. The wiring for this method is formed as follows. Ru. That is, first a through hole is formed in the dielectric that reaches the pad of the chip, then the entire A metal rice film is formed on the surface, and finally a wiring pattern is formed on this metal.

ＨＤＩ被覆方法は、チップを基板上に配設してからポリマー被覆膜をチップの上 面に形成する点がＳＴＤとは異なっている。なお、チップの間の空隙はこの被覆 膜によって埋められる。この場合でも、配線はポリマー誘電体に貫通孔を形成し 、ポリマー被覆膜全面をメタライズ金属膜で覆い、最後に金属膜に配線パターン を形成することによって施される。ＨＤＩ被覆方法についての議論はアイケルバ ーガ他の「マルチチップ集積回路パッケージ構造と方法」と題された米国特許第 ４，７８３，６９５、および「マルチチップ集積回路パッケージング方法」と題 された米国特許第４゜９１８．８１１でなされている。なお、本発明は”チップ 上回路基板”の分類に属するものであり、ＳＴＤ法に最も近いものである。The HDI coating method involves placing the chip on a substrate and then applying a polymer coating film over the chip. It differs from STD in that it is formed on the surface. Note that the gaps between the chips are covered with this coating. Filled with membrane. In this case, the traces still form holes through the polymer dielectric. , the entire surface of the polymer coating is covered with a metallized metal film, and finally a wiring pattern is applied to the metal film. It is applied by forming. A discussion of HDI coating methods can be found at Eicherba. U.S. Patent No. 1, entitled "Multi-chip integrated circuit packaging structure and method" No. 4,783,695 and entitled ``Multi-chip integrated circuit packaging method.'' No. 4,918,811. Note that the present invention is a “chip” It belongs to the category of ``upper circuit board'' and is the closest to the STD method.

発ＩＩＬ約 本発明の１つの好適な実施例におけるマルチチップ集積回路パッケージは、基板 と、基板上に配設された複数の集積回路チップとを備えている。また、チップは 他の集積回路部品と接続するためのあるいは同一チップの他のパッドと接続する ための配線用パッドを有している。また、ポリマー封入剤で基板上の集積回路チ ップを完全に取り囲む。このポリマー封入剤は集積回路チップの上面に配設され た上部表面を有し、貫通孔が開けられており、貫通孔によってチップ上の少なく ともいくつかのパッドが露出されている。また、ポリマー封入剤上には導電体パ ターンが設けられており、選択された貫通孔間を導電体でつなぐことによって選 択されたパッド間の電気的な接続がなされている。本発明の重要な特徴は基板が 平坦な上部表面を有していることであり、すなわち集積回路チップのためのミリ ングを何ら必要としない。本発明のこの基本的な実施例に、さらに多（の増強を っけ加えることができるが、それらについて次に説明する。From IIL approx. A multi-chip integrated circuit package in one preferred embodiment of the invention comprises a substrate and a plurality of integrated circuit chips disposed on a substrate. Also, the chip For connecting to other integrated circuit components or to other pads on the same chip It has wiring pads for Additionally, polymer encapsulants can be used to mount integrated circuit chips on substrates. completely surrounds the top. This polymeric encapsulant is placed on top of the integrated circuit chip. The top surface of the chip has a through-hole, and the through-hole allows Also some pads are exposed. Also, conductive pads are placed on the polymer mountant. A turn is provided, and selection can be made by connecting selected through holes with a conductor. Electrical connections are made between the selected pads. An important feature of the invention is that the substrate It has a flat top surface, i.e. millimeter for integrated circuit chips. does not require any processing. There are many further enhancements to this basic embodiment of the invention. Many more can be added, but we will explain them next.

例えば、集積回路パッケージはポリマー封入剤の上にさらに誘電体層を有するよ うにし、その上に配線導体を設けるようにもできる。また、この誘電体層はポリ マー封入剤上の少なくともいくつかの配線導体と位置合わせされた複数の貫通孔 を有する。第２の複数の配線導体が誘電体層上に配備され、誘電体に形成された 少なくともいくつかの貫通孔と貫通孔との間を伸張して、ポリマー封止材上に配 設された配線導体パターンと電気的な接続を形成するようになされている。もし 、必要であれば、モジュールは誘電体層に溶剤感受性材料を選択することによっ て修理可能なようにすることもできる。For example, integrated circuit packages may have an additional dielectric layer on top of the polymer encapsulant. It is also possible to provide a wiring conductor thereon. Also, this dielectric layer Multiple through holes aligned with at least some wiring conductors on the mer encapsulant has. A second plurality of wiring conductors is disposed on the dielectric layer and formed in the dielectric. disposed on the polymeric encapsulant, extending between at least some of the through-holes; An electrical connection is formed with the provided wiring conductor pattern. if , if necessary, the module can be constructed by selecting solvent-sensitive materials for the dielectric layer. It can also be made repairable.

パッケージに対するさらに他の増強付加として、１つ以上のあらかじめ処理され たチップを基板の平坦な上部表面上に配置することが含まれる。あらかじめ処理 されたチップとしては、例えば、フレックス・タブ、チップの上部表面上にワイ ヤボンディングのための一連の導体ランドを有するチップ、層状の電源およびグ ラウンド用バス構造、および／または終端抵抗などがある。また、本発明は、パ ッケージの上部表面上に電気的な接続用パッドがアレイ状に配設されて外部回路 とパッケージとの間の電気的なインターフェースに供され、また基板の下部表面 には集積回路チップが発生する熱を放散するための熱的なインターフェース（例 えばヒートシンクへの）が備えられている特に新奇な構造を含むものである。そ れぞれのインターフェースは、実際には直線的経路によってモジュール内に包含 されている集積回路チップに結合されている。As a further enhancement to the package, one or more pre-processed and placing the chip on the flat upper surface of the substrate. pre-processed For example, a flex tab, a wire on the top surface of the chip, etc. Chips with a series of conductor lands for bonding, layered power and ground There is a round bus structure and/or a terminating resistor. Further, the present invention An array of electrical connection pads are provided on the top surface of the package to connect external circuitry. and the bottom surface of the board. Thermal interfaces (e.g. eg to a heat sink). So Each interface is actually contained within a module by a linear path. integrated circuit chip.

また、本発明による集積回路パッケージング方法は以下のようなものである。す なわち、まず複数の回路チップを基板の平坦な上部表面上に配置する。なお、各 チップは少なくとも１つの結線用パッドを有している。次に、低粘度のポリマー 材料でチップ周囲と基板の上部表面とを包囲し、チップとチップとの間のすべて の空隙がポリマー材料で満たされるようにする。そして、このポリマー材料を硬 化させて、高粘度ポリマー封止を形成する。さらに、複数の貫通孔を結線用パッ ド上に位置するようにポリマー封止材に形成する。次いで、導電体パターンを封 止材上に形成して、導電体を貫通孔と貫通孔との間を伸張させ、集積回路の選択 された結線用パッドに対して電気的な接続を行う。基本的な方法に対する、さら に増強付加として、貫通孔を形成する前にポリマー封止材をランプして上部表面 を実際上平坦とし、実質上平坦な基板上部表面と平行となるようにすることもで きるし、また／あるいは、封止工程の前に集積回路チップをラップしてその厚さ を低減させるようにすることもできる。モジュールを修理するための具体的な技 術、および集積回路チップを基板上に配置する具体的な技術（いずれも本発明に 属するものである）について、またその他の方法の特徴について以後に説明し、 また請求範囲中にも記載する。Further, the integrated circuit packaging method according to the present invention is as follows. vinegar That is, a plurality of circuit chips are first placed on a flat upper surface of a substrate. In addition, each The chip has at least one connection pad. Next, low viscosity polymer The material surrounds the perimeter of the chip and the top surface of the board, and everything between the chips. the voids are filled with polymeric material. This polymer material is then hardened. to form a high viscosity polymer seal. Furthermore, multiple through-holes are provided with connection pads. The polymer encapsulant is formed so as to be located over the board. Next, the conductor pattern is sealed. The conductor is formed on the stopper material and extends between the through holes to select the integrated circuit. Make electrical connections to the connected wiring pads. Additional information on basic methods As an addition to the top surface, ramp a polymer encapsulant before forming the through-holes. may be virtually flat and parallel to the substantially flat top surface of the substrate. and/or wrap the integrated circuit chip to reduce its thickness prior to the encapsulation process. It is also possible to reduce the Specific techniques for repairing modules technology, and specific technology for placing integrated circuit chips on a substrate (both of which are covered by the present invention). ), and the characteristics of other methods will be explained below, It is also stated in the claims.

従−〕で、本発明の目的は、非常に信頼性が高くかつ配線本数が最小ですむよう な集積回路間の直接的な結線を提供することである。Therefore, it is an object of the present invention to provide a highly reliable and minimal number of wiring lines. The goal is to provide direct connections between integrated circuits.

本発明の他の目的は、後に除去して再度形成し直すことが可能な打止層をモジュ ールに備えることによって、テストによって故障していないことが判明している 他のチップ部品を劣化させることなしにアセンブリを修理することを可能とする ことである。Another object of the invention is to provide the module with a stop layer that can be later removed and re-formed. By preparing for failures, you can ensure that tests have shown that there are no failures. Enables assembly to be repaired without degrading other chip components That's true.

本発明のさらに池の目的は、回路チップと他の電子部品とを直接的に結線する方 法を提供することである。A further object of the present invention is to provide a method for directly connecting a circuit chip and other electronic components. It is to provide law.

本発明のさらに他の目的は、結線のキャパシタンスを最小とし、また結線長を最 小とすることによって、また誘電体にポリ゛７−を用いることによって、非常に 高速な動作を可能とした結線方法を提供することである。Still another object of the invention is to minimize the capacitance of the connections and to maximize the length of the connections. By making it small and using polyurethane as the dielectric material, it is possible to An object of the present invention is to provide a wiring method that enables high-speed operation.

本発明のさらに他の目的は、集積回路チップを熱放散と電気的な接続のための基 板に簡単に取り付けることが可能な、またいろいろな厚さのチップを取り付ける ことが可能な結線ノｊ法を提供することである。Still another object of the invention is to provide integrated circuit chips with a base for heat dissipation and electrical connections. Easy to attach to the board and attaches chips of various thicknesses It is an object of the present invention to provide a wiring connection method that allows the following.

本発明のさらに他の目的は、システム全体の大きさを低減１〜．電インステム全 体の面積が搭載されている個々の電子回路部品の面積よりも大きくならないよう になした結線を提供することである。Yet another object of the present invention is to reduce the overall system size by 1. All electric instem Make sure that the area of the body is not larger than the area of the individual electronic circuit components installed. The purpose is to provide a new connection.

本発明の他の目的は、熱膨張とシステムの構成部品間の熱的不整合を緩和するこ とが可能なフレキシブルな結線機構を用いた結線方式を提供することである。Another object of the invention is to mitigate thermal expansion and thermal mismatch between the components of the system. It is an object of the present invention to provide a wiring system using a flexible wiring mechanism that enables the following.

本発明のさらに他の目的は、非常に平坦な構造を有しモジュールを積み重ねるこ とが可能となされた、高精度で、次のレベルのモジュールへの電気的な干渉が低 減された、またヒートシンクへの熱的な干渉が低減されたマルチチップモジュー ルを提供することである。Yet another object of the invention is to have a very flat structure and to allow stacking of modules. High precision and low electrical interference for next-level modules Multi-chip module with reduced thermal interference to the heat sink The aim is to provide the following information.

本発明のさらに他の目的は、一方の面に高容量の入出力インターフェース能力を 具備し、他の面には有効な熱放散の能力を具備したマルチチップモジュールを提 供することである。Yet another object of the invention is to provide high capacity input/output interface capability on one side. It offers a multi-chip module with a high heat dissipation capacity and effective heat dissipation ability on other sides. It is to provide.

これに関連する目的は、一方の面からは熱が放散され、他の面には電気的な接続 が施されている、高容量の入出量結線インターフェース能力を有する気密モジュ ールを提供することである。The purpose in this regard is to dissipate heat from one side and provide electrical connections to the other side. Airtight module with high capacity input/output connection interface capability. The goal is to provide the following tools.

また、本発明の最後の目的は、これに限定されることなないが、電子構成部品に 対してわずかな応力しかもたらさないかあるいは全く応力を生じさせずほとんど 損傷を与える可能性なしに通常の処理工程を行うことが可能であり、また、アー トワークを変更することなしにチップへの直接的な結線パターシを形成して十分 な高精度でチップを配置することが可能であり、また、熱可塑性および熱硬化性 樹脂を含むいろいろな材料を用いることが可能であり、また、最終的なモジュー ルの高度な平坦性を維持したまま基板フレームやウェルを必要とせずに完全に平 坦な基板を用いることが可能であり、かつ大量生産が可能な結線方法を提供する ことである。A final object of the present invention is also, but not limited to, electronic components. , which produces little or no stress Normal processing steps can be carried out without the possibility of damage, and It is sufficient to form a direct connection pattern to the chip without changing the network. It is possible to place the chip with high precision, and it is also possible to place the chip with high precision. A variety of materials can be used, including resins, and the final module Completely flat, without the need for a substrate frame or well, while maintaining a high level of flatness of the module. To provide a wiring method that allows use of a flat board and mass production. That's true.

１１丸ｆＬＬ誓脱朋 本発明に関する内容について具体的に指摘した。また、明細書の最後の部分にお いて明確に請求範囲の記述を行っている。しかしながら、本発明の具体的な構造 および方法のいずれに−）いても、添付の図面を参照しながら以下の詳細な説明 を読むことによって最もよく理解できるであろう。添付図面は以下のようなもの である。11maru fLL vows Contents related to the present invention were specifically pointed out. Also, at the end of the statement The scope of claims is clearly stated. However, the specific structure of the present invention and methods (-), the detailed description below with reference to the accompanying drawings It can be best understood by reading. The attached drawings are as follows It is.

図１は、本発明による高度マルチチップ集積回路モジュール（ＡＭＣＭ）を示し た側断面図である。FIG. 1 shows an advanced multi-chip integrated circuit module (AMCM) according to the present invention. FIG.

図２ａは、本発明の、チップを対称的に取り付けたフィクスチャー・プレートを 示す平面図である。Figure 2a shows a fixture plate of the present invention with symmetrically mounted chips. FIG.

図２ｈは、図２ａの保護封止材で表面が覆われたアセンブリの直線２ｂ−２ｂに おける側断面図である。Figure 2h shows the line 2b-2b of the assembly surface covered with the protective encapsulant of Figure 2a. FIG.

図３ａ、は本発明によるチップ回収処理の１実施例を示した断面立面図である。FIG. 3a is a cross-sectional elevational view showing one embodiment of a chip recovery process according to the present invention.

１Ｊ３ｂ、は本発明によるチップ回収処理の第２の実施例を示した側断面図であ る。1J3b is a side sectional view showing a second embodiment of the chip collection process according to the present invention. Ru.

［ｍ４ａは、本発明によるダイ・アタッチ装置の１実施例の簡略平面図である。[m4a is a simplified top view of one embodiment of a die attach apparatus according to the present invention.

［ｌＮ４ｂは、図４ａのダイ・アタッチ装置の直線４　ｂ−４ｂにおける断面立 面図である。　図５ａは、本発明の１実施例の封止工程に用いるための収納フレ ーム内に配置されたチップ／基板構造を示した平面図である。[lN4b is the cross-sectional elevation of the die attach device in Figure 4a along line 4b-4b. It is a front view. Figure 5a shows a storage frame for use in the sealing process of one embodiment of the present invention. FIG. 2 is a plan view showing a chip/substrate structure placed within a system.

ＣＮ５ｂは、図５ａに示した構造の直線５ｂ−５ｂにおける断面立面図である。CN5b is a cross-sectional elevational view of the structure shown in FIG. 5a taken along line 5b-5b.

図６ａは、本発明による空隙制御モールド装置の実施例を示した断面立面図であ る。FIG. 6a is a cross-sectional elevational view of an embodiment of a controlled air gap molding apparatus according to the present invention. Ru.

図６ｂは、図６ａに示した空隙モールド装置の底面図である。FIG. 6b is a bottom view of the void mold apparatus shown in FIG. 6a.

図７ａは、本発明による空隙制御モールド装置の第２の実施例の平面図である。FIG. 7a is a plan view of a second embodiment of a controlled-gap molding apparatus according to the invention.

図７ｂは、図７ａの空隙モールド装置の直線７ｂ−７ｂにおける断面立面図であ る。FIG. 7b is a cross-sectional elevational view of the air gap mold apparatus of FIG. 7a taken along line 7b-7b. Ru.

図８ａは、マルチチップ集積回路モジュールの１実施例についての断面立面図で あり、本発明の１実施例によるラッピング処理を行う前の段階を示したものであ る。FIG. 8a is a cross-sectional elevation view of one embodiment of a multi-chip integrated circuit module. This figure shows the stage before the wrapping process according to one embodiment of the present invention. Ru.

図８ｂは、図８８に示したモジュールの断面立面図であり、ラッピングを行った 後の様子を示したものである。FIG. 8b is a cross-sectional elevation view of the module shown in FIG. This shows what happened after.

図９は、あらかじめ処理されたフレキシブル・タブを含有するマルチチップ集積 回路モジュールの断面立面図である。Figure 9 shows a multi-chip integration containing pre-processed flexible tabs. FIG. 3 is a cross-sectional elevational view of the circuit module.

図１０ａは、図９のモジュールの中間製造工程における状態を示した断面立面図 である。FIG. 10a is a cross-sectional elevation view showing the module of FIG. 9 in an intermediate manufacturing process. It is.

図１０ｂは、図１０ａのモジュールの選択エキシマ剥離後の状態を示した断面立 面図である。FIG. 10b is a cross-sectional view showing the state of the module of FIG. 10a after selective excimer peeling. It is a front view.

図１１ａは、本発明の１実施例による、集積回路チップおよびワイヤボンド用ラ ンドを有するあらかじめ処理されたチップを具備した基板の平面図である。FIG. 11a shows an integrated circuit chip and wirebond lamp according to one embodiment of the present invention. FIG. 2 is a plan view of a substrate with a pre-processed chip having leads;

図１１ｂは、図１１ａに示した構造の直線１１ｂ−１１ｂにおける断面立面図で あり、封止およびメタライズ工程後の状態を示したものである。FIG. 11b is a cross-sectional elevation view of the structure shown in FIG. 11a taken along line 11b-11b. This shows the state after the sealing and metallization steps.

図１２は本発明の ｌ実施例の、２層構造の電源およびグラウンド用の処理があらかじめなされたチ ップを有するＡＭＣＭ構造を示した断面立面図である。Figure 12 shows the present invention. l Example of a two-layer power supply and ground pre-treated chip FIG. 3 is a cross-sectional elevational view of an AMCM structure with a top.

図１３は、本発明の１実施例の透視図であり、外部回路（図示せず）との電気的 なインターフェースのための面バンドアレイを備えたＡＭＣＭを示したものであ る。FIG. 13 is a perspective view of one embodiment of the invention, showing electrical connections with external circuitry (not shown). shows an AMCM with a planar band array for a simple interface. Ru.

図１４は図１３に示した構造の上部を下に向け、通常のプリント回路基板にボタ ン型コンタクトを用いて形成された電気的なインターフェースと、ヒートシンク への熱的なインターフェースとに配置した状態を示す断面立面図である。Figure 14 shows the structure shown in Figure 13 with the top side down and a button attached to a conventional printed circuit board. Electrical interface formed using contact type contacts and heat sink FIG. 4 is a cross-sectional elevational view showing the arrangement of the thermal interface to the device;

図１５は、本発明による速度を最適化したＡＭＣＭ回路の１実施例を示す断面立 面図である。FIG. 15 is a cross-sectional view showing one embodiment of a speed-optimized AMCM circuit according to the present invention. It is a front view.

図１６は、ある厚さの構成部品と回路とがウェルの中に具備されているＡＭＣＭ 構造についての本発明の１実施例を示した断面立面図である。FIG. 16 shows an AMCM in which components and circuitry of a certain thickness are included in the well. 1 is a cross-sectional elevational view showing one embodiment of the present invention in terms of structure; FIG.

図１７ａは、複数の抵抗アレイをチップ上に具備するあらかじめ処理されたチッ プの１実施例を示した平面図である。Figure 17a shows a pre-processed chip with multiple resistor arrays on the chip. FIG.

図１７ｂは、図１７ａの抵抗アレイの１実施例についての平面図である。FIG. 17b is a top view of one embodiment of the resistor array of FIG. 17a.

図１７ｃは、図１７ｂに示した抵抗アレイの端面図である。Figure 17c is an end view of the resistor array shown in Figure 17b.

図１８ａは、本発明の抵抗アレイアセンブリの他の実施例についての平面図であ る。FIG. 18a is a top view of another embodiment of the resistor array assembly of the present invention. Ru.

図１８ｂは、図１８ａの抵抗アレイを含む回路アセンブリの断面立面図である。FIG. 18b is a cross-sectional elevational view of a circuit assembly including the resistor array of FIG. 18a.

図１９は本発明の回路修理を行えるようにするための溶剤感受性層を備えたＡ　 Ｍ　ＣＭの断面立面図である。FIG. 19 shows A with a solvent-sensitive layer to enable circuit repair of the present invention. M is a cross-sectional elevational view of CM.

図２０ａ−ｄは、本発明によるモジュールの修理工程のいろいろな段階を示した ＡＭＣＭの断面側面図である。Figures 20a-d illustrate various stages of the repair process of a module according to the invention. FIG. 3 is a cross-sectional side view of the AMCM.

図２１ａは、本発明のチップ除去装置の断面側面図であり、第１の処理位置につ いて示したものである。FIG. 21a is a cross-sectional side view of the chip removal apparatus of the present invention in a first processing position. This is what was shown.

図２１ｂは、図２１ａのチップ除去装置の断面側面図であり、第２の処理位置に ついて示したものである。Figure 21b is a cross-sectional side view of the chip removal apparatus of Figure 21a in a second processing position; This is what is shown here.

図２２は本発明の１実施例の気密封止を行ったＡＭＣＭについての断面立面図で ある。FIG. 22 is a cross-sectional elevational view of an AMCM that is hermetically sealed according to an embodiment of the present invention. be.

図２３ａは本発明の他の実施例の気密封止を行ったＡＭＣＭについての断面立面 図である。FIG. 23a is a cross-sectional elevation view of a hermetically sealed AMCM according to another embodiment of the present invention. It is a diagram.

図２３ｂは図２３ａに示したものと類似の構造を有する気密封止ＡＭＣＭの変形 についての断面立面図である。Figure 23b shows a variation of a hermetically sealed AMCM with a structure similar to that shown in Figure 23a. FIG.

日の゛　ｔ″Ｉ［Ｉ 以下の３つに分けて本発明の詳細な説明する。すなわち、第１に、本発明の高度 マルチチップモジュール（ＡＭＣＭ）の基本的な構造について説明する。第２に 、上記の基本構造を達成するための方法と製造工程について示すとともに、本発 明によりいかにして上記の問題を解決して、先に述べた本発明の目的を達成する かについて説明する。第３に、基本的なマルチチップモジュールの構造の変形例 についての説明と、これらの変形例をいかにして製造するかの方法とについての 説明を行う。これらの変形によってマルチチップモジュール構造のさらに他の目 的を達成し、またさらに他の問題を解決することができるものである。゛　t″I[I The present invention will be explained in detail in the following three parts. That is, firstly, the sophistication of the present invention The basic structure of a multi-chip module (AMCM) will be explained. secondly , we present the method and manufacturing process for achieving the above basic structure, and also present the present invention. How to solve the above problems and achieve the above-mentioned purpose of the present invention I will explain about this. Third, variations of the basic multi-chip module structure and how these variants can be manufactured. Give an explanation. These variations open up further possibilities for multi-chip module construction. It can achieve its goals and also solve other problems.

↓−１−マルチチ・ブモジュールＣＡ　Ｍ　ＣＭ　＞　”図１の断面図において 、１０は本発明の基本構造の全体を示したものである。構造１０は、基盤プレー ト、すなわち基板１２を有している。基板１２は、ガラス、金属、セラミック、 プラスチック、シリコン、アルミナ、窒化アルミニュウム、銅被覆モリブデン、 コバール（ウェスチングハウス社製品）、その他のいろいろな、大きな材料から 形成することができる。新奇な特徴として、基盤プレートは、集積回路を配置す るための溝やウェルを形成するための機械加工を必要としない。これは、本発明 が既知の方法と比べて明白に異なるところである。唯一必要なことは、基板の上 面１３が必要とされる程度の十分な平坦さを有していることである。集積回路チ ップ１４は基盤プレートに薄いダイ・アタッチ材料１６を用いて取り付けられ、 工程中において正確な位置に保持される。また、ダイ・アタッチ材料１６は低熱 抵抗を有し、チ、ブからの熱を基板１２を介して放散させる。チップ１４の正確 な位置合わせはチップ自身がチップ上に有しているパターンによって行われ、チ ップの切り出し断面の精度には関係しない。さらに、すべてのチップは正確に同 じ厚さまで薄くされており、チップ上面が基板１２の上部表面１３と平行な平面 上にあるようになされている。具体的には、チップは３ミルから１０ミルの間の ある厚さまで薄くされるが、この好適な実施例においては、６ミルまで薄くされ る。チップを３ミルよりも薄くすると、もろくなり過ぎ、取り扱いが困難となる 。一方、チップの厚さが１０ミルよりも厚いままだと、以後の工程で形成される ポリマー封止材に残留する応力の値が望ましい値よりも大きくなってしまう。↓ -1 -Multi -bu module CA M CM> In the sectional view of Fig. 1 , 10 shows the entire basic structure of the present invention. Structure 10 is the base play In other words, it has a substrate 12. The substrate 12 is made of glass, metal, ceramic, Plastic, silicon, alumina, aluminum nitride, copper-coated molybdenum, From Kovar (a Westinghouse product) and various other large materials. can be formed. As a novel feature, the base plate is used to place integrated circuits. There is no need for machining to form grooves or wells. This invention is clearly different from known methods. The only thing you need is on the board The surface 13 has sufficient flatness as required. integrated circuit chip The top 14 is attached to the base plate using a thin die attach material 16; It is held in the correct position during the process. Additionally, the die attach material 16 is low heat. It has a resistance and dissipates heat from the chips through the substrate 12. Accuracy of chip 14 The proper alignment is done by the pattern that the chip itself has on the chip. It is not related to the accuracy of the cut cross section of the chip. Additionally, all chips are exactly the same. The top surface of the chip is a plane parallel to the top surface 13 of the substrate 12. It is done as shown above. Specifically, the chips are between 3 mils and 10 mils. Thinned to a certain thickness, in this preferred embodiment to 6 mils. Ru. If the chip is made thinner than 3 mils, it becomes too brittle and difficult to handle. . On the other hand, if the chip remains thicker than 10 mils, it will form in subsequent steps. The residual stress value in the polymer encapsulant becomes larger than desired.

チップは、低粘度あるいは液状のポリマー封止材１８中に封止され、後に適切な 硬化がなされる。これは本発明の他の新奇な特徴となっており、熱可塑性樹脂を チップ上面に押しつけて高温高圧下でチップとチップとの間の空隙を満たし、チ ップ上の最終的なある高さまで樹脂を被覆させる上述のＳＴＤ工程とは著しく異 なっている。いろいろなポリマー材料を用いることが可能であるが、ニューハン プシャーのゼオン・テクノロジー・オブ・ナシュアから入手可能なＵＶ硬化性脂 環式エポキシ樹脂系のＺＴ１１００４を基盤にして調合したものが好適である。The chip is encapsulated in a low viscosity or liquid polymeric encapsulant 18 and later treated with a suitable Curing is done. This is another novel feature of the present invention; Press it against the top surface of the chip and fill the gap between the chips under high temperature and pressure. This is significantly different from the STD process described above, which covers the resin to a certain final height on the top of the cup. It has become. Various polymer materials can be used, but new UV-curable fats available from Pusher's Zeon Technology of Nashua Preferably, it is formulated based on ZT11004, a cyclic epoxy resin.

この材料は、強度の紫外線に照射させるとポリマーを実質上瞬時に硬化させるこ とが可能である。This material cures the polymer virtually instantly when exposed to intense ultraviolet light. is possible.

ポリマーの上面１９は、ＩＣ１４の上部、例えば１から２ミルの高さのところに 位置し、基盤プレートの上部表面１３部分、およびＩＣチップ１４の上部表面部 分のいずれにおいてもすべて平坦となっている。本発明の最も単純な形において は、貫通孔をポリマー封止材１８に直接に形成し、金属２０をさらにデポジット してパターン形成を行い、貫通孔を介してＩＣチップ１４のパッド２２に接触さ せる。この金属パターンによってポリマー表面に配線パターンが形成され、ＩＣ チップ間の配線が達成される。さらに、他の配線層の形成を次のようにして行う 。すなわち、誘電体層２４を形成し、この誘電体層に第１の層に達する貫通孔を 形成し、さらに金属層をメタライズして導体２６のパターンを第２の層の上に形 成し、第１の層の導体との間の配線を行う。回路が必要とする層数をこのように して形成することが可能である。なお、構造１０において、ＩＣチップは基盤プ レートの端ぎりぎりに配置することも可能である。さらにチップはポリマー封止 材１８によって完全に取り囲まれているので、チップは処理工程中の化学薬品と の接触から保護される。The top surface 19 of the polymer is located above the IC 14, e.g. at a height of 1 to 2 mils. 13 of the upper surface of the base plate and the upper surface of the IC chip 14. All areas are flat at all times. In the simplest form of the invention The through hole is formed directly in the polymer encapsulant 18 and the metal 20 is further deposited. A pattern is formed by contacting the pad 22 of the IC chip 14 through the through hole. let This metal pattern forms a wiring pattern on the polymer surface, and the IC Chip-to-chip wiring is achieved. Furthermore, other wiring layers are formed as follows. . That is, a dielectric layer 24 is formed, and a through hole reaching the first layer is formed in this dielectric layer. and further metallize the metal layer to form a pattern of conductors 26 on the second layer. and conduct wiring between the first layer conductor and the first layer conductor. The number of layers required by the circuit can be determined like this It is possible to form the Note that in structure 10, the IC chip is It is also possible to place it at the very edge of the rate. Furthermore, the chip is sealed with a polymer Because the chip is completely surrounded by the material 18, it is protected from chemicals during the processing process. protected from contact with

＋１．−Ｊ！ＪユＩ 次に、本発明の基本構造を実現するための製造方法について、いろいろな単位工 程ごとに説明を行）。これらの工程には、基板処理、チップ薄化、ダイアタッチ 封止、貫通孔形成、メタライスとパターン形成、およびその他の配線層の形成が 禽まれる。+1. -J! Jyu I Next, we will discuss various unit manufacturing methods for realizing the basic structure of the present invention. (explanation for each step). These steps include substrate processing, chip thinning, and die attach. Encapsulation, through-hole formation, metal lining and patterning, and other wiring layer formation be preyed upon.

１１処１ 本発明の重要な点は、基板すなわち基盤プレートには、はんとんど、あるいは全 く処理が必要とされないということである。このことは、本発明が前述の他の技 術とは著しく異なる特長であり、例えば前述のＳＴＤ法では、基板はチップを位 置合わせするための凹みを有している必要がある。また、被覆法では、基板はい ろいろな異なる厚さのチップを収容するためにいろいろな深さに加工されている 必要がある。一方、本発明による方法では、与えられた基板材料に対し唯一必要 な工程は、基板（１２）をダイアタッチ材料（１６）と封止材料（１８）との良 好な密着性を得るための処理だけである（図１を参照）、この工程は、基板の種 類によっているいろと異なってくる。例示として３つの異なった種類の基板、す なわちセラミツ乞　金属、シリコンについて以下に説明する。11 places 1 An important aspect of the invention is that the substrate or base plate includes This means that no further processing is required. This means that the present invention For example, in the aforementioned STD method, the substrate does not position the chip. It must have a recess for alignment. In addition, in the coating method, the substrate Machined to varying depths to accommodate chips of various different thicknesses There is a need. On the other hand, in the method according to the present invention, the only necessary This process involves bonding the substrate (12) with die attach material (16) and sealing material (18). This process is only necessary to obtain good adhesion (see Figure 1). The colors vary depending on the type. As an example, three different types of substrates, all That is, ceramics, metals, and silicon will be explained below.

外１ この好適な実施例においては、セラミック、特にアルミナが基板として用いられ る。そのりゆうは、セラミック基板が容易に入手可能であり、強固であり、また 熱膨張係数がシリコンあるいはＧａＡｓの集積回路と整合するからである。焼成 したままのアルミナ基板をこの工程に用いることもできるが、好適には、基板を 指定の平坦さと厚さとが得られるまでラップして用いる。このような処理を行っ た基板はマサチューセノツ、ハドソンのアキュメット・コーポレーションから入 手可能である。２５ミル士／−０，２ミルで２０マイクロ・インチの仕上げ精度 の仕様のものが使用基板として理想的である。Outside 1 In this preferred embodiment, ceramic, particularly alumina, is used as the substrate. Ru. The reason is that ceramic substrates are readily available, strong, and This is because the coefficient of thermal expansion matches that of silicon or GaAs integrated circuits. firing Although a raw alumina substrate can be used for this step, it is preferable to Use by wrapping until the specified flatness and thickness are achieved. Do this kind of processing The printed circuit board was purchased from Accumet Corporation of Hudson, Massachusetts. hand is possible. Finishing accuracy of 20 micro inches at 25 mil/-0.2 mil A board with the following specifications is ideal for use.

簡単な酸洗浄を行うことによって、ダイアタッチ材料とポリマー封止材との間の 良好な密着性が得られる。この処理は以下にように行う。すなわち、まず濃硫酸 と３０％過酸化水素とを５０１５０の容積比で混合することによって硫酸過酸化 水素溶液の新しい溶液を準備する。基板をこの溶液に１０間浸し、次いでＤＩ水 でリンスしてからスピンリンサでスピンドライする。A simple acid wash removes the bond between the die attach material and the polymer encapsulant. Good adhesion can be obtained. This process is performed as follows. That is, first, concentrate sulfuric acid and 30% hydrogen peroxide in a volume ratio of 50,150. Prepare a new solution of hydrogen solution. The substrate was soaked in this solution for 10 minutes and then soaked in DI water. Rinse with water and then spin dry with a spin rinser.

例Ｊ 金属基板の場合には、当該技術としてよく知られているいろいろな酸洗浄を用い て金属の洗浄を行う。例えば、モリブデンの場合には、ＤＩ水で希釈して作成し た１０％硝酸からなる酸洗浄液を用いて洗浄することがてきる。銅被覆モリブデ ンの場合には、ニュートラ・クリーン溶液にュウートン、ＭＡのジノブレー・ケ ミカル・カンパニーから入手可能）に浸した後にブラッシング洗浄あるいは軽石 洗浄を行うことによって洗浄が可能である。溶液に浸す時間は通常は１分で十分 であり、その後、ＤＩ水でリンスしてからスピンドライを行う。銅被覆基板の場 合には、銅に対して良好に密着し、かつ酸化物がポリマーと良好に接着する金属 を銅に被覆することが必須である。２００から１０００オングストロームの厚さ のクロムあるいはチタンを被覆すると十分に目的を達成することができる。クロ ムの被覆は電気メッキを用いて行うことができ、一方、チタンはスパッタリング で被覆が可能である。Example J In the case of metal substrates, various acid cleaning methods well known in the art can be used. Clean the metal. For example, in the case of molybdenum, it is prepared by diluting it with DI water. It can also be cleaned using an acid cleaning solution consisting of 10% nitric acid. copper clad molybdenum In the case of (available from Michal Company) followed by brushing cleaning or pumice stone. Cleaning is possible by washing. Immersion time in the solution is usually 1 minute is sufficient. After that, it is rinsed with DI water and then spin-dried. For copper coated substrates metals that adhere well to copper and whose oxides adhere well to polymers. It is essential to coat copper with copper. 200 to 1000 angstroms thick Coating with chromium or titanium can sufficiently achieve the purpose. Black Titanium can be coated using electroplating, while titanium can be coated using sputtering. It is possible to cover with

シリコン基板の場合には、通常へキサメチルジシランなどの付着促進剤の塗布を 行う。塗布の方法は、半導体技術においてよく知られている浸漬法によるかある いは気相法を用いて行う。この付着促進剤によってガラス性のシリコン表面のシ リコン酸化物とポリマーダイアタッチ材料あるいは封止材料の有機分子との間を 橋絡させる。典型的な基板の厚さは２５ミルから５０ミルの範囲である。このよ うな厚さとすることによってほとんどの応用に対して良好な熱伝導度と、また適 度の強度が得られる。しかし、高い体積効率の構造を必要とするような応用には 、１−５ミルの薄い金属基板を用いるようにすることもできる。For silicon substrates, an adhesion promoter such as hexamethyldisilane is usually applied. conduct. The coating method is by dipping, which is well known in semiconductor technology. Otherwise, the gas phase method is used. This adhesion promoter helps seal the glassy silicone surface. between the silicon oxide and the organic molecules of the polymer die attach material or encapsulation material. bridge. Typical substrate thicknesses range from 25 mils to 50 mils. This way The large thickness provides good thermal conductivity and suitability for most applications. degree of strength is obtained. However, for applications that require a structure with high volumetric efficiency, , 1-5 mil thin metal substrates may also be used.

Ｌ瓜ｌ進 本発明では、すべてのＩＣダイか同じ厚さとなるように３から１０ミルの間のあ る厚さまで薄くしておくことが最良の信頼性を得るために必要である。ＩＣダイ は通常切り出しずみのものを市販品として入手することが可能であり、これらの ダイはしばしばワツフルパックに入れられている。異なる供給者から入手したダ イはそれぞれ厚さが異なっているのが普通であり、また３からＩＯミルの薄い厚 さを有するダイは市販品としては通常は入手不可能である。以下にダイを薄くす る方法とダイの回収方法とを開示するが、この方法によってダイの最初の厚さや 大きさにかかわらず、ダイを非常に均一な厚さにすることが可能である。さらに 、ここに開示する発明の方法を用いることによって、薄化工程およびその後の回 収処理においてダイの能動表面を完全に保護することができる。また、ここに開 示する発明の方法は、大量にバ・ソチ製造することが可能であり、また、経験的 に１００％のバッチ歩留まりが得られている。L urin jin In the present invention, the thickness is between 3 and 10 mils so that all IC dies are of the same thickness. For best reliability, it is necessary to keep the thickness as low as possible. IC die It is usually possible to obtain cut-out pieces commercially, and these Dai is often packaged in watsuful packs. Data obtained from different suppliers It is normal for each type to have a different thickness, and the thickness from 3 to IO mil is different. Dies with such characteristics are not normally available commercially. Thin the die below Discloses a method for recovering the die and a method for recovering the die. Regardless of size, it is possible to have a die of very uniform thickness. moreover , by using the inventive method disclosed herein, the thinning process and subsequent rounds can be The active surfaces of the die can be completely protected during the storage process. Also, open here The method of the invention described above allows for the production of Basochi in large quantities, and is based on empirical A batch yield of 100% was obtained.

チップの薄化工程はまず、フイクスチャー・プレート３０（図２３および２ｂを 参照）にチップ１４を保持することから始まり、以後すべての工程においてこの フィクスチャー・プレートに保持されている。好適な実施例においては、このフ ィクスチャー・プレート３０として０．０９０インチの厚さのガラス板が用いら れる。この板に対する主な要求は、−貫したチップ処理が行えるように所定の許 容度の平坦性を有していることである。市販品として入手可能な窓ガラスはこの 要求を満たすことができる。好適な実施例においてはこのガラスは０．１ミルの 誤差許容度で一定の厚さまで平坦にラップされる。次に、接着剤３２をプレート の１表面にスピン塗布技術またはスプレィ塗布技術によって塗布する。スピン塗 布を行うのに適した接着剤材料について次に開示する。The chip thinning process begins with the fixture plate 30 (see Figures 23 and 2b). This starts with holding the chip 14 in the held in a fixture plate. In the preferred embodiment, this flap A 0.090 inch thick glass plate is used as the fixture plate 30. It will be done. The main requirements for this board are: - Predetermined tolerances for consistent chip processing; It has flatness of volume. This is the commercially available window glass. can meet your requirements. In the preferred embodiment, the glass has a 0.1 mil Wrapped flat to a certain thickness with tolerance. Next, apply adhesive 32 to the plate. by spin coating or spray coating techniques. spin coating Adhesive materials suitable for bonding fabrics are disclosed below.

好適には、ＥＣＮ１２２９などの大きな分子量を有するエポキシ樹脂が用いられ る。このＥＣＮ１２２９は約１００℃の融点を有している。この樹脂を同じ重量 のセロソルブアセテート溶剤と混合する。さらにこの混合物に、ＭＮ、セントボ ールの３Ｍ社から入手可能な０２％重量のＦＣ４３０フルオロカーボン界面活性 剤を添加する。この混合物を１ミクロンフィルターを用いて濾過し、１ミクロン 以上の大きさのすべての粒子を除去する。次のこの混合物を１．５０Ｏｒｐｍの スピン速度で２０秒間スピン塗布する。次いで、プレートをホットプレート上で １５０℃において３分間、さらに２２０℃にて５分間ベークする。これによって 実質的にすべての溶剤が除去されて、室温において乾燥した感触の表面が得られ る。こうして得られる接着剤の厚さは約１０ミクロンである。Preferably, an epoxy resin having a large molecular weight such as ECN1229 is used. Ru. This ECN1229 has a melting point of about 100°C. This resin has the same weight Mix with cellosolve acetate solvent. Furthermore, MN, centbo 02% by weight FC430 fluorocarbon surfactant available from 3M Co., Ltd. Add agent. Filter this mixture using a 1 micron filter and Remove all particles larger than or equal to Next, this mixture was heated to 1.50 Orpm. Spin coat for 20 seconds at spin speed. Then place the plate on a hot plate. Bake at 150°C for 3 minutes and then at 220°C for 5 minutes. by this Virtually all solvent is removed, resulting in a dry-feeling surface at room temperature. Ru. The thickness of the adhesive thus obtained is approximately 10 microns.

接着剤３２が塗布されたプレート３０を次に１００℃に加熱し、チップ１４を表 面を下にしてプレート上に対称に配置する。チップ１４は真空ピンセットあるい は好適には図４ａ。The plate 30 coated with the adhesive 32 is then heated to 100°C to expose the chip 14. Place face down symmetrically on the plate. Tip 14 can be used with vacuum tweezers or is preferably FIG. 4a.

４ｂと関連してダイアタッチに関する記載のところで説明するチップ取り付は装 置を用いてワツフルパックから摘み取って置くようにすることができる。なお、 チップの配置が終了した後は、アセンブリは冷却してよく、チップは接着剤によ って堅固に保持される。また、接着剤材料は非常に均一であり、また非常に小さ な圧力しか必要とせずにチップを接着剤で完全に濡らすことができ、チップ表面 がプレート３０によって完全に保護され、また接着剤３２によって封止される。The chip attachment described in the section on die attach in conjunction with 4b is You can pick it up from the Watsuful pack and put it down using a holder. In addition, After chip placement is complete, the assembly may be allowed to cool and the chip is bonded with adhesive. is firmly held. Also, the adhesive material is very uniform and also very small The chip can be fully wetted with adhesive with only a small amount of pressure required, and the chip surface is completely protected by plate 30 and sealed by adhesive 32.

ダイの取り付けを行う際において、接着剤は低粘度であるために、接着剤によっ てチップ表面に力が加えられることはない。さらにまた、接着剤は容易に流動す るので、チップの上部表面のすべての端部周囲を封止し、これによってチップが 所定の場所に保持されるだけでなく保護される。チップ１４は好適にはフィラス チャープレート３０上に対称に配置されるが、こうすると、後に説明するように 実際の薄化工程において平衡状態を得る助けとなる。実際の薄化工程は例えばス ピットファイアＳＰ−ＭＬ、−１５などの市販のラップ装置上で行われる。１つ 以上のフィクスチャープレートを一度にこのランプ装置で処理することが可能で ある。When attaching the die, the adhesive has a low viscosity; No force is applied to the chip surface. Furthermore, the adhesive flows easily. seal around all edges of the top surface of the chip, thereby ensuring that the chip Not only kept in place but also protected. The tip 14 is preferably a filament. They are arranged symmetrically on the chirp plate 30, but in this way, as will be explained later, This helps in achieving equilibrium during the actual thinning process. The actual thinning process is, for example, Performed on commercially available lapping equipment such as Pitfire SP-ML, -15. one It is possible to process more than one fixture plate at a time with this lamp device. be.

チップを完全に均一に薄くする方法として２つの方法を用いることが可能である 。第１の方法は、アルミナなどの非常に固い材料でできたストップ３４をフィラ スチャープレート３０上の好適にはプレートの角にマウントする方法である。Two methods can be used to completely and uniformly thin the chip. . The first method is to use a stop 34 made of a very hard material such as alumina as a filler. It is preferably mounted on the stitcher plate 30, preferably at the corners of the plate.

これらのストップの厚さは、薄くしようとしているチップの最終的な厚さと等し くされる。チップはストップに出会うまでランプされ続け、ストップに出会うと アルミナが非常に固くてシリコンやＧａＡｓチップと比較してゆっくりランプさ れるためにチップのラップが急激に遅くなる。The thickness of these stops is equal to the final thickness of the chip you are thinning. be destroyed. The chip continues to ramp until it encounters a stop, at which point the chip continues to ramp until it encounters a stop. Alumina is very hard and ramps slowly compared to silicon or GaAs chips. As a result, the chip wraps rapidly.

他の好適な方法として、市販品として入手可能なダイアモンドチップを具備した 調節可能型ラップストップを用いることもできる。これらのストップはラップ押 さえ板（図示せず）に取り付けられ、チップの所望厚さとフィクスチャープレー トの厚さの和がダイアモンドストップの伸張と等しくなるように調節される。こ のようなダイアモンドストップを具備した押さえ板フィクスチャーはイリノイ州 シカゴのラップマスター・インコーポレーティドから入手可能である。Another suitable method is to use a commercially available diamond tipped An adjustable wrapstop may also be used. These stops are lap presses. The desired thickness of the chip and the fixture plate are attached to a plate (not shown). The sum of the thicknesses of the diamond stops is adjusted to equal the elongation of the diamond stop. child Holder plate fixtures with diamond stops such as the Illinois Available from Rapmaster Incorporated in Chicago.

チップ１４をフィラスチャープレート３０上に配置した後に、アセンブリ全体に 封止層３１をコートする。、これによってチップ１４の下に何らかの材料が入り 込むことを防ぐことができる。チップ１４上の封止層は、ラップ工程中にラップ によって除去される。また、この封止層は、チップ端に対する緩衝材料となって いる。After placing the chips 14 on the fissure plate 30, the entire assembly is A sealing layer 31 is coated. , this causes some material to get under the chip 14. You can prevent it from getting stuck. The sealing layer on the chip 14 is wrapped during the wrapping process. removed by This sealing layer also acts as a buffer material for the chip edge. There is.

ラップ媒体としては、スピットファイアから入手可能な３００ミリリツトルの５ ミクロンＳＭＡパウダーを１ガロンの残留水を含む１／３ＳＡＣ−５（スピット ファイアから入手可能）からなるビークル剤に混合したものが経験的に良好であ る。１５インチのラップ板に対しては、４８回転／分の速度を用いた。シリコン チップに対しては、１インチ平方当たり３ポンドの圧力を用いた。２０分間のラ ップによって、チップは、およそ２０ミルから６ミル＋／−０，１ミルの厚さま で良好にラップされた。As a wrap medium, the 300 ml 5 available from Spitfire is used. Add micron SMA powder to 1/3 SAC-5 (spit) with 1 gallon of residual water. Empirically, a mixture with a vehicle agent consisting of Ru. For a 15 inch lap plate, a speed of 48 revolutions per minute was used. silicon A pressure of 3 pounds per square inch was used for the chips. 20 minutes of la Depending on the chip, the chips can range in thickness from approximately 20 mils to 6 mils +/- 0.1 mils. Wrapped well.

いったん、チップが薄くされたならば、まず最初に高圧スプレーを用いて残留ラ ップ媒体を除去し、次にチップが取り付けられているフィクスチャープレートを アセトン溶剤容器中に浸すことによって回収することができる。図３ａおよび３ ｂは回収装置の２つの実施例を示したものである。まず、図３ａを参照する。４ ０は溶剤回収装置を示している。装置４０は、容器４１と回収容器４２とからな っている。なお、フィクスチャープレート３０は、チップ１４がプレートから離 れて落ちるときにチップが回収容器４２内に落ちるように置かれている。溶剤４ ４によって接着剤がこのようにして溶かされたときに、どのサイクルにおいても チップが固い材料とは決して接触しないようになされている。なおまた、接着剤 が溶解するまでは、チップはプレート３０と接着剤３２とによって保護されてい る（図２ｂ）。さらにある工程を加えて（すなわち、封止層３１（図２ｂ）の適 用）、薄化工程におけるチップへのさらなる保護がなされていることにも注目す べきである。これは、鋭敏な非常に小さなチップを用いる際には特に有効である 。Once the chip is thinned, first use a high-pressure spray to remove any residual laminate. Remove the top medium and then remove the fixture plate with the chip attached. It can be recovered by dipping into an acetone solvent container. Figures 3a and 3 b shows two embodiments of the recovery device. First, reference is made to FIG. 3a. 4 0 indicates a solvent recovery device. The device 40 consists of a container 41 and a collection container 42. ing. Note that the fixture plate 30 is designed so that the chip 14 is separated from the plate. The chips are placed so that they fall into the collection container 42 when they fall. Solvent 4 4, when the adhesive is melted in this way, in any cycle The tip is never allowed to come into contact with hard materials. Furthermore, adhesive The chip is protected by plate 30 and adhesive 32 until it is dissolved. (Figure 2b). By adding a further step (i.e. application of the sealing layer 31 (FIG. 2b)) It is also worth noting that the chip is further protected during the thinning process. Should. This is especially useful when using very small sensitive tips. .

ＩＣチップを表面を下側にしてフィラスチャープレート上の接着剤上にマウント した後の他の工程として以下のようなものがある。すなわち、この時点において 、側面保護材料（３１）を好適にはスピン技術を用いてコートする。さらに、こ の材料はチップを封止することによって、ランプ剤がチップの能動表面と接触す るのを防いでいる。スピン速度を８０Ｏｒｐｍとし、乾燥温度を１５０℃とすれ ば、接着剤と同じ材料を用いることができる。この方法の利点は、封止材が容易 にアセトンなどの溶剤中に溶解することである。封止材を溶解することによって フィクスチャープレートに付着したラップ媒体が同時に除去される。これによっ て、フィクスチャープレートとともに、チップの能動表面が清浄に維持される。Mount the IC chip face down onto the adhesive on the fissure plate. Other steps after this are as follows. That is, at this point , the side protection material (31) is coated, preferably using a spinning technique. Furthermore, this The material encapsulates the chip and prevents the lamp agent from coming into contact with the active surfaces of the chip. It prevents the The spin speed was 80 rpm and the drying temperature was 150°C. For example, the same material as the adhesive can be used. The advantage of this method is that the encapsulant is easy to use. It is dissolved in a solvent such as acetone. By dissolving the encapsulant The lapping medium attached to the fixture plate is removed at the same time. By this Thus, the active surfaces of the chip, along with the fixture plate, are kept clean.

フィクスチャープレートが清浄に維持されることはこの好適なチップ回収法に関 する実施例の利点である（図３ｂ）。Keeping the fixture plate clean is important for this preferred chip recovery method. (Figure 3b).

ラップおよび洗浄を行った後に、フィクスチャープレートは接ｆ削の融点以−ト の温度（例えば１２０℃）に加熱される。After lapping and cleaning, the fixture plate is heated above the melting point of the contact f-cut. (for example, 120°C).

フィクスチャープレート３０を、チップ１４がワツフルパックのウェルの中に入 るようにワツフルパック４６上に置く。Place the fixture plate 30 so that the chips 14 are in the wells of the Watsuful pack. Place it on the Watsuful Pack 46 so that it looks like this.

プレートは、ゆっくりとワツフルパンク４６に引き込まれる。The plate is slowly drawn into the Watsuful puncture 46.

キャリアプレート３０が取り去られたときに、チップが動かないようにリンフル パンクの壁５０によって保護されている。Rinfuls are installed to prevent the chips from moving when the carrier plate 30 is removed. It is protected by a puncture wall 50.

−ｆ−、ブがクィクスチャープレートへの接着力を急速に失う結果、−７ソフル パンク内に落下する。チップに付着している接着剤によってチップが保護されて いる。また、フィクスチャープレートは清浄なので異物によってチップを損傷さ せる危険が存在しない。もし、さらにワンフルバツクがその底に穴が開けられて おり、また穴つきのカバーを有していれば、チップをアセトン中（図示せず）で 洗浄することが可能である。-f-, as a result of rapid loss of adhesion to the texture plate, -7 sofur Fall into a punk. The chip is protected by the adhesive attached to the chip. There is. Also, since the fixture plate is clean, foreign objects will not damage the chip. There is no risk of If there is a hole in the bottom of the Wanfulback, If the chip has a cover with a hole or a hole, place the chip in acetone (not shown). It is possible to wash.

ダイア　・チ　と工 本発明は貫通孔と配線パッドとが所定の固定位置にくるようにチップのパッドラ インを並べる十分に高精度なチップ配置に負っている。このようにすることによ って、適応リソグラフの必要がなくなり、標準的なマスクを用いた処理を用いる ことが可能となる。最初に述べたように、ダイ上のパターンを用いてダイを正確 に配置することと、硬化全工程中においてダイかキャピラリに誘引されて泳いだ り、動いたりすることなしに所定の位置にとどまるようにするための手段との両 方がともに必要である。Dia Chi and Kogyo In the present invention, the pad pad of the chip is fixed so that the through hole and the wiring pad are in a predetermined fixed position. This depends on sufficiently precise chip placement to line up the ins. By doing this This eliminates the need for adaptive lithography and uses standard mask processing. becomes possible. As mentioned in the beginning, the pattern on the die can be used to accurately position the die. be placed in the die or capillary during the entire curing process. and a means to ensure that it remains in place without tilting or moving. Both are necessary.

図４ａおよび４ｂはそれぞれ本発明によるダイアタッチ装置５２の平面図および 断面立面図である。装置５２は、最終的にはＡＴ型のパーソナルコンピュータ（ 図示せず）によって位置の制御とそのモニタとが行われるようになされた高精度 ＸＹテーブル５３を有している。ＸＹテーブル５３には、２つの回転調節ステー ジ５４ａ、５４ｂがマウントされている。一方のステージ５４ａ上には、中央に 制御可能な真空源５７に接続された穴を有する平坦なプレート５６ａからなるチ ップ位置合わせフィクスチャーが備えられている。チップ（例えば５５）はこの アライメントステージ５４ａ上に置かれて、所定の位置に真空５７によって保持 される。第２のステー′；５４ｂは所望の基板５８が入るように加工されたプレ ート５６ｂを保持している。また、シム（図示せず）によって、アライメントス テージ５４ａ上のチップの能動部分の高さが、チップ５５がアライメントステー ジ５４ｂの上の基板５８上に置かれたとき、チップ５５の能動部分の高さと同じ になるように高さが調整されている。このようにすることによって、アライメン ト用の顕微鏡の焦点を操作中に変更しなければならない回数が低減される。4a and 4b are respectively a plan view and a top view of a die attach apparatus 52 according to the present invention. FIG. The device 52 is ultimately an AT type personal computer ( (not shown) to control and monitor the position with high precision. It has an XY table 53. The XY table 53 has two rotation adjustment stays. mounts 54a and 54b. On one stage 54a, there is a The chip consists of a flat plate 56a with holes connected to a controllable vacuum source 57. A top alignment fixture is provided. The chip (for example 55) is like this placed on alignment stage 54a and held in place by vacuum 57 be done. The second stay'; 54b is a plate processed to accommodate the desired substrate 58. It holds the port 56b. Also, shims (not shown) can be used to adjust the alignment. The height of the active part of the chip on the stage 54a is such that the chip 55 is on the alignment stage. the same height as the active portion of the chip 55 when placed on the substrate 58 on top of the chip 54b. The height has been adjusted so that By doing this, the alignment The number of times the focus of the microscope must be changed during operation is reduced.

ブリノ′）構造６０がＸＹステージ上部に備えられおり、これによって、アライ メント用顕微鏡６２と真空ダイピツクア、プロ４とが保持されている。ＸＹテー ブル５３の到達距離、アライメント用顕微鏡６２の位置、およびダイピックアッ プツール６４は、ダイ５５上のすべての点と基板５８上のすべてのへをどちらの 下にも置くことができるように選択されている。また、アライメント用顕微鏡６ ２は焦点方向がアライメントステージ５４ａ上のチップ５５の平面に対し、およ び基板５８に対しちょうど直角となるように焦点を合わせることがてきるように マウントされている。また、ダイピックアップツール６４は２段ステージ動作デ バイス６８上にマウントされている。この第１のステージ７０はブリッジ６０に 堅固にマウントされ、アライメントステージ５４ａ上のチップ５５の平面および 基板５８とは直交方向である垂直方向に動くようになされている。A Brino') structure 60 is provided on the top of the XY stage, which allows alignment A microscope 62 for maintenance, a vacuum die picker, and a professional 4 are held. XY Tee The reach distance of the bull 53, the position of the alignment microscope 62, and the die pick up The pull tool 64 connects all points on the die 55 and all points on the substrate 58. It has been selected so that it can also be placed below. In addition, the alignment microscope 6 2, the focal direction is relative to the plane of the chip 55 on the alignment stage 54a. so that it can be focused exactly at right angles to the substrate 58. Mounted. In addition, the die pickup tool 64 has a two-stage operation stage. It is mounted on a vise 68. This first stage 70 is connected to the bridge 60. The plane of the chip 55 on the alignment stage 54a and It is configured to move in a vertical direction that is orthogonal to the substrate 58.

第２のステージ７２は、第１のステージ７０にマウントされて、実際のアライメ ントツール６４を保持している。第１のステージはマイクロメータの制御のもと に上下方向に動くが、一方、第２のステージは第１のステージと同じ方向に自由 に上下に動くことができるが、第１のステージ７０のような厳密な位置制御はな されない。このような構造において、第１のステージ７０によってピックアップ ツールが下げられてチップ５５の上部と接触するまで、第２のステージ７２は下 部ストップ７４対して保持されている。ピ・ツクアップツールがチップ５５と接 触すると、第２のステージは上昇を始めて、第２のステージ７２の重量がピック アップツール６４を介してチップ５５上にかかるようになっている。このように して、第２のステージが第１のステージのストップとかみ合ってそれを持ち上げ るに至るまでは、第１のステージ７０の位置にかかわらず、第２のステージ７２ の重さく１／４インチのチップに対しては、例えば４００グラム）と同じ制御圧 力が、チップ５５にかかるようになされている。第２のステージの重さは、第２ のステージ７２におもりを載せることによって、調節が可能である。A second stage 72 is mounted on the first stage 70 and performs the actual alignment. 64 is held. The first stage is under micrometer control the second stage is free to move in the same direction as the first stage. However, there is no strict position control like the first stage 70. Not done. In such a structure, the first stage 70 picks up The second stage 72 is lowered until the tool is lowered into contact with the top of the chip 55. It is held against a stop 74. The pick-up tool connects with chip 55. When touched, the second stage begins to rise and the weight of the second stage 72 It is placed on the chip 55 via an up tool 64. in this way the second stage engages the first stage stop and lifts it. Regardless of the position of the first stage 70, the second stage 72 For a 1/4 inch tip, the same control pressure as (e.g. 400 grams) A force is applied to the tip 55. The weight of the second stage is Adjustment is possible by placing a weight on the stage 72.

ダイアタッチ装置の実際の操作は次のように行う。まず、ダイアタッチ材料をコ ートした基板５８を基板アライメントステージの上に置く。　（ダイアタッチ材 料に関する発明の詳細な説明は、この節の後の部分で行う。）さしあたり、ダイ アタッチ材料に必要とされる特性は、大きな粒子を含まず均一であるということ と、粘着性があるということである。配置すべきダイ５５をダイアライメントス テージ５４ａの上にのせ、そのステージの真空吸着装置５７を働かせる。工程の 最初のステップは、基板５８を基板上の選択された基準マーク７６が一致するま で回転させることである。その後のすべてのチップの配置は、基準マーク７６に 関連させて行われる。The actual operation of the die attach device is performed as follows. First, coat the die attach material. The substrate 58 thus prepared is placed on the substrate alignment stage. (Die attach material A detailed description of the invention regarding materials is provided later in this section. ) For now, die The required properties of the attach material are that it is uniform and does not contain large particles. This means that it is sticky. The die 55 to be placed is die aligned. It is placed on the stage 54a, and the vacuum suction device 57 of that stage is activated. of the process The first step is to move the substrate 58 until the selected fiducial marks 76 on the substrate coincide. It is to rotate with. All subsequent chip placements are based on fiducial marks 76. It is done in conjunction.

基板５８がこのように基準マークと一致するように回転されたならば、次に、基 準マークの正確な位置を記憶する。これは次のようにして行う。すなわち、基準 マークがアライメント用顕微鏡の十字線の下にくるようにし、ＸＹテーブル５３ 制御に、基準マークの絶対位置をめるように指示する。そして、基板の基準マー ク位置を記憶（セーブ）する。Once the substrate 58 is thus rotated to coincide with the fiducial mark, the base Memorize the exact location of semi-marks. This is done as follows. i.e. the criteria Make sure that the mark is under the crosshairs of the alignment microscope, and then move the XY table 53. Instructs the control to set the absolute position of the fiducial mark. Then, set the reference mark on the board. Save the track position.

次に、配置すべきチップ５５の平行出しをテーブルを動かして、その位置が既知 であるチップ上の２つのパッドを整列させることによって行う。チップの平行出 しが終了したら、基準パッドの正確な位置を記憶させる。このチップの測定値か ら得られるデータを記憶しているファイルを用いて、この基準パッドとチップの 中央との距離がめられる。アライメント用顕微鏡の十字線の中心と、ピックアッ プツール６４の中・し・との距離の測定値はすでにめられている。次にステージ ５４ａの位置を、顕微鏡の十字線の下に基準パッドがある状態から、チップの中 心かピンクアンプヘッドの中心の真下にくるまで、動かす。Next, the table is moved to align the chips 55 to be placed, and the position is known. This is done by aligning two pads on the chip. Chip parallelism Once done, memorize the exact position of the reference pad. Is this the measured value of this chip? This reference pad and chip are The distance to the center is measured. The center of the crosshairs on the alignment microscope and the pick-up The distance between the center and the bottom of the pull tool 64 has already been measured. next stage 54a, from the position where the reference pad is under the crosshairs of the microscope, to the inside of the chip. Move it until it is directly under the center of the pink amp head.

次に、ピックアンプヘッド６４をチップ５５の上部と接触するまで下げる。この とき、第２のステージ７２の全重量がピックアップヘッドを介してチップ上部に かかるようになるまで、ピックアップヘッドは下がり続ける。この時点において 、ピックアンプヘッドの真空を働かせて、チップアライメントステージ５４ａの 真空を遮断する。ピックアップヘッドが上昇して、チップをアライメントステー ジから拾い上げ、基板や基板上にマウントされているその他のチップと接触しな いで通過できる十分な高さまでチップを持ち上げる。なお、基板の基準マークの 正確な位置はすでに記憶ずみであるが、必要ならば、この値をＸＹテーブルコン トローラに入力しておき、基板基準マークをアライメント用顕微鏡の十字線の真 下に置くようにすることも可能である。好適には、制御用コンピュータのメモリ に、基板の基準マークを基準としたときのチップの基準パッドの所望の位置を表 として記憶させておく。Next, the pick amplifier head 64 is lowered until it contacts the top of the chip 55. this When the entire weight of the second stage 72 is transferred to the top of the chip via the pickup head, The pickup head continues to lower until this happens. At this point , the vacuum of the pick amplifier head is activated to align the chip alignment stage 54a. Shut off the vacuum. The pickup head will rise and place the chip on the alignment stay. from the board and avoid contact with the board or other chips mounted on the board. Raise the tip high enough to pass through. Note that the reference mark on the board The exact position is already memorized, but if necessary, this value can be added to the XY table controller, and align the board reference mark with the crosshairs of the alignment microscope. It is also possible to place it at the bottom. Preferably, the memory of the control computer represents the desired position of the reference pad on the chip relative to the reference mark on the board. Let me remember it as.

この時点で、チップはピックアップツールによって、好適にはチップの中心がピ ックアップツールの中心と合うように位置合わせされて保持されている。次に、 基板を動かして、基板の基準マークが、チップの基準パッド位置にさらに与えら れたチップの基準パッドの、基板の基準マーク位置からの相対位置のオフセット を記憶されている表からめて加えた位置の真下にくるようにされる。基板がチッ プの下の正しい位置まで動かされると、チップは、ダイアタッチ材料がコートさ れている基板の表面に接触するまで下げられる。チップを下げる動作は、ピック アップツールの第２ステージの全重量がチップ上にかかるまで続けられる。ダイ アタッチ材料がチップの底部に対して良好な濡れを示すように、この位置でしば らくの間（好適には、５秒間）保持される。この工程が各チップに対して繰り返 されて、チップが配置される。なお、ピンクアップヘッドが上昇する前に、ピッ クアップヘッドの真空は遮断される。At this point, the chip is picked up by a pick-up tool, preferably with the center of the chip Aligned and held with the center of the backup tool. next, Move the board so that the fiducial marks on the board are further aligned with the fiducial pad locations on the chip. Offset of the reference pad on the chip relative to the position of the reference mark on the board is placed directly below the added position from the stored table. The board clicks. Once moved to the correct position under the tip, the chip will be coated with die attach material. lowered until it touches the surface of the substrate being The action of lowering the tip is the pick This continues until the full weight of the second stage of the up tool is placed on the chip. die Often at this position so that the attaching material shows good wetting against the bottom of the chip. Hold for a short period of time (preferably 5 seconds). This process is repeated for each chip. and the chip is placed. In addition, before the pink up head rises, the pitch The vacuum in the backup head is shut off.

アセンブリの最終的な位置へチップを正確に配置できるかどうかは、正確な位置 合わせ機構と、チップを硬化サイクルの間所定の位置に保持するための材料系の 信頼性との両方に係わっている。この節では、いくつかの好都合な特性を有する 材料系について開示する。特に、この材料は、スピンコード技術あるいは、スプ レーコート技術を用いて非常に薄く均一に塗布することが可能である。また、こ の材料は、溶剤を用いないで、非常に粘着性のある生乾き状態に乾燥することが でき、チップを所定位置に保持するのに好適である。また、ＵＶ光を用いて、ま たは高温で硬化させることができる。また、温度が高くなるほど、その粘度は低 減し、また濡れ性が良くなる。Accurate placement of the chip in its final location in the assembly depends on its exact location. mating mechanism and material system to hold the chips in place during the curing cycle. It is concerned with both reliability and reliability. This section has some favorable characteristics Disclose the material system. In particular, this material can be It is possible to apply it very thinly and uniformly using the lay-coating technique. Also, this The material can be dried to a very sticky wet state without the use of solvents. suitable for holding the chip in place. Also, using UV light, or can be cured at high temperatures. Also, the higher the temperature, the lower the viscosity. It also improves wettability.

この好適な実施例によるダイアタッチの方法は以下のようなものである。まず、 スタート材料として清浄な平坦基板を用いる。ダイアタッチ材料を１．５０Ｏｒ ｐｍで２０秒間スピンする。ダイアタッチ材料が塗布された基板をホットプレー トで１００℃において７分間乾燥させる。この時点において、ダイアタッチ材料 はおよそ７ミクロンの厚さををし、溶剤を用いないにもかかわらず非常に粘着性 がある。次に、ダイを先に述べたようにして配置する。ダイアタッチ材料は、十 分に薄く塗布されており、また十分な粘度があるので、隣接するダイとの間の干 渉は発生しない。すなわち、ダイの下部から絞り出されて隣接するダイとの間に はみ出すダイアタッチ材料は非常に少量である。少量がはみ出すものの、その量 は隣接するダイを動かしてしまうほどには多くはない。ダイの配置が終了した後 に、基板をＵＶ光に露出させる。このとき、全エネルギが１平方センチ当たり５ ジユールに相当するＵＶ光を用いる。これによつて、各ダイの周囲のダイアタッ チ材料が硬化し、また各ダイの下のダイアタッチ材料が光の散乱効果によってわ ずかに硬化する。The die attach method according to this preferred embodiment is as follows. first, A clean flat substrate is used as a starting material. Die attach material 1.50Or Spin for 20 seconds at pm. Hot plate the board coated with die attach material. Dry at 100°C for 7 minutes. At this point, the die attach material is approximately 7 microns thick and is very sticky despite being solvent-free. There is. The die is then placed as described above. Die attach material is It is applied thinly and has sufficient viscosity to prevent drying between adjacent dies. No interference will occur. In other words, it is squeezed out from the bottom of the die and between the adjacent dies. There is a very small amount of die attach material that sticks out. Although a small amount protrudes, the amount is not large enough to cause adjacent dies to move. After finishing the die placement First, expose the substrate to UV light. At this time, the total energy is 5 per square centimeter. A UV light corresponding to Juul is used. This allows for die attach around each die. The die attach material hardens and the die attach material under each die is warped by light scattering effects. Slightly hardens.

次に、基板を１５０℃のホットプレートに５分間置く。これによって、ダイの下 のダイアタッチ材料の粘度が低下し、良好に濡れるようになる。この時点におい て、ダイアタッチ材料を２２０℃の温度で２０分間ベークすることが可能である 。このベークによって、全ダイアタッチ材料が効果的に硬化する。この最後のポ ストベーク処理は、もし以後の処理が結果として２２０℃で２０分間以上のボス トベーク処理に相当するステップを含んでいる場合には不要である。Next, the substrate is placed on a hot plate at 150° C. for 5 minutes. This allows the bottom of the die to The viscosity of the die attach material decreases, allowing better wetting. At this point the smell It is possible to bake the die attach material at a temperature of 220°C for 20 minutes. . This bake effectively cures all die attach material. This last port Stobake treatment is recommended if subsequent treatment results in a boiling process at 220°C for more than 20 minutes. This is not necessary if the step includes a step equivalent to baking.

なお、ダイの配置工程においては、ダイアタッチ材料系が溶剤とは無関係である ことを指摘しておくのは重要である。Additionally, in the die placement process, the die attach material system is independent of solvents. It is important to point this out.

従って、溶剤を放散させることなく、またダイの下にふくれを生じることなしに 高温でベークを行うことが可能である。Therefore, without dissipating solvent or creating blisters under the die. It is possible to perform baking at high temperatures.

この方法を用いれば、溶剤がダイアタッチ材料の長い断面を拡散していくのに必 要な時間が不要であるので、事実上任意の大きさのダイを非常に短い硬化サイク ルで取り付けることが可能である。一方、熱硬化機構は次のように選択される。This method allows the solvent to spread through long sections of the die attach material. Virtually any size die can be cured in very short cycles as no additional time is required. It is possible to install it with a screwdriver. On the other hand, the thermosetting mechanism is selected as follows.

すなわち、ダイアタッチ材料の温度が、塗布後にダイアタッチ材料を硬化するこ となしに、すべての溶剤を放出することができる十分に高い温度まで上昇するよ うになされる。なお、塗布は非常に薄く、乾燥工程の問答囲気に露出されるので 、溶剤の除去が有効に完全に行われることにも注目すべきである。That is, the temperature of the die attach material may not cure the die attach material after application. The temperature will rise to a high enough temperature that all the solvent can be released without It will be done. Please note that the coating is very thin and will be exposed to the air during the drying process. It is also noteworthy that the removal of the solvent is effectively complete.

次の表はダイアタッチ材料の配合および混合について示したものである。The following table shows the formulation and mixing of die attach materials.

表１　ダイアタッチ成分 材料　供給源 Ｌｏｇ　ＺＯＬ３Ａ　ゼオンテクノロジー、ナシュア、５ｇ　９ＡＭＯＤ　ゼオ ンテクノロジー、ナシュア、４ｇ　セルソルブ　ＪＴ　ベーカ、フィリップスプ ル０．２ｇ　ＦＣ４３０３−Ｍ、セントボール、ＭＮ界面活性剤 １６ｇ　シラキュア　ユニオン・カーバイドＵＶＴ６９７４ 二の系は、混合してから、オーブン中で１００℃１時間２０分ベークする。混合 の効果を得るためには、また部分的に硬化凝縮しないようにするために、このベ ータ中において混合物を１５分毎に振ることが必要である。上記の混合物を室温 まで冷却した後、１．６グラムのシラキュアＵＶｌ６９７４（ユニオン・カーバ イド・コーポレーションから入手可能）を添加する。これは紫外線硬化剤である 。次に、混合物を３ミクロンのフィルタを用いて濾過する。これによって、３ミ クロン以上の粒子をすべて除去し、粒子によってチップが損傷を受けたり、チッ プが傾いたり、あるいはチップの底部で濡れ不良が起こるのを防ぐ。Table 1 Die attach components Material source Log ZOL3A Zeon Technology, Nashua, 5g 9AMOD Zeo Technology, Nashua, 4g Cellsolve JT Baker, Philipsp Lu 0.2g FC4303-M, Centball, MN surfactant 16g Syracure Union Carbide UVT6974 The second system was mixed and then baked in an oven at 100°C for 1 hour and 20 minutes. mixture In order to obtain the effect of It is necessary to shake the mixture in the oven every 15 minutes. Bring the above mixture to room temperature After cooling to (available from Ido Corporation). This is a UV curing agent . The mixture is then filtered using a 3 micron filter. With this, 3 mi Remove all particles larger than 100 mL to ensure that the particles do not damage the chip or This prevents tip tilting or wetting defects at the bottom of the chip.

以上に説明したような本発明の技術を用いると、実際の経験上、ポケットやアラ イメントマーク加工がなされていない単純な平坦構造の基板の基準に対してチッ プを所定位置に配置することが可能である。さらに、チップをチップ自身のパタ ーンを用いてアライメントを行い所定位置に配置することが可能である。実証の ため、１６個のチップモジュールを用いてみたところ、これらのチップの位置合 わせずれの最大値は１０ミクロン以下であった。このことは、明らかに７５ミク ロン角のポンディングパッドを有するＩＣチップに対して適用可能であることを 示しており、さらにより小さなポンディングパッドと間隔とを有する将来のチッ プに対しても適用可能である。According to actual experience, when using the technology of the present invention as explained above, it is possible to Tick against the standard of a simple flat structure board without any im- mark processing. It is possible to place the drop in place. In addition, the chip itself can be It is possible to perform alignment using a lens and place it in a predetermined position. demonstration Therefore, when we tried using 16 chip modules, we found that the alignment of these chips was The maximum value of misalignment was 10 microns or less. This clearly means that 75 Miku It is applicable to IC chips with long-angle bonding pads. future chips with even smaller padding pads and spacing. It is also applicable to groups.

肚 この節では、本発明によるマルチチップモジュールの封止を行うためのいくつか の方法、装置、および材料について開示する。これらに共通の属性は、封止材が 低粘度の液状で用いられ、後に最終的に堅固な封止状態が得られるように硬化さ れるということである。これは、ＳＴＤ特許の封止方法と比較して利点となって いる。すなわち、チップが高圧や高温による、あるいはチップにスクラッチをつ くったり、割れを起こす原因となる封止材の流動による損傷を受ける可能性がな い。封止方法については、主たる４つのグループに分けて説明する。すなオ）ち 、　（１）間隙充填とオーバコート、　（２）ドクターブレード、　（３）制御 空隙モールド、　（４）材料の供給、硬化およびラッピングとである。belly In this section, we will discuss some methods for encapsulating multichip modules according to the present invention. Disclosed are methods, apparatus, and materials for. The common attribute of these is that the encapsulant It is used in the form of a low viscosity liquid and is later cured to form a final solid seal. This means that This is an advantage compared to the STD patented sealing method. There is. This means that the chip may be exposed to high pressure, high temperature, or scratches on the chip. There is no possibility of damage due to the flow of the encapsulant, which can cause curling or cracking. stomach. The sealing methods will be explained in four main groups. Sunao)chi , (1) Gap filling and overcoating, (2) Doctor blade, (3) Control (4) material supply, curing and wrapping.

（１）■　お　びオーバコート この方法では、十分な量の封止材料を基板に供給してＩＣチップとＩＣチップと の間の空隙を封止材料でチップの上面まで、あるいはその近くまで満たす。次に 空隙を充填している材料を硬化させ、さらに同じ材料、あるいは別の異なった材 料をチップ上部と充填材料の上部にコートする。このような方法を用いるので、 オーバコート材料として空隙充填材料とは異なったものを用いることが可能であ る。空隙充填材料として必要とされる主要なことがらは、最終的に硬化したとき における所望の特性が得られることに加え、流動して隣接するチップとの間の領 域を埋めることができるだけの十分な低粘度を有していることである。この目的 を達成することが可能であることが経験的にわかっている材料として、ニューハ ンプシャー州、ナシュアのゼオン・テクノロジーから入手可能なＺＯＬ３Ａがあ る。この材料は室温では実際には固体であるが、温度を例えば１００℃に上げる と水に近い粘度を示すようになる。このような温度において、この材料がゲル状 態となるにはおよそ１時間が必要である。１５０℃から１８０℃においては、こ の材料はおよそ１０分間で硬化する。(1) ■ O and overcoat In this method, a sufficient amount of encapsulation material is supplied to the substrate to separate the IC chip and the IC chip. The gap between them is filled with an encapsulant to or near the top of the chip. next The material filling the void is cured and then the same material or another different material is cured. coat the top of the chip and the top of the filler material. Using this method, It is possible to use different overcoat materials than void-filling materials. Ru. The main thing needed as a void-filling material is that when it is finally cured, In addition to achieving the desired properties in the The viscosity is low enough to fill the area. this purpose As a material that is empirically known to be able to achieve The ZOL3A is available from Zeon Technologies, Nashua, Hampshire. Ru. This material is actually solid at room temperature, but when the temperature is raised to e.g. 100°C It shows a viscosity close to that of water. At these temperatures, the material becomes gel-like. It takes approximately one hour to reach this state. At 150℃ to 180℃, this The material cures in approximately 10 minutes.

工程は次のように行う。まず、チップ８２が取り付けられた基板８０に、少なく ともチップと同じ厚さを有するフレーム８４を取り付ける（図５ａおよび５ｂを 参照）。このフレーム８４は、中に封止材料（図示せず）を充填するためのせき 止め枠として働く。１実施例においては、このフレームはダイの取り付けを行う ときに同時に（例えば接着剤８３を介して）基板に対して恒久的に取り付けられ る。このフレームはアルミナまたはシリコンを用いて作ることができる。第２の 実施例においては、このフレームは一時的なものであり、高温テープを基板に接 着して用いられる。好適な高温テープとしては、ＣＮ、ニューヘイヴンのＣＨＲ インダストリーから入手可能なＭ２Ｏ３である。The process is carried out as follows. First, a small amount of Attach a frame 84 with the same thickness as the chip (see Figures 5a and 5b). reference). This frame 84 has a dam for filling a sealing material (not shown) therein. Works as a stop frame. In one embodiment, the frame provides die attachment. sometimes simultaneously permanently attached to the substrate (e.g. via adhesive 83). Ru. This frame can be made using alumina or silicon. second In the example, this frame is temporary and the high temperature tape is attached to the board. It is used while wearing clothes. Suitable high temperature tapes include CHR from New Haven, CN. M2O3 available from Industry.

次に、フレーム８４を取り付けた基板８０を１００℃のホットプレート（図示せ ず）上に置く。空隙充填材料をフレームの囲い内の基板のすべての空隙部分に対 して導入する（チップ上に直接には導入しない）。　（この場合、第１の封止材 は、単にチップとチップとの間の空隙を満たすだけであり、その後に、第２の層 を上部に形成する。）この時、低粘度の封止材料はフレーム囲い内のすべての点 に流動する。また、基板を水平に維持することが必要である。さらにまた、封止 材料がＩＣチップの高さを越えないように封止材料の供給量と供給速度とを定め ることが必要である。もし、封止材料の供給速度が速すぎると、基板の一部で盛 り上がりが生じ、チップ表面が空隙充填材料によって覆われてしまう。適正な量 の空隙充填材料を供給する簡便な方法は、高精度の秤を用いて基板とホットプレ ートの重さの和に対して、添加された空隙充填材料の重量の増加分を計ることで ある。さらに別の材料によってチップ表面は覆われるので、チップの端部を完全 に満たす必要はないものの、ある適度の高さまでは満たす必要がある。例えば、 もしチップが６ミルの厚さであれば、チップ表面から１ミル以内となっていれば 十分である。１／６ということは１６％の制御精度であり、これは達成するのに 困難はない。Next, the board 80 with the frame 84 attached is placed on a 100°C hot plate (not shown). ) Place it on top. Apply void fill material to all void areas of the board within the frame enclosure. (Do not install directly onto the chip.) (In this case, the first sealant simply fills the gap between the chips, and then the second layer form on the top. ) At this time, the low viscosity sealing material is applied to all points within the frame enclosure. Flow to. It is also necessary to keep the substrate horizontal. Furthermore, sealing The supply amount and supply speed of the sealing material are determined so that the material does not exceed the height of the IC chip. It is necessary to If the supply speed of the encapsulation material is too fast, some parts of the board may Lifting occurs and the chip surface is covered with the void-filling material. appropriate amount A simple method of supplying void-filling material is to use a high-precision scale to combine the substrate with a hot plate. By measuring the increase in the weight of the void-filling material added to the sum of the weight of the be. Another material covers the chip surface so that the edges of the chip are completely covered. Although it is not necessary to meet the requirements above, it is necessary to meet them to a certain level. for example, If the chip is 6 mils thick, if it is within 1 mil from the chip surface. It is enough. 1/6 means a control accuracy of 16%, and it takes There are no difficulties.

空隙充填材料を基板に対して供給した後に、基板を１５０℃のホットプレートに 移し、空隙充填材料を硬化させるのに十分な時間保持する。もし、一時的なフレ ームを用いている場合には、この段階でフレームを基板から取り外す。この時点 において、任意の所望の誘電体材料をスプレーあるいはスピン法によってチップ の上部に塗布し、封止を完成させることができる。具体例としては、アリシナ州 、フェニックスのマイクロＳｌから入手可能なシリコンポリイミド５Ｐ１１２９ を２．００Ｏｒｐｍの速度で２０秒間スピンし、さらに１００℃で１０分間、続 けて１５０℃で１０分間、さらに２２０℃で２０分間乾燥する。After applying the void filling material to the substrate, place the substrate on a hot plate at 150°C. Transfer and hold for a sufficient time to cure the void fill material. If there is a temporary If a frame is used, remove the frame from the board at this stage. at the time , the chip is coated with any desired dielectric material by spraying or spinning. can be applied to the top of the container to complete the seal. A specific example is the state of Alisina. , silicone polyimide 5P1129 available from Phoenix Micro Sl. Spin at a speed of 2.00 rpm for 20 seconds and continue at 100°C for 10 minutes. Then dry at 150°C for 10 minutes and then at 220°C for 20 minutes.

他の方法としては、例えばニューハンプシャー州ナシュアのゼオンテクノロジー から入手可能なＺＴＴ１００４などのＵＶ硬化が可能な封止材料を用いるように することもできる。Other methods include, for example, Zeon Technology in Nashua, New Hampshire. Use a UV-curable encapsulant such as ZTT1004 available from You can also.

この方法では、材料を、チップラインの上部まで実際に充填する。この材料は室 温において液体であり、十分に低い初期粘度を得るために温度を上げる必要がな い。空隙が材料によって満たされたならば、基板の裏面をＵＶ光で照射する。ア ルミナ基板は、実際上ＵＶ光の一部が透過してポリマーまで達することが可能で ある。しかしながら、シリコンチップはＵｖエネルギーを吸収してしまうので、 チップが存在する領域はＵＶが透過することができない。従って、チップの周辺 、すなわち、チップとチップとの間のすべての空隙部分だけが選択的に硬化する 。次に、アセトンまたは他の適当な溶剤を用いてチップ上の封止材料を洗い去っ てしまう。この時点で、オーバコート層を供給し、チップ上面と空隙充填材料の 上部をを覆う。このようにすることによって、空隙を完全に満たすための特別な 注意を必要とせずに、封止材料によってチップが覆われてしまうことを防止でき る。In this method, the material is actually filled to the top of the tip line. This material is It is liquid at high temperatures and does not need to be heated to obtain a sufficiently low initial viscosity. stomach. Once the voids are filled with material, the back side of the substrate is irradiated with UV light. a Lumina substrates actually allow some of the UV light to pass through and reach the polymer. be. However, since silicon chips absorb UV energy, The area where the chip is present cannot be penetrated by UV. Therefore, around the chip , that is, only all the gaps between the chips are selectively hardened. . Next, wash away the encapsulant material on the chip using acetone or other suitable solvent. It ends up. At this point, apply an overcoat layer to cover the top surface of the chip and the void fill material. Cover the top. By doing this, special Prevents the chip from being covered by the encapsulant material without requiring any precautions. Ru.

（２）ドクターブレード この方法では、チップが取り付けられた基板にチップの上面よりもわずかに高い フレーム囲いを備えさせる（図５ａおよび５ｂを参照）。そこに、ドクターブレ ード技術によって封止材料を基板に対して供給する。この技術では、材料のしず くを基板の一端から供給していく。ドクターブレードすなわち真っ直ぐな刃が基 板をよぎって引かれていく。フレームの側は最も高いチップの上面よりも高いの で、材料は、チップの高さよりもわずかに高い位置を基板をよぎって引き出され ていく。次に、使用する材料に応じて、加熱により、あるいはＵＶ光を用いて硬 化を行う。例えば、ＵＶ硬化が可能なＺＴ１１００４あるいは加熱硬化が可能な ＺＯＬ３Ａを用いることができる。これらの材料はいずれも、ニューハンプシャ ー州ナシュアのゼオンテクノロジーから入手可能である。(2) Doctor blade In this method, the board on which the chip is attached is placed slightly higher than the top surface of the chip. A frame enclosure is provided (see Figures 5a and 5b). There, Dr. Bure The sealing material is applied to the substrate using a board technique. With this technology, material drips The material is supplied from one end of the board. Based on a doctor blade, a straight blade. It is pulled across the board. The side of the frame is higher than the top of the tallest chip. The material is pulled across the board at a position slightly higher than the height of the chip. To go. Then, depending on the material used, it is hardened by heating or using UV light. make a change. For example, ZT11004, which can be cured by UV, or which can be cured by heat. ZOL3A can be used. Both of these materials are available in New Hampshire. It is available from Zeon Technology, Nashua, MN.

材料をせき止めるためのフレームは、前の節で述べたのと同様に一時的なものを 用いることでできるし、あるいはダイを取り付けるときに同時に基板に対して恒 久的にフレームを取り付けて用いるようにすることもできる。The frame for holding back the material may be temporary, as described in the previous section. This can be done by using a It is also possible to permanently attach a frame for use.

（３）　穴　モールド この技術では、チップ９２が取り付けられた基板９０を、スペーサ要素９１を用 いて平坦なプレート９４から正確に一定距離だけ離して置かれる。距離ｄはチッ プの上部が１ないし２ミル平坦プレート９４から離れるように設定される。また 、シール材料９３でこの構造の３つの側面を取りまき、封止材（図示せず）を平 坦プレート９４の１端９６から導入する。図６８、および６ｂは制御空隙モール ドの平面図および断面立面図である。封止材としては、ＺＯＬ３Ａを用いること ができる。この材料を用いたときには、モールドは１５０℃を越える温度で１５ 分間加熱して封止材料を硬化させる必要がある。封止材の硬化が終了した後に装 置は冷却され、基板から除去される。平坦プレートから基板を容易に離すための 助けとして、シリコーンあるいはフルオロカーボンなどの通常のモールド剥離剤 を用いることができる。平坦プレートとしては、高度の平坦性と、熱的な安定性 を有し、容易に入手することが可能なガラス板を用いることができる。(3) Hole mold In this technique, a substrate 90 on which a chip 92 is attached is separated using a spacer element 91. and is placed exactly a fixed distance from the flat plate 94. The distance d is The top of the plate is set 1 to 2 mils away from the flat plate 94. Also , surround three sides of this structure with sealing material 93 and flatten the sealing material (not shown). It is introduced from one end 96 of the flat plate 94. Figures 68 and 6b are control gap moldings. FIG. Use ZOL3A as the sealing material Can be done. When using this material, the mold can be heated at temperatures above 150°C. The sealing material must be cured by heating for a few minutes. Mount after the encapsulant has finished curing. The substrate is cooled and removed from the substrate. for easy separation of the substrate from the flat plate. To help, use a regular mold release agent such as silicone or fluorocarbon. can be used. High degree of flatness and thermal stability for a flat plate A glass plate that is easily available can be used.

制御空隙モールド技術の新奇な変形を図７ａおよび７ｂに示す。この技術では、 独特なモールド装置１００と、ＵＶ硬化が可能な封止材（図示せず）とを用いる 。この方法では、基板１０２は、真空保持チャック１０４を用いて保持される。A novel variation of the controlled void molding technique is shown in Figures 7a and 7b. With this technology, Using a unique molding apparatus 100 and a UV-curable encapsulant (not shown) . In this method, the substrate 102 is held using a vacuum holding chuck 104.

また、ＵＶ硬化材料は基板の一端からアセンブリの中に導入される。ガラスプレ ート１０６はちょうつがい１０８を用いて取り付けられており、このちょうつが い１０８によってガラス板を基板の上部まで下げられるようになっている。また 、プレート１０６と基板１０２との中間位置の正確なストップ１１０によってガ ラス板がチップ１１２よりも１ないし２ミル高い位置に保持されるようになされ ている。プレートがちょうつがいで下に下げられると、封止材料は強制的に基板 全体にゆきわたる。適量の材料を供給することによって、基板の端から周囲へ絞 り出される過剰な材料を最小にすることができる。このとき、表面張力によって 、封止材料はガラス板に接触したまま留まる。次に、ＵＶ光をガラスを通して照 射し、封止材料をＵＶ光に対して露出する。このとき、マスクを用いることによ って、基板の端を越えてＵＶ光が材料を硬化させてしまうことを防ぐ。Also, the UV curable material is introduced into the assembly from one end of the substrate. glass play The seat 106 is attached using a hinge 108, and this hinge 108 allows the glass plate to be lowered to the top of the substrate. Also , by a precise stop 110 intermediate the plate 106 and the substrate 102. The lath plate is held 1 to 2 mils higher than the tip 112. ing. When the plate is hinged down, the encapsulant is forced onto the substrate. It pervades the whole thing. By feeding the right amount of material, it is squeezed from the edge of the board to the periphery. Excess material extracted can be minimized. At this time, due to surface tension , the sealing material remains in contact with the glass plate. Next, shine the UV light through the glass. and exposing the encapsulant material to UV light. At this time, by using a mask This prevents UV light from curing the material beyond the edges of the substrate.

硬化処理が完了した時点において、封止材は基板上のすべての領域において硬化 されているが、ただし、封止材料が基板をはみ出して絞り出された領域は硬化さ れない。硬化されていない封止材料はアセトンなどの溶剤を用いて容易に洗い流 すことが可能であり、また封止された基板がガラス板から取り外される。この取 り外しを容易する助けとして、シリコーンあるいはフルオロカーボンなどの剥離 剤をガラス板に適用してもよい。室温で液体であり、ＵＶ硬化が可能な封止化合 物として使用可能なものとして、例えばニュー／＼ンブシャー州ナシュアのゼオ ンテクノロジーから入手可能なＺＴＩＩ００４がある。フレーム囲いを用いるこ となしに、最終的に封止材が基板の端部までまわりこんで封止された基板が得ら れる。封止材の」二面はガラスの形状がそのまま写されるので、非常に平坦で欠 陥のない表面が得られる。この工程は材料をほとんど無駄にすることなしに高速 に実行することが可能である。基板がガラス板から剥離できる点まで基板を硬化 させるのに必要なエネルギーは、３３０ｎｍ以下の波長を用いたときには１平方 センチ当たり１ジユールである。なお、ソーダ石灰プｉラス板の代わりに、石英 を用いるとＬＩＶ使用波長を高透過率で透過することができるという点で好適で ある。′工−リー１形贋−１互硬」し−拓よ丈ｉＬ【ンノユ丑これは本発明によ る高度マルチチップモジュールの製造における封止工程の好適な実施例である。Once the curing process is complete, the encapsulant is cured in all areas on the substrate. However, the area where the encapsulating material protrudes from the substrate and is squeezed out will not be cured. Not possible. Uncured encapsulant material is easily washed away using a solvent such as acetone. The sealed substrate can then be removed from the glass plate. This collection Release materials such as silicone or fluorocarbon to aid in easy removal. The agent may be applied to a glass plate. Sealing compounds that are liquid at room temperature and can be UV cured For example, Zeo in Nashua, N.B. There is ZTII004 available from Technology. Using a frame enclosure In the end, the sealing material wraps around the edge of the board and a sealed board is obtained. It will be done. The two sides of the encapsulant mirror the shape of the glass, so they are very flat and have no imperfections. A surface without pits is obtained. This process is fast with little wastage of material. It is possible to execute Cures the substrate to the point where it can be separated from the glass plate When using a wavelength of 330 nm or less, the energy required to It is 1 joule per centimeter. Note that quartz is used instead of soda-lime glass plate. It is preferable to use LIV because it can transmit the wavelength used by LIV with high transmittance. be. ``Work-Lee 1 type fake-1 reciprocal'' 1 is a preferred embodiment of a sealing process in the production of an advanced multi-chip module.

この工程では、十分な量の材料１２０がチップ１２４が取り付けられた基板１２ ２に対して供給され、封止材料が基板上のチップよりも少なくとも２ミル高いｈ だけ基板のどこにおいても高くなるようになされる（図８ａ）。材料を硬化させ た後に、表面をラッピングして、チップの上面と平行な非常に平坦な表面を形成 ゛　する。１実施例においては、封止材料の最終的な厚さは、チップの取り付け の際に同時に基板に取り付けられたアルミナ製のラップストップによって制御さ れる。これらのストップは、１ないし２ミルだけチップよりも厚くなっている。In this step, a sufficient amount of material 120 is deposited on the substrate 12 with the chip 124 attached. 2 and the encapsulant material is at least 2 mils higher than the chip on the substrate. (FIG. 8a). harden the material The surface is then lapped to form a very flat surface parallel to the top of the chip. Do it. In one embodiment, the final thickness of the encapsulant material is controlled by an alumina wrapstop attached to the substrate at the same time. It will be done. These stops are 1 to 2 mils thicker than the tips.

ラップストップに遭遇するまでは、ラップは適度に速い速度で進行するが、ラッ プストップに出会うとラップ速度が急激にゼロになる。The lap progresses at a reasonably fast speed until it encounters a lap stop; When you encounter a push stop, your lap speed suddenly drops to zero.

第２の方法では、図８ｂに示されているように、ダイアモンドラップストップ１ ２６をラッピング押さえ板１２８上に正確にマウントする。ダイアモンドストッ プおよびラップ押さえ板はどちらもイリノイ州シカゴのラップ・マスク・インコ ーポレーティドから入手可能である。この場合でも、ダイアモンドストップがラ ップ板（図示せず）と出会うまではラップが進行するが、ダイアモンドストップ がラップ板と出会うと、それ以上は圧力が基板に加わらなくなりう・ツブ速度は 急激に０になる。この材料の供給、硬化、う・ノブの方法は、これによって実際 上どのような材料をも用いることが可能となり、また封止表面の平坦さと平行度 に関して非常に正確な制御が可能であること、および材料供給プロセスと厚さの 高精度制御とを分離することが可能であるという点において、特に好適である。In the second method, as shown in Figure 8b, the diamond wrapstop 1 26 is accurately mounted on the wrapping press plate 128. diamond stock The wrap and wrap retainer plates are both manufactured by Lap Mask Inc. of Chicago, Illinois. Available from Polated. Even in this case, the diamond stop will The lap progresses until it meets a diamond stop (not shown). When the lap plate meets the lap plate, no more pressure is applied to the plate.・The lap speed is It suddenly becomes 0. This method of feeding, curing, and turning the material is actually It is now possible to use any material, and the flatness and parallelism of the sealing surface can be improved. very precise control over the material feeding process and thickness. This is particularly suitable in that it is possible to separate high-precision control.

この技術の価値をよりよく理解するために、例えばシリコーンポリイミド系のＳ 　Ｐ　Ｉ　１．３５などの溶剤を帯びた封止材料を用いる場合について考察して みよう。この材料は、溶剤中に含まれているために、その他の既知の封止技術に おけるのと同様に溶剤の除去によって収縮が起こるが、封止材料が厚い領域にお いて収縮の程度が著しく、チップの上部部分などの封止材料の薄い領域では厚い 領域におけるほどには収縮が起こらない。その結果、所望の良好な平坦性を封止 材に対して持たせることがおそら（は不可能になってしまう。すなわち、本発明 の硬化法とラップ工程を用いない限り困難である・）６　材料はスピンコード法 によって非常に低速度で供給することが可能であり、続いてベーキングを行って 溶剤を除去する。こうして得られるベーク後の封止材の表面は、平坦ではないか もしれないが、乾燥処理を行ったときに基板のすべての部分を二おいて封止材料 がチップよりも十分に上になっていさえすれば、ラップ処理によって所望の程度 の平坦性を達成することが可能である。封止材料における乾燥および効果処理に よって生じた収縮の影響は、この技術を用いることによって完全に除去されると いうことが理解できるであろう。To better understand the value of this technology, for example, silicone polyimide-based S Consider the case of using a sealing material containing a solvent such as P I 1.35. let's see. This material is incompatible with other known sealing techniques due to its presence in a solvent. Removal of the solvent causes shrinkage, similar to that in areas where the encapsulant is thicker. The degree of shrinkage is significant and thick in areas where the encapsulant material is thin, such as the top part of the chip. Shrinkage does not occur as much as in the area. As a result, the desired good sealing flatness It would probably be impossible to provide this to the material, i.e., It is difficult unless you use the curing method and lapping process.) 6. The material is made using the spin cord method. can be fed at a very low rate by Remove solvent. Isn't the surface of the encapsulant thus obtained after baking flat? It may be that when the drying process is performed, all parts of the substrate should be left with the encapsulating material As long as the tip is sufficiently above the tip, the desired degree can be achieved by lapping. It is possible to achieve flatness of . For drying and effect processing in sealing materials The effects of shrinkage caused by this can be completely eliminated by using this technique. You will understand what I am saying.

この技術の他の利点は封止材料供給工程の単純化である。例えば、この好適な実 施例においては、ＺＴ１１００４をチップが搭載された基板に供給して、４００ ｒｐｍの速度で１５秒間スピンし、次に、封止材が供給された基板をＵＶ照射の 下に置き１平方センチ当たり５ジユールのＵＶエネルギを照射する。これらの全 工程を１分以内に行うことが可能である。Another advantage of this technique is the simplification of the encapsulant supply process. For example, this preferred fruit In the example, ZT11004 is supplied to a substrate on which a chip is mounted, and 400 rpm for 15 seconds, then the encapsulant-applied substrate was exposed to UV irradiation. Place it below and irradiate it with 5 joules of UV energy per square centimeter. All of these The process can be carried out within 1 minute.

封止材料は実際上チップの上面よりもさらに上まであるので、また封止材料は低 粘度の液体であるので、他のプロセス中において発生して捕獲された泡やモール ド表面からの汚染粒子あるいはドクターブレードの汚れが除去される。この工程 は非常に簡単に実施することができ、また、プロセス誤差の許容度も非常に大き い。Since the encapsulant is actually above the top of the chip, the encapsulant is also Because it is a viscous liquid, it is free from bubbles and mold that are generated and captured during other processes. Contaminant particles from the doctor surface or dirt on the doctor blade are removed. This process is very easy to implement and has a very high tolerance for process errors. stomach.

この好適な実施例においては、ラップ研磨剤として６００ミリリツトルのＳＭＡ 　５と、１／３の５ＡＣ５と残りは水とからなる１ガロンのビークルとを混合さ せた５ＭＡ３とを用いる。１５インチのスピットファイア・ラップ装置を用いて ６０ｒｐｍのラップ板回転速度で全部で１２分間のラップを行うことにより、チ ップの上面よりも１ミルさらに厚く、平坦な封止表面を確実に得ることが可能で ある。In this preferred embodiment, 600 milliliters of SMA is used as the lapping agent. 5 and a 1 gallon vehicle consisting of 1/3 5AC5 and the remainder water. 5MA3 is used. Using a 15-inch Spitfire wrap device By lapping for a total of 12 minutes at a lapping plate rotation speed of 60 rpm, 1 mil thicker than the top of the cup to ensure a flat sealing surface. be.

ラップが終了した表面をスクラップすると、次の貫通孔形成工程の準備が整った ことになる。非常に高速な回路における場合のように封止材料表面をポリッシュ することが望ましいこともあるが、そのような場合には、いわゆるハードコート 層を設けるようにすることかできる。これは、所望の誘電体材料を通常比較的高 速でスピンすることによってか、あるいはスプレーによってハードコート材料を 比較的薄くコートしラップ工程で本質的に発生するスクラッチを充填することに よって行われる。この好適な実施例では、ＺＴ１１００４をハードコートとして も用いている。このコートは、６．　００Ｏｒｐｍでスピンし、１平方センチ当 たり０．　５ジユールのＵｖエネルギーを照射し、次いで１５０℃で５分間のべ −りを行い、さらに２２０℃で２０分間のベークを行うことで達成される。ラッ プされた表面は非常に良好なぬれと流延性とを示す。Once the lapped surface is scraped, it is ready for the next through-hole formation step. It turns out. Polish the encapsulant surface as is the case in very high speed circuits In such cases, so-called hard coat It is possible to provide layers. This makes the desired dielectric material typically relatively expensive. Apply hard coat material by spinning at high speed or by spraying. By using a relatively thin coating to fill in the scratches that essentially occur during the lapping process. Therefore, it is done. In this preferred embodiment, ZT11004 is used as the hard coat. is also used. This coat is 6. Spin at 00 rpm, per square centimeter Or 0. Irradiated with 5 joules of UV energy, then heated at 150℃ for 5 minutes. This is achieved by carrying out - rinsing and then baking at 220°C for 20 minutes. Rat The coated surface exhibits very good wetting and flowability.

ＩＵＬ几Ωｊ１ 貫通孔をポリマー誘電体中に形成するには、３つの異なった方法を用いることが 可能である。すなわち、リアクティブ・イオン・エツチング、フォト・パターニ ング、およびレーザ溶融加工の３つである。IUL Ωj1 Three different methods can be used to form through holes in polymer dielectrics. It is possible. i.e. reactive ion etching, photo patterning There are three types of processing: processing, and laser melt processing.

この技術は封止材料中に貫通孔を形成するのに好適な方法である。これは、カナ ダのオンタリオのルモエックス・インコーポレティドから入手可能なルモエック ス・レーザ加工装置を用いて実行できる。この装置では溶融は所望の貫通孔の大 きさの５倍の大きさの開口を用い、この開口の像を５×の縮小率で基板表面上に 形成することによって行われる。用いｍＪのエネルギーを有する２４８ｎｍの波 長のレーザパルスを１００パルスである。このエネルギーでこのパルス数を照射 すれば３ミルまでの材料を十分に溶融することができる。This technique is a suitable method for forming through holes in the sealing material. This is kana Lumoex, available from Lumoex, Inc. of Ontario, D.A. It can be performed using laser processing equipment. With this device, melting is performed to achieve the desired through-hole size. Using an aperture that is 5 times the size of the substrate, an image of this aperture is placed on the substrate surface at a reduction rate of 5x. It is done by forming. 248 nm wave with energy of mJ used The length of the laser pulse is 100 pulses. Irradiate this number of pulses with this energy This allows for sufficient melting of materials up to 3 mils.

１．５ミルの厚さしかない材料を用いているので、この条件はプロセス条件とし て非常に余裕をもっている。さらに、アルミナあるいは集積回路の金の回路パッ ドによってレーザエネルギーが有効に消費される。これによって、これらのパッ ドがレーザエネルギーによって溶融してしまうことが防がれている。Since we are using material that is only 1.5 mil thick, this condition is considered a process condition. I have a lot of leeway. In addition, alumina or integrated circuit gold circuit pads Laser energy is effectively consumed by the code. This allows these patches to This prevents the metal from being melted by the laser energy.

メ　ライズおよびパ　−ンン メタライズの方法として好適なのはスパッタである。その理由は、スパッタは金 属パッドがら酸化物を除去する能力が゛　あり、また金属とポリマーとの間で非 常に優れた密着性が得られるからである。スパッタの例としては、バルザーのモ デル４５０スパツタ装置を用い、封止に関連して説明したようにして準備された 材料と貫通孔が形成された断面を装置中に置く。以下の条件を用いる。装置を初 期圧力ＩＥ−６Ｔｏｒｒまで真空引きする。次にアルゴンを１ｍＴｏ　ｒ　ｒの 圧力で１０ｃｃ／ｍｉｎの流量で導入する。そして、最初に、１゜０００ワツト のパワーレベルで３分間、基板をパックスバッタする。これは、貫通孔を介して 露出している金属パッドの表面の酸化物を除去するために行うものである。次に 、マグネトロンスパッタユニットを用いてチタンのターゲットを２゜２ｋＷのパ ワーレベルでクリーニングする。クリーニング時間は１分とした。次いで、チタ ンを部品上に８分間スパッタした。これによって、およそ１０００オングストロ ームの厚さのコートがなされた。次に、マグネトロンスパッタヘッドを用いて銅 を２．２ｋＷでスパッタした。銅のターゲットは、まず最初に１分間のクリ−ニ グを行ってから後に４０分間基板上へのスパッタを行った。これによって、２ミ クロンの厚さの銅が得られた。次に、再びチタンを１０００オングストロームの 厚さスパッタして、チタン−銅−チタンのサンドウィッチ構造を形成した。２ミ クロンの鋼はほとんどの応用においては十分なものである。Melting and panning Sputtering is preferred as the metallization method. The reason is that sputtering is gold. It has the ability to remove oxides from metal pads, and also has the ability to remove non-oxidants between metals and polymers. This is because excellent adhesion can always be obtained. An example of spatter is Balzer's model. Prepared as described in connection with sealing using a Dell 450 sputtering machine. Place the material and the section with the through holes in the device. The following conditions are used. equipment first Evacuate to initial pressure IE-6 Torr. Next, add argon to 1 mTorr. The pressure is introduced at a flow rate of 10 cc/min. And first, 1゜000 watts Pax the substrate for 3 minutes at a power level of . This is done through the through hole. This is done to remove the oxide on the surface of the exposed metal pad. next , a titanium target was spun at 2°2kW using a magnetron sputtering unit. Clean at low level. The cleaning time was 1 minute. Next, Chita sputtered onto the part for 8 minutes. This results in approximately 1000 angstroms. A coat of 100 ml thick was applied. Next, use a magnetron sputter head to sputter the copper. was sputtered at 2.2kW. Copper targets should first be cleaned for 1 minute. Sputtering was performed on the substrate for 40 minutes after the sputtering. With this, 2 mi A copper thickness of Kron was obtained. Next, 1000 angstroms of titanium was added again. A titanium-copper-titanium sandwich structure was formed by thickness sputtering. 2 mi Kron's steel is sufficient for most applications.

より厚いメタライズが可能な他の方法として、次のようにすることもできる。３ 分間のバックスパッタを行った後に、上記の場合と同様にしてチタンを８分間ス パッタし、さらにその後に銅を８分間スパッタする。このようにすると、鋼の厚 さはおよそ２０００から３０００オングストロームとなる。Another method that allows thicker metallization is as follows. 3 After back sputtering for 8 minutes, sputter titanium for 8 minutes in the same way as above. Sputter and then sputter copper for 8 minutes. In this way, the thickness of the steel The thickness is approximately 2000 to 3000 angstroms.

この時点で、基板をスパッタリング・チャンバから取り出し、電気メッキを用い て銅をさらに厚く形成させる。銅の基板への電気メッキは１平方インチ当たり３ ５Ａのメッキ電流を行う。この電流密度で１０分間電気メツキを行うと、６ミク ロノの厚さに鋼をコートすることができる。２０分間行えば１２ミクロンの厚さ にコートできる。電源供給用としては、あるいはある種のＩ１０パッド構造に対 しては１２ミクロンの厚さが望ましい。電気メッキが終了した後に、最上層に接 着用金属を電気メッキ（例えばクロム）かあるいはスパッタ（例えばクロムまた はチタン）を用いて形成する。チタンのスパッタは上記のように真空引きを行っ た後に３分間のクリーンアンプを行い、さらにターゲットのクリーニングを１分 間行ってからチタンを８分間スパッタすることによって行う。At this point, the substrate is removed from the sputtering chamber and electroplated. to make the copper thicker. Electroplating on copper substrates is 3 per square inch. A plating current of 5A is applied. When electroplating is performed for 10 minutes at this current density, 6 microns Steel can be coated to the thickness of the rono. 12 micron thickness after 20 minutes can be coated. For power supply or for some type of I10 pad structure. A thickness of 12 microns is desirable. Connect to the top layer after electroplating is complete. The donning metal may be electroplated (e.g. chromium) or sputtered (e.g. chromium or is formed using titanium). For titanium sputtering, vacuum as described above. After that, perform a clean amplifier for 3 minutes, and then clean the target for 1 minute. This is done by sputtering titanium for 8 minutes.

パターン形成は、レジストをスピンコードし、このレジストにパターンを形成し 、さらに適当なエッチャントを用いてエツチングすることによって行われる。例 えば、ＡＺＰ４６２０の型のレジストを用いることが可能である。このレジスト は２．００Ｏｒｐｍで２０秒間スピンコードし、次いで１００℃で１０分間乾燥 させて用いる。このレジストはポジ型のレジストであり、マスクを介して１平方 センチ当たり２０ＯｍＪのエネルギーで露光することができる。露光後、珪酸ナ トリュウムの０．ＩＮ溶液でレジストの現像を行う。チタン−銅−チタンのメタ ライズがされているものと仮定すると、エツチングプロセスは以下のようにして 行う。まず最初に、マサチュセッツ州ローリ−のトランセン・カンパニーから入 手可能なＴＰＴエッチを水に１：１２に希釈した溶液に浸す。Pattern formation involves spin-coding a resist and forming a pattern on this resist. , and further etching using a suitable etchant. example For example, it is possible to use a resist of the AZP4620 type. This resist Spin code at 2.00 rpm for 20 seconds, then dry at 100°C for 10 minutes. Let it be used. This resist is a positive type resist, and one square Exposure can be performed with an energy of 20 OmJ per centimeter. After exposure, sodium silicate Thorium 0. Develop the resist with IN solution. Titanium-copper-titanium meta Assuming that the etching is done, the etching process is as follows: conduct. First, it was purchased from Transcen Company in Raleigh, Massachusetts. Soak the available TPT etch in a solution diluted 1:12 in water.

このエツチングはおよそ２２秒間行う。次いで、塩化第２鉄を水に１．１０で希 釈したエツング液中に浸す。このエツチング液で１分間エチングをすると、２ミ クロンの鋼をエツチングすることができる。塩化第２鉄によるエツチングが終了 したら、リンスを行い、さらにＴＰＴエツチング液に浸す。This etching is performed for approximately 22 seconds. Next, dilute ferric chloride in water to 1.10 Soak in diluted Etsung solution. Etching for 1 minute with this etching solution results in 2mm Can etch Cron steel. Etching with ferric chloride is completed. After that, rinse it and immerse it in TPT etching solution.

この時点において、基板にアセトンを浸してスピンドライすることによってレジ ストを除去することができる。高湿度における応用の場合のように銅のマイグレ ーションが問題となるときには、いくつかのステップをさらに追加すると耐湿性 を劇的に改善することが可能である。これらのステップ中の１つとして、露出し ている銅の表面部分をすべて無電解金材料を用いて金メッキするステップがある 。まず、最初に基板を５％のクエン酸溶液に１分間浸してから、次に無電解金メ ッキを５０℃の溶液で１０分間行う。これによって湿気の中での銅のマイグレー ションを防ぐのに十分な厚さの金をコートすることが可能である。銅の露出領域 を金でコートすることによって耐湿性を改善するこの技術は特に新奇なものであ ると信じられる。At this point, the resist is removed by soaking the substrate in acetone and spin-drying it. The strike can be removed. copper migration, such as in high humidity applications. When moisture resistance is an issue, a few extra steps can improve moisture resistance. can be dramatically improved. One of these steps is to expose There is a step of gold plating all the surface parts of the copper using electroless gold material. . First, the substrate was first immersed in a 5% citric acid solution for 1 minute and then electroless gold plated. Exposure is carried out in a solution at 50°C for 10 minutes. This allows the migration of copper in moisture. It is possible to coat the gold with sufficient thickness to prevent corrosion. Exposed area of copper This technique of improving moisture resistance by coating gold with gold is particularly novel. I believe that.

”に　７　ための さらに配線層を加えるには、スピンあるいはスプレーによって誘電体材料をモジ ュール上にコートし、貫通孔を形成し、メタライズを行い、このメタライズ金属 にパターンを形成することによって行う。これらのステップの中でまだ説明して いない唯一のステップは誘電体層を新たに形成するためのステップである。誘電 体層がエポキシの場合には、以下のようにして行う。エポキシ材料を濃硫酸溶液 中に１０秒間浸してから、ＤＩ水で１分間完全にリンスを行い、スピンドライあ るいはホットプロパツール乾燥を行う。この時点で、ＺＴ１１００４を３．００ Ｏｒｐｍでスピンコードし、１平方センチ当たり１ジユールのエネルギーを用い てｔＪ　Ｖ硬化を行う。” for 7 To add additional interconnect layers, modify the dielectric material by spinning or spraying. This metallized metal is This is done by forming a pattern. Among these steps still explained The only step missing is the step for forming a new dielectric layer. dielectric If the body layer is epoxy, proceed as follows. Epoxy material in concentrated sulfuric acid solution Soak in water for 10 seconds, rinse thoroughly with DI water for 1 minute, and spin dry. Otherwise, dry with hot propatool. At this point, ZT11004 is 3.00 Spin code with Orpm and use energy of 1 joule per square centimeter. Then perform tJV curing.

ｔＪ　Ｖ硬化に次いで、エキシマレーザを用いて貫通孔の形成を行−）、、さら にメタライズを行ってこれにパターンを形成する。After tJ V curing, through holes are formed using an excimer laser. metallize and form a pattern on it.

誘電体材料のポストベークはメタライズ・パターーン形成工程の前か才たは後で 行う。なお、もし各誘電体層ごとにポストベークを行わないようにすれば、すな オ）もプロセスの最後までポス１−ベークを途中では行わないようにすれば、明 らか番ごプロセス時間を短縮化することができる。Post-baking of dielectric materials can be done before or after the metallization/patterning process. conduct. Note that if post-bake is not performed for each dielectric layer, E) is also clear if you do not perform post-1-bake until the end of the process. It is possible to shorten the process time for the process.

池の中間誘電体層として、デュポンから入手可能な上記のＶＡＱＳ材料から特別 にガラス添加物と着色剤とを除いたものを用いることができる。この材料を２． ＯＯＯｒｐｍの速度でスピンコードして、１００℃で１０分間乾燥させてから、 １平方センチ当たり１００ｍＪのエネルギーの光で露光を行う。次に材料を１％ 炭酸ナトリウム溶液中で２分間現像を行う。さらに１平方センチ当たり２′）ニ ールのＵＶエネルギーに露出させることによってポスト硬化を行い、次いで２２ ０℃で２０分間ベークを行う。As the intermediate dielectric layer of the cell, special However, it is possible to use one without glass additives and colorants. Add this material 2. Spin code at a speed of OOOrpm, dry at 100°C for 10 minutes, and then Exposure is performed with light having an energy of 100 mJ per square centimeter. Next, add 1% of the material Development is carried out in sodium carbonate solution for 2 minutes. Furthermore, 2') d per square centimeter Post-curing is performed by exposure to UV energy at 22° C. Bake for 20 minutes at 0°C.

ＩＩｌ、　Ａ　Ｍ　ＣＭ　の　夕とそのこの節では、特定の分野における最適化 を図り、あるいは改良を行うための基本的な構造に対するいろいろな変形を開示 する。特に、この節では、入出力、次の階層との接続、高速動作のための最適化 、および修理可能な気密構造についてその構造と方法とについて説明する。IIl, A M CM's evening and this section will focus on optimization in specific fields. Discloses various modifications to the basic structure to achieve or improve do. In particular, this section deals with input/output, connections with the next layer, and optimizations for high-speed operation. , and the structure and method of a repairable airtight structure.

Ω　′　１　びその　の　１ｔ”　・のための　′か゛め処１−を」−１犬」１ 箱 集積回路が、この技術によって相互結線することができる唯一の電子部品である というわけではないことは、当業者には明らかであろう。この節では、基板上の 他のＩＣとともに基板に取り込み、相互結線を行ってマルチチップモジュールの 全体としての機能をつけ加えることが可能な構造について、特に製造された段階 での構造について開示する。この方法の利点は特別な処理をあらかじめ別途独立 に回路に対して施しておき、それをマルチチップモジュールに組み込んで、その 特別に施された処理が有する利点をマルチチ・ノブモジュール中において発揮で きるようにすることができるということである。例示として４つのあらかじめ処 理された回路と、それをいかにしてＡＭＣＭに取り込むかについて以下に説明す る。Ω'　　1　and its 1t''. box Integrated circuits are the only electronic components that can be interconnected using this technology It will be clear to those skilled in the art that this is not the case. In this section, we will discuss It is incorporated into a board together with other ICs and interconnected to form a multi-chip module. For structures that can add functionality to the overall structure, especially at the manufactured stage. Disclose the structure of. The advantage of this method is that special processing is required separately and independently. the circuit in advance, incorporate it into a multi-chip module, and then The benefits of the special treatment can be realized in multi-chip knob modules. This means that it is possible to make it possible to do so. As an example, four pre-processing The following describes the developed circuit and how it is incorporated into AMCM. Ru.

すなわち、フレキンプルＴ　Ａ　Ｂ配線、ワイヤボンドランド、リードフレーム アセノビル、および電源供給システムの４つについて説明する。In other words, flexible T A B wiring, wire bond land, lead frame Acenovir and the power supply system will be explained.

図９は、高度マルチチップモジュールの基本構造に対して組み込まれたフレキシ ブルＴＡＢ　１３０の断面立面図である。Figure 9 shows the integrated flexibilities for the basic structure of the advanced multi-chip module. FIG. 3 is a cross-sectional elevational view of bull TAB 130.

基本的なフレク、ソス回路は市販品として入手可能な種類のものであり、例えば シェルダル・インコーポレーテイドから人手できる。このようなフレックス回路 は一度に大量に製造して、その後に個々の適当な大きさのストリップに切断され る。The basic flex and sous circuits are of the type that are commercially available, such as You can get help from Sheldal Incorporated. Flex circuit like this are manufactured in large quantities at one time and then cut into individual strips of appropriate size. Ru.

これらのストリップをマルチチップモジュールに組み込むと、例えば、マルチチ ップモジュールをプリント回路基板に結線するためのフレキシブル大容量Ｉ１０ として用いることができる。あらかじめ処理ずみのフレックス結線１３０は、チ ・ツブ１３４を基板１３６上に取り付けるときに同時にマルチチップモジコール に組み込む。ＴＡＢ結線は、基板ベース１３６に対して接着して取り付ける（１ ３８）。ＴＡＢの上面は、集積回路チップの上面と実質的に同一平面となってい る（図１０ａおよび１０ｂを参照）。このようにして、回路チップ同志を結線す る配線層１４０を、同時に人出力ＴＡＢに対しても結線することが可能である。When these strips are incorporated into multichip modules, e.g. Flexible high capacity I10 for connecting top module to printed circuit board It can be used as The pre-processed flex termination 130 is ・When installing the knob 134 on the board 136, simultaneously attach the multi-chip module Incorporate into. The TAB connection is attached by adhesive to the board base 136 (1 38). The top surface of the TAB is substantially flush with the top surface of the integrated circuit chip. (see Figures 10a and 10b). In this way, you can connect circuit chips together. It is possible to connect the wiring layer 140 to the human output TAB at the same time.

ＴＡＢ　１３０の外側の部分１３１が封止材および誘電体材料に覆われないよう にし、また全工程においてこれを保護するための手段を得るように注意を払う必 要がある。これは、金属層１４２をおよそ１ミクロンの厚さに堆積させて、保護 が必要な領域に対してこの金属層のパターンを形成することによって達成される 。プロセスをさらに続行させて、上記のようにＴＡＢの全表面が封止用ポリマー １４４で覆われるようにする。これは次いでエキンマレーザ溶融加工によって除 去することができる。エキシマレーザによってポリマー１４４は溶融されるが、 堆積された金属１４２と出会うと溶融はそこで停止する（図１０ｂ参照）。もし 、堆積金属が適切に選択されていれば、堆積金属を選択的にエツチングして除去 することは容易である。例えば、ＴＡＢポンディングに普通に用いられる金属と しては銅に実際の接続部分に金または半田パッドを具備させたものが用いられて いる。アルミニウムを真空蒸着あるいはスパッタ技術によって１ミクロンの厚さ に堆積させて用いると、後に５％水酸化ナトリウムなどの基本的なエツチング液 を用いて容易に除去することができる。Make sure that the outer part 131 of the TAB 130 is not covered with the sealant and dielectric material. Care must be taken to ensure that the There is a point. This is done by depositing a metal layer 142 approximately 1 micron thick to provide protection. is achieved by patterning this metal layer over the required areas. . The process is continued further so that the entire surface of the TAB is coated with the encapsulating polymer as described above. 144 so that it is covered. This is then removed by Ekinmar laser melt processing. can be removed. Although the polymer 144 is melted by the excimer laser, Melting stops when deposited metal 142 is encountered (see Figure 10b). if , if the deposited metal is properly selected, selectively etches and removes the deposited metal. It's easy to do. For example, metals commonly used for TAB bonding For example, copper with gold or solder pads on the actual connections is used. There is. Aluminum is deposited to a thickness of 1 micron using vacuum evaporation or sputtering techniques. When used as a deposit, a basic etching solution such as 5% sodium hydroxide can be It can be easily removed using

このとき、半田、金あるいは銅を腐食することなしに、アルミニウムだけを１分 以内にエツチングすることが可能である。At this time, only aluminum can be soldered for 1 minute without corroding solder, gold or copper. It is possible to perform etching within

図１０ａおよび１０ｂにこのプロセスを異なる段階について示しである。図１０ ａは、前の節で説明した封止、貫通孔形成、および金属パターンが形成された後 の状態の基板を示したものである。一方、図１０ｂは、ポリマーのエキシマ溶融 加工を行った後の部分を示したものである。また、図９はアルミニウムの選択エ ツチングを行った後の最終的な製品の状態を示している。Figures 10a and 10b illustrate this process at different stages. Figure 10 a after the sealing, through-hole formation, and metal pattern are formed as described in the previous section. This figure shows the board in this state. On the other hand, Figure 10b shows the excimer melting of the polymer. This shows the part after processing. In addition, Figure 9 shows the selected aluminum This shows the final state of the product after stitching.

パターンが形成されたアルミニウム保護層を付加することは以下のようにして達 成することができる。まず、処理済みのＴＡＢ回路アレイをバルザーズ４５０ス パッタ装置の中に置く。ＩＥ−６Ｔｏｒｒまで３０分間真空引きを行った後に、 １ｍＴｏｒｒの圧力のアルゴンをチャンバー内に導入して、アルミニウムターゲ ットを２．２ｋＷで１分間スパッタクリーニングする。次にアルミニウムをＴＡ Ｂ配線アレイ上に３０分間スパッタすると、１ミクロンの厚さのアルミニウムコ ートが得られる。次いで、アルミニウムのパターン形成を以下のようにして行う 。まず、ＡＺＰ４６２０レジストを２゜００Ｏｒｐｍで２０秒間スピンコードし 、さらにオーブン中にて９５℃で２０分間ベークを行う。露光条件は１２０ｍＪ である。現像は、１％珪酸ナトリュウム溶液中で３０秒間行う。アルミニウムの エツチングを２％水酸化ナトリウム溶液中で行い、アセトンに１分間、さらにホ ットメタノールに１分間浸してレジストを除去する。次いでＴＡＢ回路を乾燥す る。この時点で、通常の切断技術を用いて個々のＴＡＢ回路をアレイから切り出 す。Adding a patterned aluminum protective layer is accomplished as follows: can be achieved. First, the processed TAB circuit array was installed on a Balzers 450 Place it in the putter device. After evacuating to IE-6 Torr for 30 minutes, Argon at a pressure of 1 mTorr was introduced into the chamber to remove the aluminum target. Sputter clean the kit at 2.2 kW for 1 minute. Next, aluminum is TA Sputtering for 30 minutes onto the B wiring array produces a 1 micron thick aluminum coating. You can get a discount. Next, pattern formation of aluminum is performed as follows. . First, spin code the AZP4620 resist at 2°00 rpm for 20 seconds. , and further baked in an oven at 95° C. for 20 minutes. Exposure condition is 120mJ It is. Development is carried out in a 1% sodium silicate solution for 30 seconds. aluminum Etching was carried out in 2% sodium hydroxide solution, then in acetone for 1 minute and then in hot water. Remove the resist by soaking it in hot methanol for 1 minute. Then dry the TAB circuit. Ru. At this point, cut the individual TAB circuits from the array using standard cutting techniques. vinegar.

あらかじめ処理された回路の第２の例は、ワイヤボンディングのための一連のラ ンドである。これらの回路は、（・ソチプロセスによって作成された後、集積回 路チップにおけるの同様にして切り出されるか、あるいはレーザスクライブされ る。A second example of a preprocessed circuit is a series of lines for wire bonding. It is These circuits were created by the Sochi process and then integrated It can be cut out or laser scribed in the same way as in a road chip. Ru.

これらは、ダイアタッチプロセスの際に取り付けられて通常のプロセスステップ を受ける。典型的には、アルミニウムを１から２ミクロンの厚さにデポジットし た後にワイヤボンド用のランドパターンを形成したアルミナ基板が用いられる。These are installed during the die attach process and are a normal process step. receive. Typically, aluminum is deposited to a thickness of 1 to 2 microns. After that, an alumina substrate on which a land pattern for wire bonding is formed is used.

図１１ａおよびｌｌｂはワイヤボンドランド１５２と、ランディング領域１５３ を具備したモジュール１５０の平面図および断両立面図である。なお、電気的な 接続１５６の形成は、集積回路チップ１５４のパッドへの電気的な接続を形成す る場合におけるのと全く同じプロセスによってなされる。なおまた、上記プロセ スが終了した後に、エキシマレーザを用いてワイヤポンディングが行われる領域 １５５からポリマー材料の除去を行う。この技術を用いると、非常に多数のワイ ヤボンドランド１５２を同時に処理して多数のマルチチップモジュール上に用い ることが可能であるので、ワイヤボンドランドを準備するための努力とモジュー ルを準備するための努力とを２つのより効率の良い仕事に分離することができる 。Figures 11a and 11b show wire bond lands 152 and landing areas 153. FIG. 3 is a plan view and a cross-sectional elevation view of a module 150 including a module 150. FIG. In addition, electrical Forming connections 156 forms electrical connections to pads on integrated circuit chip 154. It is done by exactly the same process as in the case of Furthermore, the above process The area where wire bonding is performed using an excimer laser after the Removal of polymeric material from 155 is performed. Using this technique, a very large number of Process Yabonland 152 simultaneously and use it on many multi-chip modules. Efforts and modules to prepare wire bond lands as possible The effort to prepare the file can be separated into two more efficient tasks. .

図１２は、第３のあらかじめ処理された回路の例を示したものである。すなわち 、これは、２層の電源およびグラウンド供給システムである。この例においても 、電源およびグラウンドストリップ１６０および１６２は高度マルチチップモジ ュール１６４の製造とは独立に別途作成される。比較的複雑な電源およびグラウ ンドパス構造を作成することが可能であり、かなり多数の層からなる電源および グラウンドバス１６０．１６２を厚い導体を用いて形成することができる。これ らも、ダイ１６６を取り付けるときに同時に取り付けられて、多数の電源レベル からなる強力な電源・グラウンド供給ラインを、必要な信号層の数を増加させる ことなしに形成することができる。特に、この発明を用いることによって電源・ グラウンド供給回路の上に信号相互結線層を形成することが可能となる。FIG. 12 shows an example of a third pre-processed circuit. i.e. , which is a two-layer power and ground supply system. Also in this example , power and ground strips 160 and 162 are advanced multichip modules. It is produced separately and independently from the production of the module 164. Relatively complex power supplies and graphs It is possible to create a power and Ground buses 160, 162 can be formed using thick conductors. this are also installed at the same time when installing die 166 to provide multiple power levels. Consisting of strong power and ground supply lines, increasing the number of signal layers required It can be formed without any problem. In particular, by using this invention, power supply and It becomes possible to form a signal interconnection layer on top of the ground supply circuit.

１ＵＩＪ　パ・・ドアレイ　その　゛ この節では、マルチチップモジュールを次の相互結線レベルに直接に接続するこ とを可能とするための構造を高度マルチチップモジュールの基本構造の上に作成 するのに必要なプロセスについて説明する。次の相互結線レベルとしては、例え ば通常の単純なプリント回路基板を用いることができる。1UIJ Pa. Doorley Sono This section describes how to connect multichip modules directly to the next interconnect level. A structure is created on top of the basic structure of an advanced multi-chip module to enable Describe the process required to do so. For the next interconnection level, for example For example, an ordinary simple printed circuit board can be used.

この構造では、マルチチップモジュールの上部全表面を人出カパッドアレイで覆 い、これを介してマルチチ・ノブモジュールの中の回路と接触可能となされてい る。このｄラドアレイから通常の回路基板への接続は、例えば、シンチ・インコ ーポレーティドから入手可能なボタンコンタクトを用いて行うことが可能である 。In this structure, the entire upper surface of the multi-chip module is covered with an output capacitor array. It is possible to contact the circuit inside the multi-chip knob module through this. Ru. Connections from this d-rad array to a regular circuit board can be made using, for example, Cinch Inco. This can be done using button contacts available from Polated. .

特定の構造・方法についての開示説明を行う前に、従来技術について説明をして おこう。ボタンコンタクトとは、１つの回路基板を他の回路基板と相互接続する こと、あるいは集積回路を収納したパッケージを回路基板に接続することを目的 としたものである。ここに開示する構造の際立った特長は、入出力パッドがマル チチップモジュールの上部表面を完全に覆うことが可能であることである。例え ば、図１３は、マルチチップモジュール１７０に面配置型パ・ラドアレイ構造１ ７２を配備した状態を示している。また、図１４はこの構造を通常のプリント回 路基板１７４にボタンコンタクト１７６を用いて接続させた状態を示した断両立 面図である。Before disclosing and explaining specific structures and methods, I would like to explain the prior art. Let's light it. Button contacts interconnect one circuit board with another circuit board. or for connecting a package containing an integrated circuit to a circuit board. That is. A distinctive feature of the structure disclosed here is that the input/output pads are It is possible to completely cover the upper surface of the chip module. example For example, FIG. 72 is shown in a deployed state. Also, Figure 14 shows this structure in the normal printing process. A state in which the button contact 176 is connected to the circuit board 174 is shown. It is a front view.

本発明の新奇と考えられる１の特徴は、モジュールの配線された部品を収納する 領域を別途独立に必要とすることなしに、入出力パッド１７２のアレイをモジュ ール１７０の表面１７１全体にわたって配置させることができることである。One feature of the invention that is considered novel is that it accommodates the wired components of the module. An array of input/output pads 172 can be modularized without requiring separate areas. It is possible to arrange it over the entire surface 171 of the roller 170.

特に、プリント回路基板においては、部品を回路基板の周囲のボタンコンタクト が配備されている領域まで結線するための領域を別途わきに設ける必要がある。Particularly on printed circuit boards, components are placed around button contacts around the circuit board. It is necessary to provide a separate area for wiring to the area where the

ところが、ここに開示する構造を用いた場合には、パッドを結線される部品１７ ３の真上に置くことが可能である。例えば、もしオーツ（レイ型の手法をこのよ うな構造に対して採用したとしたら、隣接の電気部品と部品との間の橋絡によっ てこの構造はボタンコンタクト力を支持することができなくなってしまい、部品 と部品との間に配置されたパッドはボタンコンタクトの力を受け入れることがで きないであろう。However, when the structure disclosed herein is used, the component 17 to which the pad is connected It is possible to place it directly above 3. For example, if Oates (Ray type method) If adopted for such a structure, bridges between adjacent electrical components may occur. The lever structure is no longer able to support the button contact force and the part The pad placed between the button and the component can accept the force of the button contact. It probably won't happen.

本発明の新奇と信じられる他の特徴は、電子部品までの配線の長さが非常に短く なされた配線構造を有するコンタクトパッドを提供できることである。典型的に は、パッドから関連する接続すべき電子部品までの距離は数ミルの程度である。Another feature of the invention that is believed to be novel is that the length of the wiring to the electronic components is extremely short. It is possible to provide a contact pad having a wiring structure made by the present invention. typically The distance from the pad to the associated electronic component to be connected is on the order of a few mils.

一方、パッドと電子部品とを互いに分離したシステム（部品の周辺にパッドを具 備している）では、数分の１インチもの配線長さが必要とされる。On the other hand, a system in which pads and electronic components are separated from each other (pads are placed around the components) ) requires wire lengths of a fraction of an inch.

この構造の他の新奇な特徴は、回路基板への結線を行うためのＩ１０パッドアレ イをモジュールの一方の面に設け、他方の面には、熱放散面を具備すやようにで きることである。Another novel feature of this structure is the I10 pad array for making connections to the circuit board. on one side of the module and a heat dissipating surface on the other side. It is possible.

これは、図１４を見れば容易に理解できよう。チップは平坦な基板に直接にマウ ントされているので、基板の反対側の面１８０を介して熱が容易に逃げていくこ とができる。これ１ま、この開示の最初の部分で詳細に示した。図１４の構造の 新奇な特徴は、熱放散がチップ１７３から基板１８２を介してヒートシンク１８ ４へと直接的な経路を通ってなされる一方で、入出力は熱放散とは逆向きの方向 にチップ１７３から配線１８１、入出力パッド１７３へとやはり直接的な経路で 行われることである。通常の回路基板を用いた方法では、入出力と同じ側に直接 的な熱的接続を実現することは困難である。従って、他の構造では入出力距離が 犠牲になるか、あるいはヒートシンクまでの最小熱伝導経路長が犠牲になってし まうかどちらかである。This can be easily understood by looking at FIG. The chip is mounted directly onto a flat board. heat is easily dissipated through the opposite side 180 of the substrate. I can do it. This has been shown in detail in the first part of this disclosure. The structure of Figure 14 A novel feature is that heat dissipation is carried out from the chip 173 through the heat sink 182 through the substrate 182. 4 through a direct path, while input and output are in the opposite direction of heat dissipation. There is also a direct route from the chip 173 to the wiring 181 and the input/output pad 173. It is something that is done. In the method using a normal circuit board, the It is difficult to achieve a good thermal connection. Therefore, for other structures, the input/output distance is or the minimum thermal conduction path length to the heat sink. It's either good or bad.

ここに開示する構造の他の新奇な特徴は、内部テスト点を備えてそれに接触する ことが可能とすることができることである。内部テスト点へ接触する能力は従来 の回路基板をテストするために広く用いられてきた。いわゆるくぎ床テスターを 用いて回路基板上のあらゆる点に走っているパッドとの接触をとる方法である。Other novel features of the structure disclosed herein include internal test points that contact it. It is possible to do that. The ability to contact internal test points is conventional has been widely used to test circuit boards. The so-called nail bed tester This is a method of making contact with pads running at all points on the circuit board.

この方法は内部ノードを観察したり、あるいは内部ノードに対して論理信号を与 えたり、高速化のための刺激を与えたり、あるいはシステムのテストをできるよ うにするのに非常に有用である。本発明がなされるまでは、このような能力はマ ルチチップモジュールに対して適用することはできなかった。”チップオンボー ド”技術においては、２つの要因によってこのような能力の適用が阻まれている 。This method allows you to observe internal nodes or apply logic signals to internal nodes. to increase speed, provide stimulus for speedup, or test the system. It is very useful for Until this invention, such capabilities were It could not be applied to multi-chip modules. ”Chip on board Two factors hinder the application of such capabilities in .

その第１は、もしチップを互いに近接して配置した場合には、多数のコンタクト を（ぎの床型の探針配列を実現するのに十分な領域を得ることができないという ことである。第２は、従来の回路基板に比較して、マルチチップモジュールでは 、その大きさが劇的に低減しているが、このことはくぎの床型の探針を割り当て られたスペースに備えるようにすることが不可能であることを意味している。一 方、ここに開示する発明の方法では、パッド１７２を上面全体にわたって備える ようにすることが可能であり、これらのパッドをマルチチップモジュール配線１ ８１の内部ノードとの接触のために用いるようにすることが可能である。先に述 べたように、これらのパッドと通常の回路基板１７４との間の一時的な接続は、 ボタンコンタクト１７６を用いて行われる。このようにして、従来の回路基板の 、くぎ床型探針と同様の機能を有する非常にコンパクトなテストヘッドをマルチ チップモジュールに対して実現することができる。The first is that if the chips are placed close together, there will be a large number of contacts. (It is said that it is not possible to obtain a sufficient area to realize a floor-shaped tip array.) That's true. Second, compared to traditional circuit boards, multi-chip modules , whose size has been dramatically reduced, which makes it possible to allocate a nailbed-shaped probe. This means that it is impossible to make provision for the space that is available. one On the other hand, in the method of the invention disclosed herein, the pad 172 is provided over the entire upper surface. It is possible to connect these pads to multi-chip module wiring 1. 81 for contacting internal nodes. mentioned earlier As mentioned above, the temporary connections between these pads and the conventional circuit board 174 are This is done using button contacts 176. In this way, the traditional circuit board , a very compact test head with similar functionality to a nailbed probe. It can be implemented for chip modules.

この節では、上記のパッドアレイ構造を作成するために付加しなければならない 処理工程についてさらに説明する。この構造はボタンコンタクトを介して従来の プリント回路基板と直接的な接続が可能である。面装置パッドアレイは電子部品 の上の領域およびその近傍の領域を含、めでマルチチップモジュールの表面全体 にわたって配備することが可能である。In this section, we have to add to create the above pad array structure. The processing steps will be further explained. This structure is compatible with conventional Direct connection to printed circuit boards is possible. The surface device pad array is an electronic component. The entire surface of the multi-chip module, including the area above and adjacent to it. It is possible to deploy across

さらに、入出力インターフェースおよび熱的インターフェースのどちらも同時に 最適化することが可能であり、これらはマルチチップモジュールの互いに反対の 側に配備される。処理工程のうち、基板を準備し、基板をダイアタッチ材料で覆 い、薄（加工ずみのダイを正確に取り付け、これらのダイを封止し、封止材に集 積回路チップのパッドまで達する貫通孔を形成し、メタライズを行い、このメタ ライズされた金属のパターンを形成して集積回路チップ間の配線を実現すること についてはすでに開示した。上記のプロセス以外に、与えられた配線層に対して アレイ形状をした入出力パッドをマルチチップモジュールの全面にわって形成す るためにさらに以下のような工程が必要である。Additionally, both the input/output and thermal interfaces can be It is possible to optimize these placed on the side. Part of the process involves preparing the substrate and covering it with die attach material. Accurately attach processed dies, encapsulate these dies, and collect them in the encapsulant. A through hole is formed that reaches the pad of the integrated circuit chip, and then metallized. Forming raised metal patterns to realize interconnects between integrated circuit chips This has already been disclosed. In addition to the above processes, for a given wiring layer Forming array-shaped input/output pads over the entire surface of a multichip module. In order to achieve this, the following steps are required.

適切な数の配線層を形成した後に、誘電体層をスピンあるいはスプレー技術を用 いてモジュールに形成する。誘電体にはＺＴ１１００４を用いることができ、こ の場合には、２゜０００ｒｐｍの速度で２０秒間スピンする。この材料を次に１ 平方センチ当たり２ジユールのエネルギーを有するＵＶ光の下で硬化させる。次 に材料を１５０℃で５分間、さらに２２０℃で２０分間ポストベークする。ポス トベークに次いで、下部の配線層に達する貫通孔をエキシマレーザを用いて先に 説明したようにして形成する。次にメタライズを（先に説明したようにして）行 う。すなわち、チタンを１．０００オングストロームの厚さにスパッタした後に さらに銅を３．０００オングストロームの厚さにスパンタする。ここで、モジュ ールをスパッタ装置から取り出し、フォトパターンを形成することが可能なレジ ストを厚く塗布する。例えば、ネガ型のレジストＦ３６０を用いることが可能で ある。この材料は、ケム・ライン・インコーポレーティドから入手可能である。After forming the appropriate number of interconnect layers, the dielectric layer is spun or sprayed using techniques. and form them into modules. ZT11004 can be used as the dielectric material, and this In this case, spin for 20 seconds at a speed of 2°000 rpm. Next, add this material to 1 Curing under UV light with an energy of 2 joules per square centimeter. Next Post-bake the material at 150°C for 5 minutes and then at 220°C for 20 minutes. Pos After baking, the through holes reaching the lower wiring layer are first created using an excimer laser. Form as described. Then metalize (as described above) cormorant. That is, after sputtering titanium to a thickness of 1.000 angstroms, Further spunter the copper to a thickness of 3.000 angstroms. Here, the module Remove the mold from the sputtering equipment and place it in a resistor that can form a photo pattern. Apply a thick layer of paint. For example, it is possible to use negative resist F360. be. This material is available from Chem Line Incorporated.

このレジストを１．５０Ｏｒｐｍの速度で２０秒間スピンする。次にレジストを １００℃で１２分間ベークし、続けて１平方センチ当たり１００ｍＪのエネルギ ーで露光を行い、１％炭酸ナトリウム溶液中で１００秒間の現像を行う。このプ ロセスによってパッドの露光を行おうとしている部分の領域のレジストが残存す る。次に基板の金属に電気的な接続を行って銅の電気メッキを行う。電気メッキ は１平方センチ当たり３５Ａの電流で４０分間行い、全体の厚さが１２ミクロン 以上の電気メッキされた銅が形成されるようにする。The resist is spun at a speed of 1.50 rpm for 20 seconds. Next, resist Bake at 100°C for 12 minutes, followed by 100mJ per square centimeter of energy. The film was exposed to light in a 1% sodium carbonate solution, and developed for 100 seconds in a 1% sodium carbonate solution. This program Resist remains in the area where the pad is to be exposed due to the process. Ru. Electrical connections are then made to the metal of the board and copper is electroplated. electroplating was carried out for 40 minutes at a current of 35 A per square centimeter, and the total thickness was 12 microns. Allow more electroplated copper to form.

本発明においては銅の厚さが重要であることは注意しておくべきであろう。ボタ ンの接触圧力がコンタクトパッドの表面領域の全体にわたって分散し、下地のポ リマーが恒久的な変形を起こし、最終的にパッドとボタンコンタクトとの間の力 が低減してしまうことのないようにするために、銅の厚さは１２ミクロン以上必 要である。また、もし、恒久的な変形が発生すると、誘電体に突き抜けが起こり 、下地の層との間で短絡を起こしてしまう。銅メッキを行った後に、アセンブリ をニッケル浴につけておよそ１００マイクロインチの厚さのニッケルメッキを行 い、後に続けてメッキされる金とニッケルとの間の障壁を形成する。ニッケルメ ッキの後に、基板をリンスしてから酸性硬質金メッキ浴に直接に浸け、金を少な くとも５０マイクロインチの厚さにメッキする。金メッキの後、基板を５％水酸 化アンモニュム溶液に１分間浸けてレジストを除去する。リンスの後、基板を塩 化第２鉄とＤＩ水の１．１０の混合液からなる銅エツチング液中に浸す。このエ ツチングは２０秒間行い、バックグラウンドの銅を除去し、チタンを残存露出さ せる。このチタンをトランセン・コーポレーションから入手可能な１ないし１２ のＴＦＴ溶液を用いてエツチングする。ここで、各入出力パッドの上部の開口位 置を除いたモジュールの上面全体に対して環境保護コートを行う。It should be noted that copper thickness is important in this invention. Bota The contact pressure of the contact pad is distributed over the entire surface area of the contact pad and The rimmer undergoes permanent deformation and eventually the force between the pad and the button contact The copper thickness must be at least 12 microns to ensure that the It is essential. Additionally, if permanent deformation occurs, the dielectric will break through. , causing a short circuit with the underlying layer. Assembly after copper plating nickel plated to a thickness of approximately 100 microinches by immersing it in a nickel bath. It forms a barrier between the gold and nickel that are subsequently plated. nickel metal After coating, rinse the board and immerse it directly in an acidic hard gold plating bath to remove a small amount of gold. Plate to a thickness of at least 50 microinches. After gold plating, the substrate is immersed in 5% hydroxide. The resist is removed by immersing it in an ammonium chloride solution for 1 minute. Salt the board after rinsing. Immerse in a copper etching solution consisting of a 1.10 part mixture of ferric oxide and DI water. This Tsuching was performed for 20 seconds to remove background copper and remove any remaining exposed titanium. let This titanium is available from Transcen Corporation. Etching is performed using a TFT solution. Here, the opening position at the top of each input/output pad is Apply an environmental protection coat to the entire top surface of the module except for the top surface.

ここで説明したメタライズはマルチチップモジュールの他のメタライズと比較し て、一般にここでのメタライズの方が厚く、また最良の高信頼性コンタクトを得 るためにニッケルと金とで覆われているという点を除いては、他には差異がない ことを注意しておくべきであろう。このメタライズ層はさらに配線を付加させる ためにも用いることができる。特に、各パッドの周囲の小さな空隙を除いたすべ ての領域に金属を形成することによって、この層を入出力パッドとしてもまた電 源および／またはグラウンド供給用としても用いることが可能である。他の方法 として、この層を下地には具備されていない配線を付加させるために用いるよう にすることもできる。１箋保護コートはこの層を保護するためのものであり、こ れによって他の構造に対して短絡を起こす危険なしに電源およびグラウンドをこ の層に設けることが可能となる。環境保護コートは先に述べたような特別な調合 を行ったＶＡＱＳを用いて形成させることができる。前に述べたようにして、２ ．００Ｏｒｐｍの速度で２０秒間スピンコードを行い、ベーキング、パターン形 成を行う。The metallization described here is compared to other metallizations for multichip modules. The metallization here is generally thicker and provides the best reliable contact. There are no other differences except that it is coated with nickel and gold to You should take note of this. This metallization layer allows additional wiring to be added. It can also be used for In particular, all but a small air gap around each pad By forming metal in all areas, this layer can be used as an input/output pad as well as a power source. It can also be used as a source and/or ground supply. Other method As such, this layer can be used to add wiring that is not provided on the underlying layer. It can also be done. 1 note protective coat is to protect this layer. This allows you to connect power and ground without risk of shorting to other structures. It becomes possible to provide it in the layer of The environmental protection coat is a special formulation as mentioned above. It can be formed using VAQS that has been subjected to. As mentioned before, 2 ．． Spin code for 20 seconds at a speed of 00 rpm, bake, and pattern shape. to accomplish.

Ｆｌ壇保護コートの第２の他の方法として、不透明コートを用いるようにするこ ともできる。鋭敏な電子部品では、光によって光電流が発生し、電子部品の誤動 作の原因となることがある。これを防ぐために、不透明環境保護コートが用いら れる。このコートは顔料を充填した材料、例えば黒の顔料を５Ｐ１１２９に充填 したものを用いて行われる。この混合物をｉ、ＯＯＯｒｐｍでスピンコードし、 １００℃で１０分間、さらに１５０℃で１０分、２２０℃で３０分間のベークを 行う。金のＩ１０パッドまで達する穴をパッドサイズよりもわずかに小さい開口 を介してエキシマレーザで先に述べたのと同様のパルスレートとエネルギーを用 いて形成する。A second alternative method for the protective coat is to use an opaque coat. Can also be done. In sensitive electronic components, light generates a photocurrent that can cause electronic components to malfunction. It may cause damage. To prevent this, opaque environmental protection coats are used. It will be done. This coat is made of pigment-filled material, such as black pigment filled into 5P1129. It is carried out using the Spin code this mixture at i, OOOrpm, Bake at 100°C for 10 minutes, then at 150°C for 10 minutes, and at 220°C for 30 minutes. conduct. Hole opening slightly smaller than pad size to reach gold I10 pad Using a similar pulse rate and energy as mentioned earlier in the excimer laser via and form it.

のための 図１５は動作速度を最適化した高度マルチチップモジュールの断面立面図である 。以下では、非常に高速な動作を規定する高度マルチチップモジュール構造につ いて主にこれらの特徴について議論する。ある場合においては、高度マルチチッ プモジュールの基本構造が有している本質的な構造によって高速動作がもたらさ れる。他の場合においては、特に新奇な構造を有する変形によって高速動作の能 力が高められる。for Figure 15 is a cross-sectional elevation view of an advanced multi-chip module with optimized operating speed. . In the following, we will discuss advanced multichip module structures that specify very high speed operation. We will mainly discuss these characteristics. In some cases, advanced multi-chip The essential structure of the basic structure of the module provides high-speed operation. It will be done. In other cases, variants with particularly novel structures may be capable of high-speed operation. Strength is increased.

本発明の基本構造の特徴の１つは、非常に高効率の熱放散とともに、同時にイン ピーダンスが制御された結線を行うことが可能であることである。図１５を参照 する。図に示された構造において、チップ１９０が基板１９２に直接にマウント されていることがわかろう。前に説明したように、用いられるダイアタッチ接着 剤層（図示せず）は非常に薄く、また熱伝導だけが要求さねているのか、あるい は熱伝導と電気伝導の両方が必要とされているのかどうかに応じてダイアモンド パウダーまたは銀パウダーをこれに充填することによって熱を伝導するよ−うに なされている。チップは薄く加工し、集積回路材料中の熱降下が薄く加工した程 度に応じて低減されるようになされる。典型的には、２１ミルのチップを７ミル まで薄くするするが、これによってチップ材料の熱抵抗が３分の１まで低減され る。最後として、マルチチップモジュールの実際の基板ベースプレート１９２と して熱伝導度が良好なものを選択することがある。例えば、窒化アルミニウムは 、強い強度を有し、シリコンあるいはＧａＡｓ熱膨張係数が良く整合する。銅被 覆モリブデンは顧客の要求に応じて熱膨張係数を整合させることができ、かつ熱 放散も銅によって良好に行われ、導電性の基板は高速動作回路の基準グラウンド として用いることがてきる。One of the features of the basic structure of the present invention is that it has a very high efficiency of heat dissipation and at the same time It is possible to perform wire connections with controlled pedance. See Figure 15 do. In the structure shown, chip 190 is mounted directly to substrate 192. You can see that it is happening. Die attach adhesive used as previously explained The agent layer (not shown) is very thin and only heat conduction is required, or Diamond depending on whether both thermal and electrical conduction are required Fill it with powder or silver powder to conduct heat. being done. The chips are made thinner, and the heat drop in the integrated circuit material decreases as the chips become thinner. The amount is reduced according to the degree of exposure. Typically, 21 mil chips are 7 mil This reduces the thermal resistance of the chip material by one-third. Ru. Finally, the actual board base plate 192 of the multi-chip module and In some cases, a material with good thermal conductivity is selected. For example, aluminum nitride , has strong strength, and has a thermal expansion coefficient that closely matches that of silicon or GaAs. Copper coated Coated molybdenum can match the coefficient of thermal expansion according to customer requirements, and Dissipation is also well done by copper, making the conductive substrate a reference ground for high speed circuits. It can be used as

この構造が理想的な熱的インターフェースをチップに対して提供できろうことに 加えて、この構造を用いると、本質的にインピーダンスが制御されたストリップ ラインおよびマイクロストリブラインを用いて、信号経路に不連続性を生じるこ となしに直接にチップのパッドに接続をさせることができる。一方、ミニチュア 回路基板からなるシステムを用いると、制御されたインピーダンスストリップラ インおよびマイクロストリップラインが得られるものの、チップを回路基板どの ようにマウントしようとも、熱的なインターフェースは最適化できない。もし、 チップを直接に回路基板にマウントすれば熱はミニチュア回路基板上の誘電体層 を通って放散せざるを得ない。従って、本質的に熱抵抗を発生する。一方、もし チップをフリップチップによってマウントしようとすると、チップの裏面を接触 させて熱を放散させるための特別に複雑なシステムが必要となる。This structure could provide an ideal thermal interface to the chip. In addition, this structure essentially provides a controlled impedance strip. Lines and microstrib lines can be used to introduce discontinuities in the signal path. Connections can be made directly to the pads of the chip without needing to be connected. On the other hand, miniature Using a system of circuit boards, controlled impedance strip lines can be Although it is possible to obtain in-line and microstrip lines, Even if you mount it like this, the thermal interface cannot be optimized. if, If the chip is mounted directly on the circuit board, the heat is transferred to the dielectric layer on the miniature circuit board. It has no choice but to dissipate through the air. Therefore, it inherently creates a thermal resistance. On the other hand, if When attempting to mount a chip by flip-chip, the back side of the chip This requires a particularly complex system for dissipating the heat.

具体的に図１５に示したように、この構造は２つの信号層によってマイクロスト リップおよびストリップライン構−造を形成する本質的な能力を有している。な お、封止材料は極めて平坦であり、チップの能動領域表面と平行な平面を形成し ていることに注目すべきである。図１４の回路では、以下のような典型的な間隙 を用いて５０オームにインピーダンス整合された配線が形成されている。第１の 導電層に対しては、概してとぎれのない連続した導体が用いられ、これによって シールド層、すなわちグラウンド（０）（接地層）が形成される。この層は、２ つの機能を有している。まず第１は、これによって信号（１）ラインとチップ自 身の上の配線ラインとの間の容量性結合が防がれることである。第２は、これに よって、信号ラインに対して電気的に完全に均一な表面が提供され、信号（１） ラインはチップ１９０が存在する領域におけるグラウンド電界と、大きなインピ ーダンスを有するチップ１９０とチップとの間の誘電体領域とで不連続性を感じ ることがない。Specifically, as shown in Figure 15, this structure uses two signal layers to It has an inherent ability to form lip and stripline structures. Na However, the encapsulant material is extremely flat and forms a plane parallel to the active area surface of the chip. It should be noted that In the circuit of Figure 14, a typical gap such as Wiring with an impedance matching of 50 ohms is formed using the following. first For conductive layers, generally uninterrupted, continuous conductors are used, thereby A shield layer, ie, ground (0) (ground layer) is formed. This layer is 2 It has two functions. First, this allows the signal (1) line and the chip itself to Capacitive coupling with wiring lines on the body is prevented. The second is this Thus, a completely electrically uniform surface is provided for the signal line, and the signal (1) The line represents the ground electric field in the area where the chip 190 is located and the large impedance. - A discontinuity is felt between the chip 190 having a dance and the dielectric region between the chip. Never.

この構造の次の層はシールド層（接地（０））と信号（１）ｌとの間の誘電体で ある。完全に最適化された特性を得るために、この層が信号（１）層とシールド 層との間に形成され信号（１）層が第２の誘電体が第１の誘電体よりも薄いマイ クロストリップ構造をほぼ形成するようになされている。これによって信号（１ ）はより輻を広くして５０オームのインビーダンスを実現することができ、これ によって輻を狭くしたときに生じる銅損を低減することができる。最適特性を得 るための信号（１）ラインの典型的な輻は、およそ２５ミクロンである。また、 誘電体１９３の典型的な厚さはおよそ２０ミクロンである。信号（１）ラインの 間隙はおよそ７５ミクロンである。これによって、はぼ５０オームの特性インピ ーダンスを有するストリップラインを得ることができるとともに、隣接したライ ン同志でのクロストークレベルを低（することができる。この構造のライン抵抗 は、銅の厚さが５ミクロンの場合で、１インチ当たり５オームである。この値は 、ライン損失が重大となるのは、ラインの長さが数インチとなったときであるこ とを示している。なお、これらの典型的な値は、誘電体材料の誘電率が、ＺＴ１ １００４の場合のようにおよそ３であるものと仮定して導かれている。The next layer in this structure is the dielectric between the shield layer (ground (0)) and the signal (1) l. be. This layer is combined with the signal (1) layer and the shield for fully optimized characteristics. The signal (1) layer is formed between the second dielectric layer and the first dielectric layer. It is designed to almost form a cross-strip structure. This causes the signal (1 ) can achieve an impedance of 50 ohms by making the convergence wider, and this It is possible to reduce the copper loss that occurs when the convergence is narrowed. Obtain optimal characteristics The typical radial width of the signal (1) line for signal transmission is approximately 25 microns. Also, A typical thickness of dielectric 193 is approximately 20 microns. Signal (1) line The gap is approximately 75 microns. This results in a characteristic impedance of approximately 50 ohms. It is possible to obtain a stripline with a The line resistance of this structure is 5 ohms per inch for a copper thickness of 5 microns. This value is , line loss becomes significant when the line is several inches long. It shows. Note that these typical values indicate that the dielectric constant of the dielectric material is ZT1 It is derived assuming that it is approximately 3 as in the case of 1004.

また、非常に低インピーダンスの電源およびグラウンドをこの構造中に実現する ことが可能である。電源（１）導体およびグラウンド（接地）（１）導体は、上 部の層からの貫通孔を除いて実質的に連続したとぎれのない平面を形成している 。電源（１）とグラウンド（１）との間の誘電体の厚さを低減することによって 、非常に低インダクタンスの電源およびグラウンド平面を実現することができる 。なお、この構造は非常に平坦であるので、ピンホールのない非常に薄い誘電体 材料の塗布が可能であることを注意しておくことは重要であろう。一方、ＨＤＩ オーバレイによる方法では、チップの端で平坦性が成り立っていないために電源 とグラウンドとの間の誘電体が薄くなってしまう。高速度で動作するデバイスに 通常必要となるような大電流を取り扱えるようにするために、電源およびグラウ ンド平面は鋼を１２から２０ミクロンの厚さに電気メッキすることによって形成 されている。これによって、グラウンド平面の抵抗によって発生する電圧降下は １００Ａの電流を流したときでも５０ｍＶの程度に小さい。It also provides very low impedance power and ground within this structure. Is possible. Power supply (1) conductor and ground (1) conductor forming a substantially continuous and uninterrupted plane except for through holes from the upper layer . By reducing the dielectric thickness between power supply (1) and ground (1) , very low inductance power and ground planes can be achieved . Note that this structure is very flat, so a very thin dielectric with no pinholes is required. It may be important to note that the application of materials is possible. On the other hand, HDI In the overlay method, the power supply is The dielectric between the ground and the ground becomes thinner. For devices that operate at high speeds The power supply and The flat surface is formed by electroplating the steel to a thickness of 12 to 20 microns. has been done. This ensures that the voltage drop caused by the ground plane resistance is Even when a current of 100A flows, the voltage is as small as 50mV.

さらに、電源（１）とグラウンド（１）とを分離している誘電体の誘電率を増大 することによって、電源およびグラウンド平面の過渡的な安定性を達成すること が可能である。これは、誘電体材料にチタン酸バリウムや二酸化チタンなどの高 に誘電体パウダーを充填することによって実現可能である。Furthermore, the permittivity of the dielectric separating the power supply (1) and ground (1) is increased. Achieving transient stability of the power and ground planes by is possible. This is because the dielectric material contains high-quality materials such as barium titanate and titanium dioxide. This can be achieved by filling the area with dielectric powder.

チタン酸バリウムとＺＴＩとを重量比で５０１５０に混合すると、５ミクロンの 厚さに誘電体を塗布したときに誘電率として１１５が得られる。これは、１平方 センチ当たり０．１μＦの容量を与える。When barium titanate and ZTI are mixed at a weight ratio of 50150, 5 micron When a dielectric material is applied to the thickness, a dielectric constant of 115 is obtained. This is 1 square Gives a capacitance of 0.1 μF per centimeter.

なお、このレベルの容量は、非常に高い周波数における電源のデカップリングの ための容量としては十分に大きいものであることを指摘しておくことは非常に重 要であろう。従って、この構造では容量をわざわざ分布させる必要がない。これ は、この構造では電源およびグラウンド平面が低インダクタンスを有し、もとも と固有に内蔵されている容量が存在しているという事実によるものである。この ことは、大抵のバイパスキャパシターでは、それに付随するインダクタンスのた めに非常に高い周波数ではキャパシターの実効インピーダンスが大きくなってし まいバイパスキャパシターとして役立たなくなってしまうことを考えると、非常 に重要なことである。この構造は、電源の供給インピーダンスが非常に低いこと 、また、グラウンド平面との間の間隙を小さくしであるためにインダクタンスが 小さいこと、また電源平面からチップのパッドまでの距離が非常に短いという点 で独特なものである。さらに、　（電源およびグラウンド平面による）キャパシ タンスが構造中に内蔵されており、従って、非常に低インピーダンスが実現され る。大きな比誘電率を有する薄い誘電体を用いて電源グラウンド平面を”チップ 上回路基板構造゛に構成することは新奇なものであると考えるられる。さらに、 以下に説明するように、終端抵抗アレイ１９４をモジュールの実施例に併合する ことによって、ラインをその特性インピーダンスで終端することが可能である。Note that this level of capacitance is required for power supply decoupling at very high frequencies. It is very important to point out that the capacity is large enough for It would be important. Therefore, with this structure, there is no need to take the trouble to distribute the capacitance. this In this structure, the power and ground planes have low inductance and are This is due to the fact that there is an inherent built-in capacity. this This means that most bypass capacitors have a Therefore, at very high frequencies, the effective impedance of the capacitor becomes large. Considering that it would become useless as a bypass capacitor, This is important. This structure has a very low power supply impedance. Also, since the gap between the ground plane and the ground plane is small, the inductance is reduced. Small size and very short distance from power plane to chip pads It is something unique. Additionally, capacitance (through power and ground planes) The impedance is integrated into the structure, thus providing a very low impedance. Ru. A thin dielectric with a large dielectric constant is used to create a power ground plane on the chip. The above circuit board structure is considered novel. moreover, Merging the termination resistor array 194 into the module embodiment, as described below. By this, it is possible to terminate the line with its characteristic impedance.

厚」二±−ムプ」Ｌ品！８胆金 開示した電源グラウンド構造は、モジュール上の回路に対して高周波バイパスの ための最も有効な手段を提供するものである。しかしながら、モジュールに電源 を供給するためのリード線によるインダクタンスを安定化するために、エネルギ ーを蓄積することが依然として必要である。理想的には、これらの蓄積用のキャ パシターは可能な限り大きな容量を有していることが望ましい。しかし、一方で は、モジュールの厚さは比較的薄くすることが望ましく、典型的には、基板の厚 さが２５から５０ミルで、チップ厚さが６ミルである。もし、チップキャパシタ ーを普通のＩＣ部品と同様に扱おうとすると、その厚さはわずか６ミルでなけれ ばならない。この厚さは市販品として入手可能なチップキャパシターの厚さと比 べて著しく薄い。以下に開示する構造（図１６参照）および方法は、システム全 体としての平坦性を完全に維持しながら、厚いキャパシター２００あるいはクリ スタル２０２やインダクター２０４などの他の通常のチップ部品を収納すること ができるように、基本的な高度マルチチップモジュール構造を強化したものであ る。この方法では、基板ベース２０６を完全に貫通する穴を形成する。これらの 穴はキャパシター２００やその他の含有される部品の大きさよりも（部品の大き さの許容誤差分だけ）わずかに大きい。マサチューセッツ州ウェストフォードの レーザ・サービスで、わずかな料金で基板中にレーザカット孔を形成してもらう ことができる。あるいは、他の方法としては、高出力炭酸ガスレーザ装置を用い て加工するようにもできる。Thickness "2±-mupu" L product! 8 gold The disclosed power ground structure provides high frequency bypass for circuits on the module. It provides the most effective means for However, if the module is powered In order to stabilize the inductance due to the lead wire for supplying the energy It is still necessary to accumulate Ideally, there should be a cache for these accumulations. It is desirable that the pacitor have as large a capacity as possible. But on the other hand It is desirable for the module thickness to be relatively thin; typically, the thickness of the board is The thickness is 25 to 50 mils and the chip thickness is 6 mils. If the chip capacitor - If you want to treat it like a normal IC component, it must be only 6 mils thick. Must be. This thickness is compared to the thickness of commercially available chip capacitors. All of them are extremely thin. The structure (see Figure 16) and method disclosed below is Thick capacitors 200 or clear while maintaining complete flatness as a body. To accommodate other regular chip components such as the stall 202 and inductor 204 It is an enhancement of the basic advanced multi-chip module structure to enable Ru. In this method, a hole is formed completely through the substrate base 206. these The hole is larger than the capacitor 200 or other contained parts (the size of the part slightly larger (according to the tolerance). of westford, massachusetts Get laser-cut holes in your board for a nominal fee with our laser service. be able to. Alternatively, another method is to use a high-power carbon dioxide laser device. It can also be processed using

プロセスは通常の方法でダイアタッチ材料（図示せず）を基板２０６にコートし 、ダイ２０８（および抵抗２０９）を配置して硬化させることから始まる。ここ で、基板を上側を下に反転させて平坦で柔らかい表面（図示せず）上に置く。The process involves coating the substrate 206 with die attach material (not shown) in a conventional manner. , begins by placing and curing die 208 (and resistor 209). here Then, invert the substrate top side down onto a flat, soft surface (not shown).

そして、収納すべき厚い部品を、基板に形成されたそれぞれの穴の中に置く。Ｚ Ｔ１１００４などのＵＶ硬化が可能な材料２０１の滴を超繊維針を用いるか、あ るいは、市販品のディスペンサ装置を用いて各穴の中に供給する。次いで、この 材料を１平方センチ当たり２ノユールのＵＶエネルギーを用いて硬化させる。こ れによって、厚い部品が所定位置に保持され、厚い部品の上面がＩＣチップの上 面に対して平らになる。ばんそうこうテープあるいはその他の穴の裏側をシール する方法を用いて、穴の裏側を一時的に塞ぎ、封正に関する節で説明した封止プ ロセスを実行して有効に穴を充填し、すべての厚い部品を封止材料で封止する。Thick components to be stored are then placed in respective holes formed in the board. Z A drop of UV curable material 201 such as T11004 is applied using a superfiber needle or Alternatively, dispense into each hole using a commercially available dispensing device. Then this The material is cured using 2 noules of UV energy per square centimeter. child This holds the thick component in place and ensures that the top surface of the thick component is on top of the IC chip. be flat against the surface. Bandage tape or other material to seal the back of the hole Temporarily seal the back side of the hole using the method described in the section on sealing. The process is carried out to effectively fill the holes and seal all thick parts with sealing material.

ばんそうこうテープを除去してから、他のプロセスにおいて説明したのと全く同 じ方法を用いてプロセスをさらに続行する。貫通孔は厚い部品に達するように形 成することができ、また金属２１０をデポジットさせてさらにパターンを形成し 、部品とＩＣおよびシステムのＩｌｏへの配線との結線のために供するようにで きる。図１６はこのようなアセンブリを示したものである。After removing the bandage tape, proceed exactly as described in the other process. Continue the process further using the same method. Through-holes are shaped to reach thick parts The metal 210 can be deposited to further form a pattern. , to provide connections between components and IC and system wiring to Ilo. Wear. FIG. 16 shows such an assembly.

なお、部品２００の厚さは、薄く加工されたＩＣチップの厚さに基板ベース２０ ６の全厚さを加えた厚さよりもさらに厚（ともよいことに注意すべきであろう。Note that the thickness of the component 200 is the same as that of the thinly processed IC chip. It should be noted that the thickness may be even thicker than the total thickness of 6.

キャパシターおよび抵抗部品は２０から５０ミルの厚さのものが市販品として入 手可能であり、従ってシステムの平坦性を損なうことなしにこれらの部品を本発 明の構造の中に容易に収納することが可能である。Capacitor and resistor components are commercially available in thicknesses from 20 to 50 mils. These parts can be easily fabricated by hand and therefore without compromising the flatness of the system. It can be easily accommodated in a light structure.

また、図１６に示されているように、クリスタル２０２およびコイル２０４がそ れぞれ基板２０６の裏側のウェル２゜３および２０５の中に収納されている。ま た、レーザによって開けられた穴が基板２０６に設けられており、導電性材料２ １２が部品２０２および２０４から基板２０６の上面まで充填されており、従っ てこれによってメタライズパターン２１０と接触がなされている。Also, as shown in FIG. 16, crystal 202 and coil 204 are They are housed in wells 2.3 and 205 on the back side of substrate 206, respectively. Ma In addition, a laser-drilled hole is provided in the substrate 206, and the conductive material 2 12 is filled from parts 202 and 204 to the top surface of substrate 206, and therefore This makes contact with the metallized pattern 210.

およびその　の　０ 非常に高速動作をするシステムにおいては、終端抵抗と、また多くの場合、直列 およびプルダウン抵抗とを具備していることが必要である。終端抵抗を提供する ための２つの新奇な方法について以下に開示する。第１の方法では、抵抗をあら かじめ薄くされたチップの厚さと同じ厚さの絶縁性基板の上に処理しておく。チ ップの取り付けを行うときに、この基板を同時に置くことが可能なように切断分 割し、通常終端抵抗のアレイを隣接するチップとの間に間隙をもたせて配置する 。これらの抵抗アレイに電源バス配線を供給することも可能であり、それにはす べての終端抵抗のグラウンド側をあらかじめ接続させておき、アレイに電源の接 続を行うのみですむようにしておく。このようにすることによって、チップ上の 回路に関する結線が簡略化される。また、こうすることによって、終端抵抗処理 工程をマルチチップモジュールの処理工程と分離することができ、従って、各工 程を最適化することが可能である。数十個の抵抗アレイを一度に処理することが 可能であり、ダイスされたアレイはシステムの所望の位置に配置することができ る。図１７ａ−１７ｃは各抵抗２２１の一端がバス接続された抵抗アレイ２２０ を示したものである。抵抗２２１は、基板２２３と、その上に設けられた抵抗性 材料２２４と、バス２２２、および個別パッド２２６とからなっている。なお、 図１５に、終端抵抗を動作速度最適化高度マルチチップモジュールに組み込んだ 状態を示しである。and its 0 In systems operating at very high speeds, termination resistors and often in series and a pull-down resistor. Provide termination resistance Two novel methods for this are disclosed below. In the first method, the resistance is Process it on an insulating substrate with the same thickness as the thinned chip. blood When installing the top board, it is possible to cut the board apart so that it can be placed at the same time. An array of termination resistors is usually placed with a gap between adjacent chips. . It is also possible to supply power bus wiring to these resistor arrays; Connect the ground side of all termination resistors in advance, and connect the power supply to the array. Make sure that you only need to continue. By doing this, you can Wiring related to the circuit is simplified. In addition, by doing this, termination resistance processing The processing steps can be separated from the processing steps of the multi-chip module, so each It is possible to optimize the process. Can process dozens of resistor arrays at once is possible and the diced array can be placed at the desired location in the system. Ru. 17a-17c show a resistor array 220 in which one end of each resistor 221 is connected to a bus. This is what is shown. The resistor 221 includes a substrate 223 and a resistor provided thereon. It consists of material 224, busses 222, and individual pads 226. In addition, Figure 15 shows a terminating resistor integrated into an advanced multi-chip module optimized for operating speed. It shows the condition.

他の方法は（図１８ａおよび１８ｂを参照）抵抗性材料２３０をスタート基板２ ３２の上にスパッタして、適当な抵抗パターンを形成し、導体リード２３４を具 備させて、チップの間の空隙にこれらを終端させることが可能なようになすこと である。次に、薄い絶縁性材料２３６を抵抗の上に塗布し、さらに、ダイアタッ チ材料を塗布し、ダイ２３８を所定の位置に置き硬化処理を行う。その後、封止 材２４０を供給して平坦化を行い、貫通孔を形成し、メタライズ層をチップのパ ッドに達するまでおよび基板ベースプレート２３２上のチップの間の終端抵抗の コンタクトパッドに達するまで形成する。Another method (see FIGS. 18a and 18b) is to apply the resistive material 230 to the starting substrate 2. 32 to form a suitable resistance pattern, and conductor leads 234 are attached. be prepared so that they can be terminated in the air gap between the chips. It is. Next, a thin insulating material 236 is applied over the resistor, and a die attach material 236 is applied over the resistor. The material is applied, the die 238 is placed in position, and the curing process is performed. Then sealed The material 240 is supplied and planarized, through holes are formed, and the metallized layer is patterned onto the chip. of the terminating resistor between the chips on the substrate base plate 232. Form until contact pads are reached.

図１８ａおよび１８ｂは、この構造を示したものである。Figures 18a and 18b illustrate this structure.

１１所丘Ｘ１ムーξにノγ製１し析法 この高度マルチチップモジュールの特に著しい特徴は、これを修理可能な形に作 成することが可能である点である。図１９は、修理可能なように形成されたＡＭ ＣＭの基本構造を示したものである。この基本的なＡＭＣＭのプロセスはチップ の配置、封止、平坦化、貫通孔作成、金属のデポジションと第１の配線層パター ンの形成までは普通の場合と同様に行う。ここで、溶剤感受性誘電体層２５０を スピンコードかまたはスプレー技術を用いて形成する。この構造は図１９に示さ れている。溶剤感受性誘電体層として使用可能なものの例としては、５Ｐ１１２ ９があり、これは３．００Ｏｒｐｍで２０秒間のスピンコードを行い、１００℃ で１０分間、１５０℃で１０分間、さらに２００℃で２０分間のベータを行うこ とで形成可能である。特定の融点で溶融する他の材料として、ＧＥ社から入手可 能なアルテム樹脂がある。この樹脂は、表２に示した混合物をスピンコードする ことによって供給することが可能である。11 analysis method made by No γ in 11 places A particularly striking feature of this advanced multichip module is that it can be constructed in a repairable form. The point is that it is possible to accomplish this. FIG. 19 shows an AM repairably configured This shows the basic structure of a CM. This basic AMCM process placement, sealing, planarization, through hole creation, metal deposition and first wiring layer pattern The steps up to the formation of the tubes are carried out in the same way as in the normal case. Here, the solvent sensitive dielectric layer 250 is Formed using spin cord or spray techniques. This structure is shown in Figure 19. It is. An example of what can be used as a solvent sensitive dielectric layer is 5P112. 9, which was run at 3.00 rpm for 20 seconds and heated at 100°C. Beta for 10 minutes at 150℃, 10 minutes at 150℃, and 20 minutes at 200℃. It can be formed with Other materials that melt at specific melting points are available from GE. There is a powerful Artem resin. This resin spincodes the mixtures shown in Table 2. It is possible to supply by

Ｌｏｇ　アルテム１０００樹脂　ＧＥ ３５ｇ　ＮＭＰ　ベーカ・ケミカル ２５ｇ　ジクロロメタン　ベーカ・ケミカル硬化は５Ｐ１１２９と同じ条件で行 うことができる。あるいはまた、軟化点が３００℃であるような仕置の適当な材 料を用いるようにすることも可能である。このような材料としてシバ・ギージか ら入手可能なプロパイミド２００がある。Log Artem 1000 Resin GE 35g NMP Baker Chemical 25g dichloromethane Baker chemical curing was performed under the same conditions as 5P1129. I can. Alternatively, a suitable material with a softening point of 300°C It is also possible to use a fee. Is Shiva Gigi an example of such a material? There is Propaimide 200 available from

この材料は低誘電率を有し、通常の動作温度においては実際上全く溶融しない。This material has a low dielectric constant and virtually never melts at normal operating temperatures.

プロパイミド２００は基礎となるポリマーをガマブチロラクトンに混合させた１ ５％混合物を用いてデポジットさせる。溶剤感受性層２５０が形成されたら、第 ２の誘電体層２５７を先に説明したのと同様にして形成する。Propaimide 200 is a base polymer mixed with gammabutyrolactone. Deposit using 5% mixture. Once the solvent sensitive layer 250 is formed, the first The second dielectric layer 257 is formed in the same manner as described above.

さらに貫通孔をすでに説明したようにして形成し、メタライズを行ってパターン を形成する。Further through holes are formed as described above and metallized to form a pattern. form.

もし、回路を修理することが必要な場合には、第２の層を除去する。これは、３ つの異なった方法のどれかを用いて可能である。第１の方法は次のようなもので ある。基板を溶剤感受性層の融点以上に加熱する。このとき、上部の回路層がは がれ、その後に溶剤感受性層の残余と第１配線層とが残る。If the circuit needs to be repaired, the second layer is removed. This is 3 This is possible using one of two different methods. The first method is as follows be. The substrate is heated above the melting point of the solvent sensitive layer. At this time, the upper circuit layer is peeled off. It peels off, leaving behind the residue of the solvent sensitive layer and the first wiring layer.

第２の方法は、溶剤感受性層を室温で溶剤に浸す方法である。The second method is to soak the solvent-sensitive layer in a solvent at room temperature.

これによって第１配線層の上部のすべての層がリフトオフされる。第３の方法は 、ここで用いる方法として好適なものであるが、封止に関する節で説明したのと 全く同様にして基板をラップする方法である。これによって、ポリマーと第１配 線層を含むすべての配線を除去する。As a result, all layers above the first wiring layer are lifted off. The third method is , which is the preferred method for use here, is similar to that described in the section on encapsulation. This method wraps the substrate in exactly the same way. This allows the polymer and the first Remove all wiring including line layers.

いずれの場合にも、適当な溶剤に基板を浸す洗浄プロセスを用いて残留している 溶剤感受性層の除去を行う（図２０ａ）。In either case, remove any remaining residue using a cleaning process that immerses the substrate in a suitable solvent. Removal of the solvent sensitive layer is carried out (FIG. 20a).

その後、配線金属を腐食させるがチップ上のメタライズ層は腐食させないような エツチング液を用いてメタライズ層のエツチングを行う（図２０ｂ）。例えば、 もしチタン−銅−チタンのメタライズ層が用いられている場合には、チタンは緩 衝バンドエツチング液を用いて除去できる。このエツチング液はチタンを腐食さ せるが、チップパッドのアルミニウムは腐食させない。銅は、チップパッドのア ルミニウムを腐食させずに銅だけを腐食させることのできる硝酸を用いて除去可 能である。最下部のチタンはオハイオ州コロンブスのアシュランド・ケミカル・ カンパニーから入手可能な緩衝パッドエツチング液で除去する。このようにする と、後には封止されたチップが残り、封止材料の貫通孔はチップのパッドまで達 していたメタライズ層が除去されてむき出しになっている。After that, a method that corrodes the wiring metal but does not corrode the metallized layer on the chip is used. The metallized layer is etched using an etching solution (FIG. 20b). for example, If a titanium-copper-titanium metallization layer is used, the titanium It can be removed using a band-etching solution. This etching solution corrodes titanium. However, the aluminum of the chip pad will not corrode. Copper is Can be removed using nitric acid, which can only corrode copper without corroding aluminum. It is Noh. The bottom titanium was manufactured by Ashland Chemical in Columbus, Ohio. Remove with a buffer pad etching solution available from Co., Ltd. do it like this , the encapsulated chip is left behind, and the through holes in the encapsulating material reach the pads of the chip. The metallized layer has been removed and is now exposed.

どの方法を用いた場合でも、ここから以後の手順は同じである。もし、配線自身 に欠陥があった場合には、すでに述べたのと全く同様にして新たに配線工程をや り直す。もし、故障しているチップを交換する必要がある場合には、まず封止材 料をチップ周辺から除去し、基板をダイアタッチ材料の軟化点まで加熱してチッ プを抜き取る（図２０ｃ）。チップを取り出した後、もし必要があれば機械的な 研磨によって故障チップの下のダイアタッチ領域のすべての表面を洗浄する。No matter which method you use, the steps from here onwards are the same. If the wiring itself If there is a defect in the wiring, start a new wiring process exactly as described above. Reset. If you need to replace a defective chip, first use the encapsulant. The die attach material is removed from around the chip and the substrate is heated to the softening point of the die attach material to attach the chip. (Figure 20c). After removing the chip, mechanical Clean all surfaces of the die attach area under the failed chip by polishing.

次いで、比較的大規模なプラズマエツチングを用いて封止材の上部表面および故 障チップが除去されてむき出しになっている封止材端部を含めてすべてのポリマ ー領域の表面をプラズマエッチする。ここで、チップを取り除いた領域にダイア タッチ材料をデポジットし、所定の場所に新たにチップを取り付けて硬化処理を 行う。さらに封止に関する節で説明したのと同様の方法で封止材料を基板の表面 全体に新たにデポジットする（図２０ｄ）。大規模なプラズマエツチングによっ て最初の封止材料の厚さが減少しているので、実際１新たな封止材料によってす べてのチップが覆われていることになる。A relatively extensive plasma etch is then used to remove the top surface of the encapsulant and the All polymer, including the exposed encapsulant edges where the defective chip has been removed. – Plasma etch the surface of the area. Now, add a diaphragm to the area where the chip was removed. Deposit the touch material, install a new chip in place and harden it. conduct. Additionally, the encapsulation material is applied to the surface of the substrate in a manner similar to that described in the encapsulation section. Make a new deposit on the whole (Fig. 20d). by extensive plasma etching. Since the thickness of the original encapsulant is reduced, in fact, the new encapsulant This means that all chips are covered.

封正に関する節で説明した封止材料の平坦化を行い、以後、全く新しいモジュー ルを作成するのと同じようにしてプロセスを進める。封止材料はいったん薄くさ れて再びもとの厚さまで付は直されるので、修理作業は多数回繰り返すことが可 能である。また、交換されない他のすべてのチップは、交換の全工程中、封止材 によって完全に保護されている。前のメタライズ層はチップパッド自身に損傷を 与えることなくチップパッドから引きはがされた後に、新たな清浄なメタライズ 層が形成されてすべてのチップパッドの接続を行うので、このプロセスは非常に 信頼性の高いものとなっている。Planarize the encapsulant material as described in the encapsulant section, and then create an entirely new module. Proceed through the process as you would create a file. Once the sealing material is thin The repair work can be repeated many times, as it is then reattached to its original thickness. It is Noh. Also, all other chips that are not replaced must have an encapsulant during the entire replacement process. fully protected by. The previous metallization layer may damage the chip pad itself. New clean metallization after being peeled off from the chip pad without giving This process is very It is highly reliable.

含有されているチップを取り除〈従来の方法では、特別な形状をしたピンセット を用いてチップのベース下をスライドさせて抜き取っている。チップを取り除く ための特に新奇な方法について、図２１ａおよび２１ｂを参照しながら以下に説 明する。封止材料を切り取ってチップを取り出す準備ができた後、すべての封止 されたチップの上部に、高１ｉｕｖ硬化接着剤２６１を塗布したガラス板２６０ を置く。ここで、取り除こうとしているチップの真上の位置の部分に設けられた ガラス板の小さい開口２６２を介してＵＶ硬化材料２６１を選択的にスキャンし て硬化させる。この硬化によって、ＵＶ硬化材料２６１は、ガラス板２６０とチ ップ２６５に付着している封止材料２６４の両方に対して接着する。次に基板を ダイアタッチ材料の軟化点まで加熱する。ガラス板を垂直方向に持ち上げるとガ ラス板に接着したすべてのチップが同時に取り出される。この方法は、狭い間隔 で配置されたチップを取り除く場合や、非常に小さいチップを取り除（ような場 合におけるような選択的にチップを除去することが困難な状況において用いるの に特に有効である。また、この方法は取り除くべきチップの選択と、選択的硬化 をすべてコンピュータの制御のもとに完全に自動化することができる点において 価値がある。チップを取り除いた後、硬化されていないＵＶ硬化樹脂をアセトン 溶剤を用いて洗い流す。表３にチップ除去用のＵＶ硬化接着剤の配合を示す。Remove the contained chips (traditional method uses specially shaped tweezers) is used to slide the chip under the base and remove it. remove the chip A particularly novel method for I will clarify. After the encapsulation material is cut away and the chip is ready to be removed, all encapsulation A glass plate 260 coated with a high 1 IUV curing adhesive 261 is placed on top of the chip. put Here, the selectively scanning the UV curable material 261 through a small aperture 262 in the glass plate; and harden. By this curing, the UV curable material 261 is bonded to the glass plate 260. The sealing material 264 attached to the cup 265 is adhered to both sides. Next, the board Heat to the softening point of the die attach material. If you lift the glass plate vertically, the glass All chips glued to the lath board are removed at the same time. This method uses narrow spacing When removing a chip placed in the It is used in situations where it is difficult to selectively remove chips, such as in cases where it is difficult to remove chips selectively. It is particularly effective for This method also allows for the selection of chips to be removed and selective hardening. can be fully automated under computer control. worth it. After removing the chip, remove the uncured UV cured resin with acetone. Rinse with solvent. Table 3 shows the formulation of the UV-curable adhesive for chip removal.

表　３ ７５ｇ　ＺＴ１１００４　ゼオンテクノロジー、ナシュア、Ｎ、Ｈ ２５ｇ　ＥＣＮ１２２９ なお、もし封止材料が十分にチップの上部に接着していない場合には、取り除く べきチップの上部を開口を通してエキシマレーザを照射することによって封止材 料がチップ上部からはがすことが可能であり、すなわち封止材料が除去されるの で、以後この節で述べたプロセスを実行する。Table 3 75g ZT11004 Zeon Technology, Nashua, N,H 25g ECN1229 Note that if the encapsulating material does not adhere well to the top of the chip, remove it. The encapsulant is removed by irradiating the top of the chip with an excimer laser through the opening. material can be peeled off from the top of the chip, i.e. the encapsulant material is removed. and then perform the process described in this section.

とその この節では本発明の高度マルチチップモジュールの基本構造を基とした２つの構 造について開示する。これらの構造はどちらも共通の目的を達成しようとするも のであり、最適な電気的インターフェースをモジュールの片方の側において提供 し、他方の側においては最適な熱的インターフェースを提供することを目的とし ている。さらに、これらの構造は、気密封止構造を備えている。気密封止マルチ チップモジュールを実現するための従来の方法では、必ずモジュールを作成し、 そのモジュールを第２のパッケージの中に収納し、さらにパンケージのピンとマ ルチチップモジュールのパッドとをボンディングし、最後にカバーを気密封止パ ッケージにかぶせて封止が行われいた。この方法で、大きなパッケージに多数の ビンを備えさせることは、必然的に複雑であり高価である。And its This section describes two structures based on the basic structure of the advanced multi-chip module of the present invention. Disclose the structure. Although both of these structures seek to achieve a common goal, provides an optimal electrical interface on one side of the module. and on the other side the aim is to provide an optimal thermal interface. ing. Additionally, these structures include hermetically sealed structures. hermetically sealed mulch Traditional methods for realizing chip modules always involve creating a module and Place the module inside the second package and attach it to the pancage pins and Bond the pads of the multi-chip module, and finally seal the cover with the hermetically sealed pad. It was then placed over the package and sealed. In this way, a large package can contain a large number of Providing the bins is necessarily complex and expensive.

さらに、パッケージを用いることによって本質的にアセンブリの全体の大きさが 増大してしまう。すなわち、マルチチップモジュール自身の大きさを越えてしま う。一方、本発明による方法では、マルチチップモジュールの大きさと実質上同 じ大きて気密封入を実現することが可能である点で進んだものである。また、本 発明による方法は非常に簡単な構造を有し、かつ高性能の熱的・電気的特性を有 する。Additionally, the use of packages inherently reduces the overall size of the assembly. It will increase. In other words, it exceeds the size of the multichip module itself. cormorant. On the other hand, in the method according to the present invention, the size is substantially the same as that of the multichip module. It is advanced in that it is possible to achieve air-tight encapsulation. Also, books The method according to the invention has a very simple structure and has high performance thermal and electrical properties. do.

図２２は本発明の第１の実施例を示したものである。この構造は２つの主要な部 分から構成されている。すなわち、面配置パッドアレイ２７０を備えたマルチチ ップモジュールと、気密封止された入出力導体を備えた気密封止アセンブリ２７ ２とである。面配置パッドアレイを備えたマルチチップモジトルのプロセスは、 面配置入出力アレイの節において述べた方法と全く同じようにして行う。唯一付 加される行程はエキ／マレーザを用いて基板ベースの周辺部分のポリマー材料を 除去して気密封止が適切にできるようにすることである。FIG. 22 shows a first embodiment of the present invention. This structure has two main parts. It consists of minutes. That is, a multi-chip device with a planar pad array 270 hermetically sealed assembly 27 with a top module and hermetically sealed input/output conductors; 2. The process of multi-chip modules with surface-mounted pad arrays is This is done in exactly the same way as described in the section on surface-oriented input/output arrays. Only included The added process uses an exhaust/mass laser to remove the polymer material around the substrate base. to ensure proper airtight sealing.

この構造の第２の部分は、気密封止入出力導体２７４を具備した気密封止アセン ブリ２７２である。このアセンブリはセラミックのＩ１０蓋を有している。この 蓋２７６は気密封止された入出カフィードスルーを備えている。さらに、この蓋 の周辺部分には気密封止リング２７８が取り付けられている。The second portion of the structure includes a hermetically sealed assembly with hermetically sealed input and output conductors 274. It is yellowtail 272. This assembly has a ceramic I10 lid. this The lid 276 includes a hermetically sealed inlet/outlet feedthrough. Additionally, this lid An airtight sealing ring 278 is attached to the peripheral portion of.

ここに述べたようなセラミック蓋はマサチューセソツのセラミック・プロセス・ システムから入手可能である。なお、この会社はセラミックに穴を形成し、これ らの穴を電導性の気密プラグで塞ぐことを専門としている。また、この会社は電 導性プラグを備え、平坦なセラミック基礎構造に対して取り付けるいろいろな材 料の気密封止リングを供給している。デバイスを組み立てる前に、セラミック入 出力蓋を加工して金のパッドを基板の両側に形成する。これによって、最終的な アセンブリ構造の信頼性が改普される。金のパッドは以下のようにして形成する 。Ceramic lids like the one described here are manufactured using the Massachusetts Ceramic Process. available from the system. In addition, this company forms holes in ceramic and He specializes in sealing holes in holes with electrically conductive airtight plugs. Also, this company Various materials with conductive plugs for attachment to flat ceramic substructures We supply hermetic sealing rings. Before assembling the device, Process the output lid to form gold pads on both sides of the board. This allows the final The reliability of the assembly structure is improved. Form the gold pad as follows: .

まず、蓋の両側に金属をスパッタする。すなわち、チタンを１，０００オングス トロームスパツタし、さらに銅を３゜０００オングストロームスパツタする。次 に、Ｆ３６０フォトレジストをセラミック蓋の気密封止リングの側にスピンオン する。スピン速度としては１．５０Ｏｒｐｍ、またスピン時間としては２０秒間 を用いる。次に、レジストをホットプレート上で９５℃１２分間乾燥させる。こ こで、さらに基板の他の側にレジストを同じ条件を用いてスピンオンする。この ことは工程にとってそれほど決定的なことではないが、気密リングの側を最初に スピンすることによって、他の側をベークする際に気密リングがレジストによっ て汚染されることを防ぐことができる。例えばＨＴＧＬ／５６４Ｄ−５Ｘなどの 非接触平行光源マスクアライナ−を用いてレジストを１平方センチ当たり１００ 　ｍ　Ｊのエネルギーで霧光する。両側を露光した後に、レジストを１％炭酸ナ トリウムで連続的に攪拌しながら１分間現像する。次いで、銅の電気メッキを２ 面メッキ装置を用いて行い、銅の最終厚さがおよそ１ミルとなるようにする。次 に、ニッケルメッキを行う。ニッケルを完全にリンスした後に、これに重ねてト ランセンから入手可能な金メッキ浴を用いて硬質の金を５０マイクロインチの厚 さにメッキする。金メッキの後、５％水酸化アンモニウムに浸してレジストを除 去する。さらに、１０対１の塩化第２鉄を用いて２０秒間エツチングすることに よってバックグラウンドの鋼を除去し、次いで、トランセン・コーポレーション から入手可能な１２対ｌのＴＰＴエツチング溶液を用いてチタンを除去する。First, sputter metal on both sides of the lid. In other words, 1,000 ounces of titanium A trom sputter is applied, followed by a 3°,000 angstrom sputter of copper. Next To do this, spin the F360 photoresist onto the side of the hermetic sealing ring of the ceramic lid. do. The spin speed was 1.50 Orpm, and the spin time was 20 seconds. Use. Next, the resist is dried on a hot plate at 95° C. for 12 minutes. child Then, a resist is further spun on the other side of the substrate using the same conditions. this This is not very critical to the process, but the sealing ring side should be By spinning, the airtight ring will be sealed by the resist when baking the other side. This can prevent contamination. For example, HTGL/564D-5X etc. Using a non-contact parallel light source mask aligner, the resist is 　　　　Mogly light with the energy of J. After exposing both sides, coat the resist with 1% sodium carbonate. Develop with thorium for 1 minute with continuous stirring. Next, electroplating of copper is carried out by 2 The final copper thickness is approximately 1 mil using surface plating equipment. Next Then, nickel plating is applied. After rinsing the nickel thoroughly, apply the tin over this. Hard gold was deposited to a thickness of 50 microinches using a gold plating bath available from Lansen. Plate it. After gold plating, remove the resist by soaking in 5% ammonium hydroxide. leave Furthermore, etching was performed for 20 seconds using 10:1 ferric chloride. Therefore, the background steel is removed and then the Transcen Corporation The titanium is removed using a 12 to 1 TPT etch solution available from .

この段階で、セラミック蓋は平坦なセラミック片に良好な電気的接触を達成する ための金メッキが施された銅パッドを両側に備えた貫通導体を有し、かつ、気密 封止リングが蓋の周辺部分に取り付けられている状態となっている。ここで、ボ タンコンタクトアレイ２８０をセラミック蓋アセンブリに配置、さらにパッドア レイを備えた高度マルチチップモジュール２７０をボタンコンタクト２８０の上 に置く。最後の作業は打止リングを高度マルチチップモジュールに対して封止す ることである。これは、基板ベース材料の種類に応じて３つの異なった方法のい ずれかで実行する。At this stage, the ceramic lid achieves good electrical contact to the flat ceramic piece It has a through conductor with gold-plated copper pads on both sides and is airtight. A sealing ring is attached to the periphery of the lid. Here, the button The tongue contact array 280 is placed on the ceramic lid assembly and the pad contact array 280 is placed on the ceramic lid assembly. the advanced multi-chip module 270 with the rays on the button contacts 280; put it on. The final step is to seal the stop ring to the advanced multi-chip module. Is Rukoto. This can be done in three different ways depending on the type of substrate base material. Execute in either direction.

基板ベースはニッケルをメッキしたコバールで作成することができる。なお、二 のコバールは、コバールケースの蓋材料としてアイソトロニクスあるいはオウガ ットから入手することが可能である。ベース材料としてコバールが用いられてい る場合には、コバールケースに蓋を封止するのと同様のやり方で溶接封止を行う ことができる。第２の実施例として、パッケジング技術としてよく知られている 方法で、あらかじめ半田プリフォームを備えさせたセラミックを、基板ベースと して用いるようにもできる。このようなセラミック板はセラミックパッケージの 蓋として用いられているものである。The substrate base can be made of nickel-plated Kovar. In addition, two Kovar is used as a cover material for Kovar cases by Isotronics or Ogre. It can be obtained from the site. Kovar is used as the base material. If so, use a weld seal in the same manner as sealing the lid to a Kovar case. be able to. As a second example, the well-known packaging technology In this method, a ceramic pre-equipped with a solder preform is connected to a substrate base. It can also be used as This kind of ceramic plate is used for ceramic packaging. It is used as a lid.

これらのセラミック板は最上面が金メッキとなっているような材料でメッキされ ており、リフロー半田技術によって気密リングの半田付けを行うことが可能であ る。第３のベース材料として鋼被覆モリブデンを用いるようにすることも可能で あり、この場合には、半田付けによる気密封止か、あるいは溶接による気密封止 を用いることができる。なお、この構造がマルチチップモジュールよりも気密封 止リングの分だけわずかに広くなっているに過ぎないということを指摘しておく のは重要であろう。こうして得られる構造は、外側パッドと内部の集積回路とが １０分の１インチ以下の電気的インターフェースを介して接続されており、良好 な電気的接触が実現されている。一方、高度マルチチップモジュール自身の基板 プレートを介してチップの背後から直接に熱的インターフェースが備えれらてい る。また、軍事応用において非常に重要である能力として、このアセンブリユニ ットを通常のリークテスト手段を用いてリークテストを実施することができると いうことがある。このことは、ストレステストの前後に気密封止の品質をチェッ クすることが可能であり、これによって最終的に非常に信頼性の高い製品の供給 を保証できることを意味しており、本質的に重要なことがらである。なおまた、 気密リング２７８はアセンブリが適当な圧力をボタンコンタクトに対して与える ことができる大きさとすることができるということも指摘しておくべきであろう 。These ceramic plates are plated with a material such that the top surface is gold plated. It is possible to solder the airtight ring using reflow soldering technology. Ru. It is also possible to use steel-coated molybdenum as the third base material. Yes, in this case, hermetic sealing is done by soldering or by welding. can be used. Note that this structure is more airtight than a multi-chip module. Please note that it is only slightly wider due to the retaining ring. is probably important. The resulting structure consists of an outer pad and an internal integrated circuit. Connected via an electrical interface of 1/10th of an inch or less, good Electrical contact is achieved. Meanwhile, the advanced multi-chip module's own board Thermal interface is provided directly from behind the chip through the plate. Ru. Additionally, this assembly unit is a very important capability in military applications. leak testing can be carried out using normal leak testing methods. I have something to say. This means checking the quality of the hermetic seal before and after the stress test. This ultimately results in a highly reliable product supply. This means that we can guarantee the following, which is an essentially important matter. Furthermore, The sealing ring 278 allows the assembly to apply the appropriate pressure to the button contact. It should also be pointed out that it can be made as large as possible. .

標準的な気密封止テスト法を用いることが可能である理由は、気密ケース内部の すべての気密領域にすぐ近接して自由空間が存在しているという事実によるもの である。さらに気密リングと同じ厚さのポストをセラミックＩ１０蓋に付加する ことも可能であることはよく理解できよう。このようなポストを、接着、半田付 け、あるいは溶接によってベースに取り付けると、ボタンコンタクトに適切に力 がかがるように力を分配する助けとなる。It is possible to use standard hermetic seal test methods because the Due to the fact that there is free space in the immediate vicinity of every hermetic area It is. Additionally, add a post with the same thickness as the airtight ring to the ceramic I10 lid. It is well understood that this is possible. Glue and solder a post like this Attaches to the base by screwing or welding to ensure proper force on the button contact. It helps in distributing power in a way that makes it easier to use.

さて、第２の新奇な気密構造について次に開示しよう。これは、配線に最も近接 した表面を介して出力を行うようになされた非常に高度の出力能力を有し、また 、チップの裏側に直接に取り付けられた表面への最適化された熱的インターフェ ースをも有している。Now, let's disclose the second novel airtight structure. This is closest to the wiring It has a very high output capability and is designed to output through , an optimized thermal interface to the surface attached directly to the backside of the chip. It also has a base.

図２３ａおよび２３ｂにこの構造を示す。この場合においても、出発点となる構 造は面装置パッドアレイを具備した基本高度マルチチップモジュール２９０であ る。基本モジュールの作成は、この開示の面装置アレイの節において説明したの と全く同様のやり方で行う。プロセスで異なる点は、銅を電気メッキして厚い入 出力パッド２９１を形成することである。標準的なプロセスでは、ニッケルに続 いて金をメッキするが、このプロセスでは、ニッケルと金の代わりにクロム層を 電気メッキで形成する。これは、続けて形成されるポリマー層との密着性を良く するためである。金は、特にポリマーとは良好な密着性を示さないということと 、また気密封止がなされるためにパッドが露出されないという理由により、金を 用いる必要性がない。クロムをメッキした後に、レジストを除去して、バックグ ラウンド金属を、この開示の面装置アレイの節において述べたのと同様にしてエ ツチング除去する。This structure is shown in Figures 23a and 23b. In this case as well, the starting point is The structure is a basic advanced multichip module 290 with a surface device pad array. Ru. The creation of the basic module is as described in the surface device array section of this disclosure. Do it in exactly the same way. The difference in the process is that the copper is electroplated and thick This is to form an output pad 291. In the standard process, nickel is This process uses a chromium layer instead of nickel and gold. Formed by electroplating. This improves adhesion with the subsequently formed polymer layer. This is to do so. Gold does not exhibit good adhesion, especially with polymers. , and because the hermetic seal leaves no exposed pads. There is no need to use it. After plating chrome, remove the resist and remove the background. The round metal is etched in a manner similar to that described in the area device array section of this disclosure. Remove tuching.

ここで、ＺＯＬ−３Ａ　（ＮＨ州ナナシュアゼオンテクノロジーから入手可能） とセロソルブアセテートの５０−５０重量比の混合物からなる接着剤をモジュー ルにスピン速度２．０００ｒｐｍで２０秒間スピンオンする。この接着剤を１２ ０℃で２０分間乾燥させてすべての溶剤を完全に除去する。室温まで冷えると接 着剤は不粘着性となる。エキシマレーザを用いて接着剤と中間誘電体層、および 封止材料を基板の周辺部分から除去して、適切な気密封止ができるようにする。Here, ZOL-3A (available from Nanasua Zeon Technology, NH) and cellosolve acetate in a 50-50 weight ratio mixture. Spin on the tube for 20 seconds at a spin speed of 2.000 rpm. 12 times this adhesive Dry at 0° C. for 20 minutes to completely remove all solvent. Connect when cooled to room temperature. The adhesive becomes non-tacky. glue and intermediate dielectric layer using excimer laser, and The encapsulant material is removed from the peripheral portion of the substrate to provide a proper hermetic seal.

気密封止アセンブリは穴２９３が形成され、また気密リング２９４が接着された セラミックプレート２９２からなっている。コバールの気密リング２９４のセラ ミック材料２９２への接着は当該技術としてよ（知られている方法を用いて行う ことができる。セラミック材料はレーザによって穴が開けられたものをレーザ・ サービス・インコーポレーティドから入手することができる。ここで、穴を具備 した気密封止アセンブリをアレイパッドを具備したマルチチップモジュールの上 面に接着する。このとき、接着は気密封止アセンブリの上部におもりを置くこと ・によって１平方センチ当たり５ポンドの圧力を欠けて行う。次に、アセンブリ を１５０℃のホットプレート上に置く。このとき、接着材料は流動して気密アセ ンブリ全体をぬらし、穴を部分的に充填した後に硬化する。The hermetic seal assembly has a hole 293 formed therein and a hermetic ring 294 bonded thereto. It consists of a ceramic plate 292. Kovar Airtight Ring 294 Sera Adhesion to the Mic material 292 is performed using a method known in the art. be able to. Ceramic materials are made with holes drilled by a laser. Available from Service Incorporated. Here, with a hole hermetically sealed assembly on top of the multichip module with array pads. Glue to the surface. At this time, place a weight on top of the hermetic seal assembly for gluing. ・Do this by applying a pressure of 5 pounds per square centimeter. Then the assembly Place on a hot plate at 150°C. At this time, the adhesive material flows and the airtight assembly Wet the entire assembly and partially fill the hole before curing.

接着剤による接着が終了したら、アセンブリをホットプレートから取り出す。気 密リングをベースプレートに溶接あるいは半田付けすることによって完全に気密 封止がなされる。穴の中のポリマーはエキシマ−レーザを用いて除去し、マルチ チップモジュールのアットアレイ領域のパッドまできれいに貫通した状態とする 。このアセンブリをスパッタ装置の中に置き、１，０００オングストロームの厚 さにチタンをスパッタした後に、続けて２ミクロンの銅をスパッタする。穴の内 側部分のステップを銅が良好に覆うことができるようにさらに銅をスパッタする ようにしてもよい。アセンブリをスパッタ装置から取り出し、さらに１．５ミル の厚さを越えるまで銅の電気メッキを行う。これによって、システムのすべての 穴が有効に封じられる。次に、ニッケルを１００マイクロインチの厚さまでメッ キする。この段階で、Ｆ３６０レジストを１．５０Ｏｒｐｍのスピン速度でスピ ンオンさせる。レジストを乾燥させた後に、１平方センチ当たり１００ｍＪで露 光する。露光によって穴を形成し、電気的接続のための大きなパッドをこれらの 穴のすぐ近傍に形成する。次に、金を５０マイクロインチ以上の厚さにメッキす る。この段階で、５％水酸化アンモニウムを用いてレジストを除去する。次いで 、金をエツチングマスクとして用い、ニッケルと銅を塩化第２鉄によってエツチ ングする。ニッケルと銅の除去が終了したなら、次いで、チタンをＴＰＴエツチ ング液を用いて除去する。Once adhesive bonding is complete, remove the assembly from the hot plate. air Completely airtight by welding or soldering the sealing ring to the base plate A seal is made. The polymer inside the hole is removed using an excimer laser and multilayer It should be in a state where it penetrates neatly to the pad in the at-array area of the chip module. . This assembly was placed in a sputtering apparatus and a 1,000 angstrom thick After sputtering titanium, 2 microns of copper is subsequently sputtered. inside the hole Sputter more copper to ensure good copper coverage of the side steps. You can do it like this. Remove the assembly from the sputtering equipment and sputter an additional 1.5 mils. Copper is electroplated to a thickness exceeding . This allows all The hole is effectively sealed. Next, plate the nickel to a thickness of 100 microinches. Ki. At this stage, spin the F360 resist at a spin speed of 1.50 Orpm. turn on. After drying the resist, it was exposed to 100 mJ per square centimeter. Shine. Form holes by exposing these to large pads for electrical connections. Formed in the immediate vicinity of the hole. Next, plate gold to a thickness of 50 microinches or more. Ru. At this stage, the resist is removed using 5% ammonium hydroxide. then , using gold as an etching mask and etching nickel and copper with ferric chloride. ing. Once the nickel and copper have been removed, the titanium is then etched with TPT. Remove using cleaning solution.

第３の実施例では、封止リングを用いない。その代わりに、封止リングを有して いない気密封止アセンブリを接着剤ポリマー領域に押しつける際に、基板の周辺 部分のチップの厚さに配線部分の厚さを加えた厚さ部分が露出される。スパ゛ツ タおよびそれに続く金属メッキ処理中において、この領域２９６がチタン、銅、 ニッケル、および金によって覆われる。これによって穴が封じられるのと同時に モジュールの周辺部分が封止される。ここに開示した構造は気密封止アセンブリ とベースプレートの両方を比較的薄くすることが可能であるという点で非常に興 味深い特徴を有している。これは、気密封止アセンブリもベースプレートのどち らも通常の大きな気密ケースで生じるような力を支持する必要がないためである 。In the third embodiment, no sealing ring is used. Instead, it has a sealing ring. Do not press the hermetic seal assembly onto the adhesive polymer area around the perimeter of the substrate. A portion with a thickness equal to the thickness of the chip plus the thickness of the wiring portion is exposed. spats During the titanium and subsequent metal plating process, this region 296 Covered by nickel, and gold. This seals the hole and at the same time The peripheral portion of the module is sealed. The structure disclosed herein is a hermetically sealed assembly. very interesting in that it is possible to make both the base plate and the base plate relatively thin. It has distinctive characteristics. This means that neither the hermetic seal assembly nor the base plate This is because they do not need to support the forces that would occur in a normal large airtight case. .

すなわち、気密エンクロージャの内部は完全にポリマーが充満しており、ポリマ ーからはどのような力も分配されない。That is, the interior of the airtight enclosure is completely filled with polymer; No power is distributed from -.

このことによって、モジュールを接触させるために加えらる圧力は全面にわたっ て均等化される。その結果、入出力のために非常に高密度の穴を気密封止アセン ブリに備えることが可能となり、また、ベースプレートを非常に薄くできること によって、チップからベースプレートまでの熱降下を非常に低くすることが可能 となる。さらに、この構造が気密であるにもかかわらず、非常に薄く、また特に 穴の形成と同時に気密封止リングを形成した場合には、アセンブリはもとのマル チチップモジュールの大きさよりも大きくならない。This ensures that the pressure applied to bring the modules into contact is spread over the entire surface. equalized. The result is a hermetically sealed assembly with a very high density of holes for input and output. It is possible to prepare for yellowtail, and the base plate can be made very thin. allows very low heat drop from chip to baseplate becomes. Furthermore, although this structure is airtight, it is very thin and especially If the hermetic sealing ring is formed at the same time as the hole, the assembly will be No larger than the chip module size.

以上、本発明をいくつかの好適な実施例に基づいて詳細に説明したが、多くの変 形が可能であることは当業者には明白であろう。従って、そのような変形は添付 の請求範囲の真の精神と範囲に含まれるものである。Although the present invention has been described above in detail based on some preferred embodiments, there are many variations. It will be clear to those skilled in the art that other shapes are possible. Therefore, such a variant is attached within the true spirit and scope of the claims.

補正書の写しく翻訳文）提出書 （特許法第１８４条の７第１項） 平成５年９月２７日Copy and translation of written amendment) Submission form (Article 184-7, Paragraph 1 of the Patent Act) September 27, 1993

Claims (75)

【特許請求の範囲】[Claims] １．マルチチップ集積回路パッケージにおいて、該集積回路パッケージが： 平坦な上面を有する基板を有し；また 前記基板の平坦な表面上に配置された複数の集積回路チップを有し、該集積回路 チップのそれぞれが少なくとも１つの配線パッドをその上面に具備しており、該 集積回路チップの上面が前記基板の平坦な上面に対して実質的に平行な平面上に 存在するようになされており；また 前記集積回路チップを取り囲む封止材を有し、該封止材が集積回路チップの上面 よりも高い上面を有しており、また該封止材が複数の貫通孔を有しており、該貫 通孔が少なくとも前記配線パッドのいくつかに対して配列されており；また前記 封止材の上面上に配備された配線導体パターンを有し、該配線導体パターンが少 なくとも前記貫通孔のいくつかの間を伸張して少なくとも前記配線パッドのいく つかに前記貫通孔を介して電気的接続をもたらすようになされている；ことを特 徴とする集積回路パッケージ。1. In a multi-chip integrated circuit package, the integrated circuit package: having a substrate with a flat top surface; a plurality of integrated circuit chips disposed on a flat surface of the substrate; Each of the chips has at least one wiring pad on its top surface, and the top surface of the integrated circuit chip lies in a plane substantially parallel to the flat top surface of the substrate; made to exist; and an encapsulant surrounding the integrated circuit chip, the encapsulant covering an upper surface of the integrated circuit chip; and the sealing material has a plurality of through holes, and the sealing material has a plurality of through holes. through holes are arranged for at least some of the wiring pads; A wiring conductor pattern is provided on the upper surface of the encapsulant, and the wiring conductor pattern is small. At least some of the wiring pads extend between at least some of the through holes. The invention is characterized in that it is adapted to provide an electrical connection through said through hole; A distinctive integrated circuit package. ２．前記封止材がポリマーを含んでいることを特徴とする、請求の範囲第１項に 記載の集積回路パッケージ。2. Claim 1, characterized in that the sealing material contains a polymer. Integrated circuit package as described. ３．前記封止材が熱可塑性材料と熱硬化性材料とからなるグループの中から選択 されたことを特徴とする請求の範囲第２項に記載の集積回路パッケージ。3. The sealing material is selected from a group consisting of a thermoplastic material and a thermosetting material. 3. An integrated circuit package according to claim 2, characterized in that: ４．前記基板が、ガラス、金属、セラミック、プラスチック、シリコン、および これらの複合材からなるグループの中から選択された材料を含んでいることを特 徴とする請求の範囲第１項に記載の集積回路パッケージ。4. The substrate may be glass, metal, ceramic, plastic, silicon, and Contains a material selected from the group consisting of these composite materials. An integrated circuit package according to claim 1, characterized in that: ５．前記基板が、アルミナを含んでいることを特徴とする請求の範囲第１項に記 載の集積回路パッケージ。5. Claim 1, wherein the substrate contains alumina. integrated circuit package. ６．請求の範囲第１項に記載の集積回路パッケージにおいて、該集積回路パッケ ージがさらに： 前記封止材および前記配線導体の上に配設された誘電体層を有し、該誘電体層が 前記封止材上に配備された前記配線導体の少なくともいくつかに対して配列され た複数の貫通孔を有しており；また 前記誘電体層の上に配備された第２の複数の配線導体を有し、該第２の複数の配 線導体が少なくとも前記誘電体層の貫通孔のいくつかの間を伸張して前記封止材 の上に配備された配線パターン導体に電気的接続をもたらすようになされている ； ことを特徴とする請求の範囲第１項に記載の集積回路パッケージ。6. The integrated circuit package according to claim 1, wherein the integrated circuit package The page also says: a dielectric layer disposed on the sealing material and the wiring conductor, the dielectric layer comprising: arranged for at least some of the wiring conductors disposed on the sealing material. It has multiple through holes; a second plurality of wiring conductors disposed on the dielectric layer; A line conductor extends between at least some of the through holes in the dielectric layer to connect the encapsulant to the encapsulant. is adapted to provide an electrical connection to a wiring pattern conductor disposed on the ; An integrated circuit package according to claim 1, characterized in that: ７．前記誘電体層が前記第２の複数の配線導体とともに除去可能となされている ことを特徴とする請求の範囲第６項に記載の集積回路パッケージ。7. The dielectric layer is removable together with the second plurality of wiring conductors. 7. An integrated circuit package as claimed in claim 6. ８．前記誘電体層が溶剤感受性層を含んでいることを特徴とする請求の範囲第７ 項に記載の集積回路パッケージ。8. Claim 7, wherein the dielectric layer includes a solvent sensitive layer. Integrated circuit packages as described in Section. ９．請求の範囲第１項に記載の集積回路パッケージにおいて、該集積回路パッケ ージがさらに： 前記封止材および前記配線導体の上に配設された溶剤感受性層を有し；また 前記溶剤感受性層の上に配設された誘電体層を有し、該誘電体層および前記溶剤 感受性層が前記封止材上に配備された前記配線パターン導体の少なくともいくつ かに対して配列された複数の貫通孔を有しており；また前記誘電体層の上に配備 された第２の複数の配線導体を有し、該第２の複数の配線導体が少なくとも前記 誘電体層の貫通孔のいくつかの間を伸張して前記封止材の上に配備された配線パ ターン導体に電気的接続をもたらすようになされている； ことを特徴とする請求の範囲第１項に記載の集積回路パッケージ。9. The integrated circuit package according to claim 1, wherein the integrated circuit package The page also says: a solvent-sensitive layer disposed on the encapsulant and the wiring conductor; a dielectric layer disposed on the solvent sensitive layer, the dielectric layer and the solvent sensitive layer; At least some of the wiring pattern conductors have a sensitive layer disposed on the encapsulant. a plurality of through holes arranged on the dielectric layer; a second plurality of wiring conductors, the second plurality of wiring conductors having at least the Wiring pads extending between some of the through holes in the dielectric layer and disposed on the encapsulant adapted to provide an electrical connection to the turn conductor; An integrated circuit package according to claim 1, characterized in that: １０．請求の範囲第１項に記載の集積回路パッケージにおいて、該集積回路パッ ケージがさらに： 前記基板の平坦な上面上に配備された、少なくとも１つのあらかじめ加工された チップを有し；また前記封止材が前記のあらかじめ加工されたチップの上に配設 されており、また該封止材が前記のあらかじめ加工されたチップの上面まで達す る貫通孔を有しており；また前記配線パターン導体が前記封止材の上面上に配設 されており、該配線パターン導体が、前記のあらかじめ加工されたチップの上面 上に設けられた前記の貫通孔を含む前記貫通孔の少なくともいくつかの間を伸張 し、前記集積回路チップおよび前記のあらかじめ加工されたチップの少なくとも いくつかに電気的接続をもたらすようになされている；ことを特徴とする請求の 範囲第１項に記載の集積回路パッケージ。10. The integrated circuit package according to claim 1, wherein the integrated circuit package Cage further: at least one prefabricated substrate disposed on the flat top surface of the substrate. a chip; and the encapsulant is disposed over the prefabricated chip. and the encapsulant reaches the top surface of the pre-processed chip. The wiring pattern conductor is arranged on the upper surface of the sealing material. The wiring pattern conductor is formed on the top surface of the pre-processed chip. extending between at least some of said through-holes, including said through-holes provided above; and at least one of the integrated circuit chip and the prefabricated chip. of a claim characterized in that it is adapted to provide an electrical connection to some; An integrated circuit package according to scope 1. １１．前記のあらかじめ加工されたチップが前記マルチチップモジュールパッケ ージの端の近傍に配置されており、またフレックスＴＡＢを備えていることを特 徴とする請求の範囲第１０項に記載の集積回路パッケージ。11. The pre-fabricated chip is placed in the multi-chip module package. It is located near the edge of the page and has a flex TAB. 11. An integrated circuit package as claimed in claim 10. １２．前記あらかじめ加工されたチップが、該チップの上面に配備された該チッ プヘのワイヤボンディングのための一連の導体ランドを有しており、前記封止材 が前記あらかじめ加工されたチップの上面の一部と、その上に配設された前記導 体ランドの一部とのみを被覆しており、前記封止材が前記一連の導体ランドの少 なくとも１つの上に形成された貫通孔を有しており、前記配線パターン導体が前 記封止材の上面上に配設されて、該配線パターン導体が、前記あらかじめ加工さ れたチップの少なくとも１つのランドの上に設けられた前記貫通孔を含む前記貫 通孔の少なくともいくつかの間を伸張し、前記集積回路および前記あらかじめ加 工されたチップの少なくともいくつかに電気的接続をもたらすようになされてい ることを特徴とする請求の範囲第１０項に記載の集積回路パッケージ。12. The pre-processed chip is placed on the top surface of the chip. It has a series of conductor lands for wire bonding, and the sealing material is a part of the upper surface of the pre-processed chip and the conductor disposed thereon. The sealing material covers only a portion of the series of conductor lands, and the sealing material covers only a portion of the series of conductor lands. It has at least one through hole formed thereon, and the wiring pattern conductor is in the front. The wiring pattern conductor is disposed on the upper surface of the sealing material, and the wiring pattern conductor is The through hole is provided on at least one land of the chip. extending between at least some of the through holes, the integrated circuit and the pre-processed designed to provide electrical connections to at least some of the engineered chips. 11. The integrated circuit package according to claim 10. １３．前記あらかじめ加工されたチップが、層状の電源およびグラウンドバス構 造を有し、該バス構造が電源ストリップおよびグラウンドストリップを有してお り、前記封止材が前記電源およびグラウンドバス構造を被覆しており、該封止材 が前記電源およびグラウンドストリップの各々に達する少なくとも１つの貫通孔 を有しており、前記配線パターン導体が前記封止材の上面上に配設され前記あら かじめ加工されたチップの前記電源およびグラウンドストリップと前記集積回路 チップの少なくともいくつかとを電気的に接続させるようになされていることを 特徴とする請求の範囲第１０項に記載の集積回路パッケージ。13. The pre-fabricated chip is integrated into a layered power and ground bus structure. and the bus structure has a power strip and a ground strip. the encapsulant covers the power supply and ground bus structure; at least one through hole through which the power and ground strips reach each of the power and ground strips; The wiring pattern conductor is arranged on the upper surface of the sealing material and the wiring pattern conductor is arranged on the upper surface of the sealing material. The power and ground strips of the prefabricated chip and the integrated circuit be electrically connected to at least some of the chips; An integrated circuit package as claimed in claim 10. １４．前記あらかじめ加工されたチップが、終端抵抗を含んでおり、該終端抵抗 がその上面にパッドを有しており、前記封止材の貫通孔および前記配線パターン 導体が前記終端抵抗と前記集積回路チップの少なくともいくつかとを電気的に接 続するように配設されていることを特徴とする請求の範囲第１０項に記載の集積 回路パッケージ。14. the prefabricated chip includes a terminating resistor, the terminating resistor has a pad on its upper surface, and the through hole of the sealing material and the wiring pattern A conductor electrically connects the termination resistor and at least some of the integrated circuit chips. The assembly according to claim 10, characterized in that the assembly is arranged so as to be connected to each other. circuit package. １５．接着剤層が前記基板の平坦な上面上の前記複数の集積回路チップと前記基 板との間に配設されていることを特徴とする請求の範囲第１０項に記載の集積回 路パッケージ。15. An adhesive layer connects the plurality of integrated circuit chips on the flat top surface of the substrate and the substrate. The integrated circuit according to claim 10, characterized in that it is disposed between the integrated circuit and the board. road package. １６．請求の範囲第１項に記載の集積回路パッケージにおいて、該集積回路パッ ケージがさらに、終端抵抗アレイを有しており、該終端抵抗アレイが前記基板と 前記接着材層の間に配設されており、前記接着剤層が前記封止材に設けられた前 記複数の貫通孔の中の選択された貫通孔に対しておよび前記終端抵抗アレイの選 択された電気的接点に対して配列された貫通孔を有していることを特徴とする請 求の範囲第１項に記載の集積回路パッケージ。16. The integrated circuit package according to claim 1, wherein the integrated circuit package The cage further includes a terminating resistor array, the terminating resistor array being connected to the substrate. disposed between the adhesive layers, and before the adhesive layer is provided on the sealing material. the selection of the termination resistor array for the selected through hole of the plurality of through holes; A claim characterized in that it has through holes arranged for selected electrical contacts. The integrated circuit package according to claim 1. １７．各終端抵抗アレイが前記複数の集積回路チップの中の１つの下に配置され ていることを特徴とする請求の範囲第１６項に記載の集積回路パッケージ。17. each termination resistor array is disposed under one of the plurality of integrated circuit chips; 17. An integrated circuit package according to claim 16, characterized in that: １８．請求の範囲第１項に記載の集積回路パッケージにおいて、該集積回路パッ ケージがさらに、該パッケージの上部表面に配設された電気的コンタクトパッド アレイを有し、該電気的コンタクトパッドアレイが少なくとも１つのレベルの配 線導体を介して少なくとも前記集積回路の配線パッドのいくつかと電気的に結合 されていることを特徴とする請求の範囲第１項に記載の集積回路パッケージ。18. The integrated circuit package according to claim 1, wherein the integrated circuit package The cage further includes electrical contact pads disposed on the top surface of the package. an array of electrical contact pads, the electrical contact pad array having at least one level of wiring; electrically coupled to at least some of the wiring pads of said integrated circuit via line conductors; An integrated circuit package according to claim 1, characterized in that the integrated circuit package is １９．前記パッケージの上面上に配設された前記電気的コンタクトパッドアレイ が前記パッケージの外部回路への電気的インターフェースを提供し、前記基板が 下部表面を有し、該下部表面が前記集積回路チップが生成する熱を放散させるた めの熱的インターフェースを提供していることを特徴とする請求の範囲第１８項 に記載の集積回路パッケージ。19. the electrical contact pad array disposed on the top surface of the package; provides an electrical interface to external circuitry of the package, and the substrate a lower surface for dissipating heat generated by the integrated circuit chip; Claim 18, characterized in that it provides a thermal interface for Integrated circuit package as described in . ２０．前記基板の下部表面が前記集積回路パッケージの下部表面からなっている ことを特徴とする請求の範囲第１９項に記載の集積回路パッケージ。20. a lower surface of the substrate comprises a lower surface of the integrated circuit package; 20. An integrated circuit package according to claim 19. ２１．前記封止材の前記上面が平坦であり、前記集積回路チップの上面からおよ そ１から２ミルの距離に位置していることを特徴とする請求の範囲第１項に記載 の集積回路パッケージ。21. The upper surface of the encapsulant is flat, and extends from the upper surface of the integrated circuit chip. as claimed in claim 1, characterized in that it is located at a distance of 2 mils from the integrated circuit package. ２２．薄い接着フィルムが前記基板の平坦な上面上の前記複数の集積回路チップ と前記基板との間に配備されていることを特徴とする請求の範囲第１項に記載の 集積回路パッケージ。22. A thin adhesive film is attached to the plurality of integrated circuit chips on the flat top surface of the substrate. and the substrate, as set forth in claim 1. integrated circuit package. ２３．（ａ）各集積回路チップがそれぞれ少なくとも１つの配線パッドを有して いる複数の集積回路チップを実質的に平坦な上面を有する基板の上に配置し； （ｂ）低粘度のポリマー材料を用いて前記チップおよび前記基板の前記上面を包 囲して、前記チップとチップの間の空隙を前記ポリマー材料で充填し； （ｃ）前記低粘度ポリマー材料をキュアーして硬化した高粘度ポリマー封止材を 形成し； （ｄ）複数の貫通孔を前記ポリマー封止材に形成して該貫通孔を前記配線パッド の少なくともいくつかの上に配置し；（ｅ）導電体パターンを前記封止材上に形 成し、前記導電体が前記貫通孔と貫通孔との間を伸張して選択された集積回路配 線パッドを電気的に接続させる； ステップを含むことを特徴とする、集積回路チップをパッケージングする方法。23. (a) each integrated circuit chip has at least one wiring pad; disposing a plurality of integrated circuit chips on a substrate having a substantially planar top surface; (b) wrapping the chip and the top surface of the substrate using a low viscosity polymeric material; enclosing the chips, filling the void between the chips with the polymeric material; (c) a high viscosity polymer encapsulant obtained by curing the low viscosity polymer material; form; (d) forming a plurality of through holes in the polymer sealing material and connecting the through holes to the wiring pads; (e) forming a conductor pattern on the encapsulant; the conductor extends between the through holes to connect the selected integrated circuit interconnect; Connect line pads electrically; A method of packaging an integrated circuit chip, the method comprising the steps of: ２４．前記のキュアーを行うステップの後に前記ポリマー封止材をラッピングし 、実質的に平坦な上面を形成し、前記封止材の前記本質的に平坦な上面が前記基 板の前記の実質的に平坦な上面と平行となるようにするステップをさらに含んで いることを特徴とする請求の範囲第２３項に記載のパッケージング方法。24. Wrapping the polymer encapsulant after the curing step. forming a substantially flat top surface of the encapsulant, the essentially flat top surface of the encapsulant forming a substantially flat top surface of the base; further comprising the step of being parallel to said substantially flat top surface of the plate. 24. The packaging method according to claim 23, characterized in that: ２５．前記基板に配備された前記集積回路チップの上面を基準として前記ポリマ ー封止材が２ミルの厚さ以下となるまで前記ラッピングステップが進行すること を特徴とする請求の範囲第２４項に記載のパッケージング方法。25. the polymer with respect to the top surface of the integrated circuit chip disposed on the substrate; - The lapping step proceeds until the encapsulant is less than or equal to 2 mils thick. The packaging method according to claim 24, characterized in that: ２６．前記低粘度ポリマー封止材料がＵＶキュアーが可能な材料を含んでおり、 前記キュアースチップ（ｃ）がＵＶエネルギーを前記ポリマー材料に供給するス テップを含んでいることを特徴とする請求の範囲第２３項に記載のパッケージン グ方法。26. the low viscosity polymeric encapsulant material includes a UV-curable material; The curing tip (c) supplies UV energy to the polymeric material. The packaging according to claim 23, characterized in that the package comprises a step method. ２７．前記集積回路チップをラッピングしてその厚さをあらかじめ選択された均 一な厚さまで低減するステップをさらに含み、前記チップのラッピングが前記集 積回路チップを前記基板上に配置する前に実行されることを特徴とする請求の範 囲第２３項に記載のパッケージング方法。27. The integrated circuit chip is wrapped to reduce its thickness to a preselected uniformity. further comprising the step of reducing the chip to a uniform thickness, the wrapping of the chip being reduced to a uniform thickness; Claims characterized in that the method is carried out before placing an integrated circuit chip on the substrate. The packaging method according to item 23. ２８．前記チップのラッピングステップが：前記集積回路チップをキャリアプレ ートに粘着的に貼り付け； 封止材料を前記プレートに貼り付けられた前記チップの周囲に供給し； 前記チップを同時にあらかじめ選択された厚さまで均一にラッピングし； 前記チップを前記キャリアプレートから取り外して前記チップを回収する； ステップを含んでいる二とを特徴とする請求の範囲第２７項に記載のパッケージ ング方法。28. The step of wrapping the chip is: placing the integrated circuit chip on a carrier plate. Adhesive paste on the board; applying a sealing material around the chip attached to the plate; uniformly lapping the chips to a preselected thickness at the same time; removing the chip from the carrier plate and collecting the chip; A package according to claim 27, characterized in that: method. ２９．前記集積回路チップを前記キャリアプレートに固定させるための前記接着 剤が溶剤感受性であり、前記集積回路チップを回収するステップが溶剤中で実行 されることを特徴とする請求の範囲第２８項に記載のパッケージング方法。29. the adhesive for fixing the integrated circuit chip to the carrier plate; the agent is solvent sensitive and the step of recovering the integrated circuit chip is performed in the solvent. 29. The packaging method according to claim 28, wherein: ３０．前記溶剤がアセトン溶液を含んでいることを特徴とする請求の範囲第２９ 項に記載のパッケージング方法。30. Claim 29, characterized in that the solvent comprises an acetone solution. Packaging method as described in section. ３１．前記チップの回収ステップが： 前記集積回路チップ／プレートアセンブリを加熱して前記チップを前記プレート に固定している前記接着剤を軟化させ；多数の区画を有し、これらの各区画が十 分に間隔がとられた壁によって定めらており前記チップ／プレートアセンブリが 上側を下にして前記ワッフルパックの上に配置されたときに区画がそれぞれ１つ の集積回路チップを収納することができるようなワッフルパックを準備し； 少なくとも１つの前記チップ／プレートアセンブリおよび前記ワッフルパックを 動かして各集積回路チップが区画の壁とかみ合うようになし、前記動作を前記チ ップが前記キャリアプレートから分離するまで続ける； ステップを含んでいることを特徴とする請求の範囲第２８項に記載のパッケージ ング方法。31. The chip collecting step is: heating the integrated circuit chip/plate assembly to bond the chip to the plate; soften said adhesive which is fixed to; has a number of compartments, each of which The chip/plate assembly is defined by walls spaced apart by a one compartment each when placed top side down on said waffle pack; prepare a waffle pack capable of containing integrated circuit chips; at least one of said chip/plate assembly and said waffle pack; Move each integrated circuit chip so that it mates with the wall of the compartment, continue until the cup separates from the carrier plate; A package according to claim 28, characterized in that the package comprises a step. method. ３２．前記チップ／プレートを貼り付けるステップが：実質的に平坦な上面を有 するキャリアプレートを準備し；スピンあるいはスプレーを行って、接着剤を前 記キャリアプレートの上面に薄くコートし； 前記接着剤とキャリアプレートとの複合物を加熱して前記接着材料を軟化させ； 前記集積回路チップを表面を下側にして前記接着膜上に置き； チップ／プレートアセンブリを冷却して前記接着材を凝固させる； ステップを含んでいることを特徴とする請求の範囲第２８項に記載のパッケージ ング方法。32. affixing the chip/plate: having a substantially flat top surface; Prepare the carrier plate to be used; spin or spray to pre-apply the adhesive. Coat the upper surface of the carrier plate thinly; heating the adhesive and carrier plate composite to soften the adhesive material; placing the integrated circuit chip face down on the adhesive film; cooling the chip/plate assembly to solidify the adhesive; A package according to claim 28, characterized in that the package comprises a step. method. ３３．前記チップを置くステップが前記集積回路チップを対称的に前記キャリア プレート上に置くステップを含んでいることを特徴とする請求の範囲第３２項に 記載のパッケージング方法。33. The step of placing the chip symmetrically places the integrated circuit chip on the carrier. Claim 32, further comprising the step of placing on a plate. Packaging method as described. ３４．誘電体層を前記ポリマー封止材および前記配線導体上に塗布し； 前記誘電体層に複数の貫通孔を具備させ、前記ポリマー封止材上に配設された前 記配線導体の少なくともいくつかに対して前記貫通孔が配列されているようにな し；第２の複数の配線導体を前記誘電体層上に形成し、該配線導体が少なくとも いくつかの前記誘電体層に形成された貫通孔と貫通孔との間を伸張するようにな し、前記ポリマー封止材上に配設された配線パターン導体の電気的接続を実現す る；ステップをさらに含んでいることを特徴とする請求の範囲第２３項に記載の パッケージング方法。34. applying a dielectric layer over the polymer encapsulant and the wiring conductor; The dielectric layer is provided with a plurality of through holes, and the front surface is disposed on the polymer encapsulant. The through holes are arranged with respect to at least some of the wiring conductors. forming a second plurality of wiring conductors on the dielectric layer, the wiring conductors having at least extending between the through holes formed in some of the dielectric layers. and realize electrical connection of the wiring pattern conductor disposed on the polymer encapsulant. The method according to claim 23, further comprising the step of: packaging method. ３５．前記誘電体層が前記第２の複数の配線導体とともに除去可能となされてい ることを特徴とする請求の範囲第３４項に記載のパッケージング方法。35. The dielectric layer is removable together with the second plurality of wiring conductors. 35. The packaging method according to claim 34. ３６．前記誘電体層が溶剤感受性層を含んでいることを特徴とする請求の範囲第 ３５項に記載のパッケージング方法。36. Claim 1, wherein the dielectric layer includes a solvent sensitive layer. The packaging method according to item 35. ３７．前記のチップを配置するステップ（ａ）が、前記集積回路チップのパター ンを基準として前記集積回路チップを前記基板上に正確に置くステップを含んで いることを特徴とする請求の範囲第２３項に記載のパッケージング方法。37. The step (a) of arranging the chips comprises forming a pattern of the integrated circuit chips. accurately positioning the integrated circuit chip on the substrate relative to the substrate. 24. The packaging method according to claim 23, characterized in that: ３８．前記貫通孔を形成するステップ（ｄ）がリアクティブイオンエッチング、 フォトパターン形成、あるいはレーザ溶融加工のうちの１つを用いて前記キュア ーされたポリマー封止材中に前記貫通孔を形成するステップを含んでいることを 特徴とする請求の範囲第２３項に記載のパッケージング方法。38. Step (d) of forming the through hole is reactive ion etching; The curing process is performed using one of photopatterning or laser melting. forming the through hole in the polymeric encapsulant material. A packaging method according to claim 23, characterized in that: ３９．（ｉ）ｎ層の誘電体を前記ポリマー封止材およびその上の前記配線導体上 に重ねて形成し、前記ｎ層の誘電体層の各々に複数の貫通孔を形成し； （ｉｉ）複数の配線導体を各前記誘電体層上に形成し、該配線導体を少なくとも いくつかの対応する誘電体層の貫通孔と貫通孔との間を伸張させることによって 前記封止材あるいは隣接した誘電体層上に配設された配線導体の電気的接続を実 現し、各層の前記貫通孔が隣接の誘電体層上に配設された少なくともいくつかの 配線導体に対して配列されているようになす； ステップをさらに含んでいることを特徴とする請求の範囲第２３項に記載のパッ ケージング方法。39. (i) An n-layer dielectric is placed on the polymer encapsulant and the wiring conductor thereon. forming a plurality of through holes in each of the n-layer dielectric layers; (ii) forming a plurality of wiring conductors on each of the dielectric layers; By stretching between the through holes of several corresponding dielectric layers Electrical connection of the wiring conductor disposed on the encapsulant or the adjacent dielectric layer is performed. In this case, the through holes in each layer include at least some of the through holes disposed on the adjacent dielectric layer. so that they are aligned with the wiring conductors; The package according to claim 23, further comprising a step. Caging method. ４０．前記封止ステップ（ｂ）および（ｃ）が：第１の低粘度ポリマー材料を用 いて、前記チップとチップとの間のすべての空間を充填し； 前記第１の低粘度ポリマー材料をキュアーして硬化したポリマー封止材を形成し ； スピンコート、スプレーコートのいずれか１つの方法を用いて、第２のポリマー 封止材を前記チップおよび前記第１のポリマー封止材の上に形成する； ステップを含んでいることを特徴とする請求の範囲第２３項に記載のパッケージ ング方法。40. said sealing steps (b) and (c): using a first low viscosity polymeric material; filling all spaces between the chips; curing the first low viscosity polymeric material to form a cured polymeric encapsulant; ; The second polymer is coated using either spin coating or spray coating. forming an encapsulant over the chip and the first polymeric encapsulant; The package according to claim 23, characterized in that the package comprises a step. method. ４１．前記封止ステップ（ｂ）および（ｃ）が：前記チップをその上に配置した 基板の周囲にフレームを供給し； 十分な量の、ＵＶキュアーが可能で低粘度のポリマー材料を、前記フレームによ って定められた空間内に導いて、前記チップとチップの間の空間を実質上満たし ；ＵＶエネルギーを供給して前記ＵＶキュアーが可能なポリマー材料をキュアー し； 前記キュアーされたポリマー封止材および前記チップの上に第２のポリマーをス ピンコートあるいはスプレーコートのうちのいずれか１つを用いて重ねて塗布す る；ステップを含んでいることを特徴とする請求の範囲第２３項に記載のパッケ ージング方法。41. The encapsulation steps (b) and (c) include: placing the chip thereon; providing a frame around the substrate; A sufficient amount of UV curable, low viscosity polymeric material is applied to the frame. and substantially fill the space between the chips. ; supplying UV energy to cure the UV-curable polymer material; death; Sprinkle a second polymer over the cured polymer encapsulant and the chip. Apply multiple coats using either pin coat or spray coat. The package according to claim 23, characterized in that the package comprises the steps; method. ４２．前記充填ステップ（ｂ）が： （ｉ）閉じ込めフレームを前記チップがその上に配置された前記基板の周囲に準 備し、前記フレームの高さが前記チップがその上に配置された前記基板の高さよ りもわずかに高くなるようになし； （ｉｉ）前記フレームの中の空間を低粘度のポリマー材料で満たし； （ｉｉｉ）前記閉じ込めフレームの上面をよぎってブレードを引いて、前記材料 を前記フレームによって定められた空間内に分配させ； （ｉｖ）前記ステップ（ｉ）から（ｉｉｉ）を前記閉じ込めフレームの内部のす べての空間が前記材料で実質上前記フレームの上面のレベルまで満たされるまで 反復する；ステップを含んでいることを特徴とする請求の範囲第２３項に記載の パッケージング方法。42. Said filling step (b): (i) positioning a confinement frame around said substrate on which said chip is disposed; and the height of the frame is greater than the height of the substrate on which the chip is placed. The temperature is also slightly higher; (ii) filling the space within the frame with a low viscosity polymeric material; (iii) pulling a blade across the top surface of the confinement frame to remove the material from the material; distributed within the space defined by the frame; (iv) performing said steps (i) to (iii) all inside said confinement frame; until all spaces are filled with said material to substantially the level of the top surface of said frame. repeating; as claimed in claim 23, packaging method. ４３．前記封止ステップ（ｂ）および（ｃ）が：前記チップがその上面上に配置 されている前記基板の周囲の閉じた空間を定め； 前記の閉じた空間をＵＶキュアーが可能な材料で満たし；前記チップがその上に 配置されいる前記基板の上にガラス板を置き； ＵＶエネルギーを前記ガラス板を通し前記基板の境界の外側の材料のキュアーを 防ぐようにパターン形成が行われているマスクを介して前記材料に対して供給し て前記材料を硬化させる； ステップを含んでいる二とを特徴とする請求の範囲第２３項に記載のパッケージ ング方法。43. The encapsulation steps (b) and (c) include: the chip being placed on its upper surface; defining a closed space around the substrate; filling said closed space with a UV-curable material; said chip being placed thereon; placing a glass plate on the substrate to be arranged; UV energy is passed through the glass plate to cure the material outside the boundaries of the substrate. The material is supplied through a mask that is patterned to prevent curing the material; A package according to claim 23, characterized in that: method. ４４．前記複数の集積回路チップがそれぞれあらかじめ定められた厚さを有し、 該あらかじめ定められた厚さが４ミルから８ミルの範囲の厚さであることを特徴 とする請求の範囲第１項に記載の集積回路パッケージ。44. each of the plurality of integrated circuit chips has a predetermined thickness; wherein the predetermined thickness is in the range of 4 mils to 8 mils. An integrated circuit package according to claim 1. ４５．前記パッケージの上面に配設された前記電気的コンタクトパッドアレイが 実質上前記パッケージの上面を覆っており、前記電気的コンタクトパッドアレイ の少なくともいくつかが前記複数の集積回路チップ以外の部分の上部に配設され ていることを特徴とする請求の範囲第１８項に記載の集積回路パッケージ。45. the electrical contact pad array disposed on the top surface of the package; substantially covering the top surface of the package and including the electrical contact pad array; at least some of the integrated circuit chips are arranged on parts other than the plurality of integrated circuit chips. 19. An integrated circuit package as claimed in claim 18. ４６．前記複数の集積回路チップの上部表面の上に配設された信号平面と； やはり前記複数の集積回路チップの上部表面の上に配設され、前記信号平面に対 して実質的に平行となされている実質的にとぎれのない連続した導体平面； をさらに有していることを特徴とする請求の範囲第１項に記載の集積回路パッケ ージ。46. a signal plane disposed on top surfaces of the plurality of integrated circuit chips; also disposed on top surfaces of the plurality of integrated circuit chips and facing the signal plane. a substantially uninterrupted continuous conductor plane that is substantially parallel to each other; The integrated circuit package according to claim 1, further comprising: ge. ４７．少なくとも２つの実質的にとぎれのない連続した導体平面が前記集積回路 チップの上部表面の上に配設されており、該導体平面のそれぞれが実質的に前記 信号平面に対して平行となされていることを特徴とする請求の範囲第１項に記載 の集積回路パッケージ。47. at least two substantially uninterrupted continuous conductive planes of the integrated circuit disposed on the top surface of the chip, each of the conductor planes substantially parallel to the top surface of the chip; According to claim 1, the signal line is parallel to the signal plane. integrated circuit package. ４８．前記導体平面の１つがグラウンド平面を構成し、前記導体平面の１つが電 源平面を構成していることを特徴とする請求の範囲第４７項に記載の集積回路パ ッケージ。48. One of the conductor planes constitutes a ground plane, and one of the conductor planes constitutes a ground plane. The integrated circuit part according to claim 47, characterized in that it constitutes a source plane. package. ４９．前記複数の集積回路チップがそれぞれあらかじめ定められた厚さを有し、 該あらかじめ定められた厚さが４ミルから８ミルの範囲の厚さであることを特徴 とする請求の範囲第４８項に記載の集積回路パッケージ。49. each of the plurality of integrated circuit chips has a predetermined thickness; wherein the predetermined thickness is in the range of 4 mils to 8 mils. An integrated circuit package according to claim 48. ５０．前記グラウンド平面が前記信号平面と前記集積回路チップの上面との間に 配設されていることを特徴とする請求の範囲第４８項に記載の集積回路パッケー ジ。50. the ground plane is between the signal plane and the top surface of the integrated circuit chip; The integrated circuit package according to claim 48, characterized in that: Ji. ５１．前記グラウンド平面と前記電源平面が近接した位置に互いに平行に対向し て配設され、さらに誘電体材料が前記電源平面と前記導体平面との面に配備され ていることを特徴とする請求の範囲第４８項に記載の集積回路パッケージ。51. The ground plane and the power plane are located close to each other and face each other in parallel. and further a dielectric material is provided on a plane between the power supply plane and the conductor plane. 49. The integrated circuit package of claim 48. ５２．前記信号平面が距離ｙだけ前記集積回路チップの上面から隔てられており 、前記電源平面が距離ｘだけ前記グラウンド平面から隔てられており、距離ｙが 距離ｘよりも大きくなされていることを特徴とする請求の範囲第５１項に記載の 集積回路パッケージ。52. the signal plane is separated from the top surface of the integrated circuit chip by a distance y; , the power plane is separated from the ground plane by a distance x, and the distance y is Claim 51, characterized in that the distance is greater than the distance x. integrated circuit package. ５３．前記基板の上面に配設された少なくとも１つの終端抵抗と： 前記信号平面を前記少なくとも１つの終端抵抗に結合するための接続手段； とをさらに有していることを特徴とする請求の範囲第１項に記載の集積回路パッ ケージ。53. at least one terminating resistor disposed on the top surface of the substrate; and: connection means for coupling said signal plane to said at least one terminating resistor; The integrated circuit package according to claim 1, further comprising: cage. ５４．マルチチップ集積回路パッケージにおいて、該集積回路パッケージが： 回路部品を有し、該回路部品が少なくとも１つの配線パッドをその上に具備した 上面を有しており；また上面と下面を有する基板を有し、該基板が基板の前記上 面から基板の前記下面に貫通している貫通孔を含んでおり、該貫通孔が前記回路 部品をその中に収容することができる大きさに形成されており；また 前記基板の上面に配置された少なくとも１つの集積回路チップを有し、該集積回 路チップが少なくとも１つの配線パッドをその上面に有しており、前記少なくと も１つの集積回路チップの上面が実質的に前記基板の上面と平行な平面上に存在 するようになされており；また 前記部品が、前記部品の上面が実質的に前記基板の上面と平行になるように前記 基板の貫通孔の内部に置かれており；また 前記少なくとも１つの集積回路チップを包囲し少なくとも前記回路部品の上面と 接触している封止材を有し、該封止材が集積回路チップの上面の上にその上面を 有し、また複数の貫通孔を有し、該質通孔が少なくともいくつかの前記チップと 部品の配線パッドとに対して配列されており；また前記封止材の上面の上に配設 された配線パターン導体を有し、該配線パターンが少なくともいくつかの前記貫 通孔と貫通孔との間を伸張し、少なくともいくつかの前記配線パッドヘの電気的 接続を前記貫通孔を介して実現している；ことを特徴とする集積回路パッケージ 。54. In a multi-chip integrated circuit package, the integrated circuit package: a circuit component, the circuit component having at least one wiring pad thereon; a substrate having an upper surface; and a substrate having an upper surface and a lower surface, the substrate having an upper surface; a through hole penetrating from the surface to the lower surface of the substrate, and the through hole is connected to the circuit. sized to accommodate components therein; and at least one integrated circuit chip disposed on a top surface of the substrate; the circuit chip has at least one wiring pad on its top surface; and the top surface of one integrated circuit chip lies on a plane substantially parallel to the top surface of said substrate. is designed to; and The component is configured such that the top surface of the component is substantially parallel to the top surface of the substrate. placed inside the through-hole of the board; surrounding the at least one integrated circuit chip and at least a top surface of the circuit component; an encapsulant in contact with the top surface of the integrated circuit chip; and a plurality of through holes, the through holes being connected to at least some of the chips. arranged in relation to the wiring pads of the component; and arranged on the top surface of the encapsulant. a wiring pattern conductor, the wiring pattern having at least some of the through holes; an electrical connection extending between the through hole and the through hole to at least some of the wiring pads; An integrated circuit package characterized in that the connection is realized through the through hole. . ５５．複数の集積回路チップが前記基板の上面上に配置されており、該回路チッ プの各々が少なくとも１つの配線パッドをその上面上に有していることを特徴と する請求の範囲第５４項に記載の集積回路パッケージ。55. A plurality of integrated circuit chips are disposed on the top surface of the substrate, and the circuit chips each pad has at least one wiring pad on its top surface. 55. The integrated circuit package of claim 54. ５６．前記基板の上面が平坦であることを特徴とする請求の範囲第５５項に記載 の集積回路パッケージ。56. Claim 55, wherein the upper surface of the substrate is flat. integrated circuit package. ５７．前記集積回路チップの上面および前記回路部品の上面が実質的に同一平面 上にあり、該平面が前記基板の上面と平行であることを特徴とする請求の範囲第 ５５項に記載の集積回路パッケージ。57. a top surface of the integrated circuit chip and a top surface of the circuit component are substantially coplanar; and the plane is parallel to the top surface of the substrate. 56. The integrated circuit package according to paragraph 55. ５８．前記回路部品を、前記基板の貫通孔の中に該回路部品の上面が実質的に前 記集積回路チップの上面と同一平面上にとどまるように固定するための手段をさ らに有していることを特徴とする請求の範囲第５７項に記載の集積回路パッケー ジ。58. The circuit component is inserted into the through hole of the substrate with the top surface of the circuit component substantially in front. Provide a means for securing the integrated circuit chip so that it remains flush with the top surface of the integrated circuit chip. The integrated circuit package according to claim 57, further comprising: Ji. ５９．多数の基板貫通孔が備えられており、該貫通孔がそれぞれ複数の回路部品 の１つを収納することができる大きさに形成されていることを特徴とする請求の 範囲第５５項に記載の集積回路パッケージ。59. A large number of board through-holes are provided, and each through-hole can accommodate a plurality of circuit components. A claim characterized in that it is formed in a size that can accommodate one of the following: An integrated circuit package according to scope item 55. ６０．前記基板が下面を有し、前記パッケージがさらに前記基板の下面に設けら れたウェルを前記基板の中に有しており、該ウェルが回路部品を該ウェルに収納 してそこに該回路部品を恒住することができる大きさに形成されており、前記ウ ェルから前記基板上面まで前記基板中を貫通しているメタライズされた貫通孔に よって前記回路部品が前記基板の上面と電気的に結合されていることを特徴とす る請求の範囲第５５項に記載の集積回路パッケージ。60. The substrate has a lower surface, and the package is further provided on the lower surface of the substrate. a well in the substrate, the well housing a circuit component in the well; and is formed in a size that allows the circuit component to permanently reside therein, and a metalized through hole that extends through the substrate from the well to the top surface of the substrate; Therefore, the circuit component is electrically coupled to the upper surface of the substrate. 56. An integrated circuit package according to claim 55. ６１．マルチチップ集積回路パッケージにおいて、該集積回路パッケージが： 上面と下面とを具備した基板を有し、該基板かその下面に配設されたウェルを有 し、該ウェルが回路部品を該ウェルの中に完全に収納することができる大きさに 形成されており；また 前記基板の上面上に配置された少なくとも１つの集積回路チップを有し、該集積 回路チップが少なくとも１つの配線パッドをその上面に有し、前記少なくとも１ つの集積回路チップの上面が前記基板の上面と実質的に平行な平面上に存在する ようになされており；また 前記基板のウェルの中に配設された回路部品を前記基板の上面と電気的に結合す るための手段を有し；また前記少なくとも１つの集積回路チップおよび前記基板 の上面を包囲している封止材を有し、該封止材が前記集積回路チップの上面より も上に位置する上面を有しまた複数の貫通孔を有しており、該貫通孔が少なくと もいくつかの前記チップ配線パッドに対しておよび前記ウェル内に前記基板の上 面に達するように配設された前記電気的に前記回路部品を結合するための手段に 対して配列されており；また前記封止材の上面上に配設された配線パターン導体 を有しており、該配線パターン導体が少なくともいくつかの前記貫通孔と貫通孔 との間を伸張し、少なくともいくつかの前記配線パッドおよび前記ウェルの中の 前記回路部品への電気的な接続を該貫通孔を介して実現している；ことを特徴と する集積回路パッケージ。61. In a multi-chip integrated circuit package, the integrated circuit package: A substrate having an upper surface and a lower surface, and a well disposed on the substrate or the lower surface thereof. and the well is sized so that the circuit components can be completely accommodated within the well. formed; also at least one integrated circuit chip disposed on a top surface of the substrate; the circuit chip has at least one wiring pad on its top surface; a top surface of one integrated circuit chip lies in a plane substantially parallel to a top surface of said substrate; It is done like this; also A circuit component disposed in a well of the substrate is electrically coupled to an upper surface of the substrate. said at least one integrated circuit chip and said substrate. an encapsulant surrounding the top surface of the integrated circuit chip; and a plurality of through holes, each of which has at least one upper surface. Also on the substrate for some of the chip wiring pads and in the wells. the means for electrically coupling the circuit components disposed to reach the surface; and a wiring pattern conductor arranged on the upper surface of the sealing material. and the wiring pattern conductor has at least some of the through holes and through holes. extending between at least some of the wiring pads and the wells; Electrical connection to the circuit component is realized through the through hole; integrated circuit package. ６２．前記電気的結合手段が前記ウェルから前記基板上面まで前記基板中を貫通 している少なくとも２つのメタライズされた貫通孔を有していることを特徴とす る請求の範囲第６１項に記載の集積回路パッケージ。62. The electrical coupling means penetrates through the substrate from the well to the top surface of the substrate. characterized by having at least two metalized through-holes with 62. The integrated circuit package of claim 61. ６３．複数の集積回路チップが前記基板の上面上に配置され、前記回路チップが それぞれ少なくとも１つの配線パッドをその上面上に有していることを特徴とす る請求の範囲第６１項に記載の集積回路パッケージ。63. A plurality of integrated circuit chips are disposed on the top surface of the substrate, and the circuit chips are arranged on a top surface of the substrate. each having at least one wiring pad on its upper surface. 62. The integrated circuit package of claim 61. ６４．前記基板の上面が平坦であることを特徴とする請求の範囲第６３項に記載 の集積回路パッケージ。64. Claim 63, wherein the upper surface of the substrate is flat. integrated circuit package. ６５．気密封入マルチチップ集積回路モジュールにおいて、該集積回路モジュー ルが： マルチチップモジュールを有し、該マルチチップモジュールが； 上面を有する基板を有し；また 前記基板の上面上に配置された複数の集積回路チップを有し、該集積回路チップ のそれぞれが少なくとも１つの配線パッドをその上面に具備しており、該集積回 路チップの上面が前記基板の上面に対して実質的に平行な平面上に存在するよう になされており；また 前記集積回路チップを包囲する封止材を有し、該封止材が集積回路チップの上面 よりも高い上面を有しており、また該封止材が複数の貫通孔を有しており、該貫 通孔が少なくともいくつかの前記配線パッドに対して配列されており；また前記 封止材の上面上に配備された配線導体パターンを有し、該配線導体パターンが少 なくとも前記貫通孔のいくつかの間を伸張して少なくともいくつかの前記配線パ ッドに前記貫通孔を介して電気的接続をもたらすようになされており、前記配線 パターン導体は少なくとも１つの接続パッドを有しており；また 複数の貫通孔を具備し電気的に絶縁されたカバープレートを有する蓋を有し；ま た 前記カバープレートの貫通孔に気密的に配設された導電性プラグを有し；また 前記コバールプレートの少なくとも１つの前記導電性プラグを前記配線パターン 導体の少なくとも１つの前記接続パッドに電気的に接続するための手段を有し； また気密的に前記蓋を前記マルチチップモジュールの周囲に封止し、前記少なく とも１つの導電性プラグを前記配線パターン導体の前記少なくとも１つの接続パ ッドに電気的に接触させるようになす手段を有している； ことを特徴とする集積回路モジュール。65. In a hermetically sealed multi-chip integrated circuit module, the integrated circuit module Le is: a multi-chip module; the multi-chip module; a substrate having a top surface; a plurality of integrated circuit chips disposed on an upper surface of the substrate; each has at least one wiring pad on its top surface, and each of the integrated circuit such that the top surface of the chip lies on a plane substantially parallel to the top surface of the substrate. has been done; also a sealing material surrounding the integrated circuit chip, the sealing material being a top surface of the integrated circuit chip; and the sealing material has a plurality of through holes, and the sealing material has a plurality of through holes. through holes are arranged for at least some of the wiring pads; A wiring conductor pattern is provided on the upper surface of the encapsulant, and the wiring conductor pattern is small. At least some of the wiring paths extend between at least some of the through holes. electrical connection to the wiring through the through hole; The patterned conductor has at least one connection pad; and has a lid with a plurality of through holes and an electrically insulated cover plate; Ta a conductive plug airtightly disposed in the through hole of the cover plate; At least one of the conductive plugs of the Kovar plate is connected to the wiring pattern. having means for electrically connecting to said connection pad of at least one of the conductors; Also, the lid is hermetically sealed around the multi-chip module, and the lid is hermetically sealed around the multi-chip module. and one conductive plug to the at least one connection pin of the wiring pattern conductor. having means for making electrical contact with the pad; An integrated circuit module characterized by: ６６．前記少なくとも１つの導電性プラグを前記配線パターン導体の前記少なく とも１つの接続パッドに電気的に接続するための手段が、前記カバープレートと 前記マルチチップモジュールの上面との間に配設されたボタンコンタクトアレイ を有していることを特徴とする請求の範囲第６５に記載の気密封入モジュール。66. The at least one conductive plug is connected to the at least one electrically conductive plug of the wiring pattern conductor. means for electrically connecting both to one connection pad with the cover plate; A button contact array disposed between the top surface of the multi-chip module and the top surface of the multi-chip module. The hermetically sealed module according to claim 65, characterized in that the module has: ６７．気密封入マルチチップ集積回路モジュールにおいて、該集積回路モジュー ルが： マルチチップモジュールを有し、該マルチチップモジュールが； 上面を有する基板を有し；また 前記基板の上面上に配置された複数の集積回路チップを有し、該集積回路チップ のそれぞれが少なくとも１つの配線パッドをその上面に具備しており、該集積回 路チップの上面が前記基板の上面に対して実質的に平行な平面上に存在するよう になされており；また 前記集積回路チップを包囲する封止材を有し、該封止材が集積回路チップの上面 よりも高い上面を有しており、また該封止材が複数の貫通孔を有しており、該貫 通孔が少なくともいくつかの前記配線パッドに対して配列されており；また前記 封止材の上面上に配備された配線導体パターンを有し、該配線導体パターンが少 なくとも前記貫通孔のいくつかの間を伸張して少なくともいくつかの前記配線パ ッドに前記貫通孔を介して電気的接続をもたらすようになされており、前記配線 パターン導体は少なくとも１つの接続パッドを有しており；また 複数の貫通孔を具備し電気的に絶縁されたカバープレートを有する蓋を有し、該 カバープレートの貫通孔がそれぞれ前記配線パターン導体上の接続パッドに対し て配列されており；また 前記カバープレートの各貫通孔の中に気密的に配設された電導手段を有しており 、少なくとも１つの前記電導手段が前記配線パターン導体の１つの前記接続パッ ドと電気的に接触するようになされており；また 気密的に前記蓋を前記マルチチップモジュールの周囲に封止し、前記少なくとも １つの導電手段を前記配線パターン導体の接続パッドに電気的に接触させるよう になす手段を有している； ことを特徴とする集積回路モジュール。67. In a hermetically sealed multi-chip integrated circuit module, the integrated circuit module Le is: a multi-chip module; the multi-chip module; a substrate having a top surface; a plurality of integrated circuit chips disposed on an upper surface of the substrate; each has at least one wiring pad on its top surface, and each of the integrated circuit such that the top surface of the chip lies on a plane substantially parallel to the top surface of the substrate. has been done; also a sealing material surrounding the integrated circuit chip, the sealing material being a top surface of the integrated circuit chip; and the sealing material has a plurality of through holes, and the sealing material has a plurality of through holes. through holes are arranged for at least some of the wiring pads; A wiring conductor pattern is provided on the upper surface of the encapsulant, and the wiring conductor pattern is small. At least some of the wiring paths extend between at least some of the through holes. electrical connection to the wiring through the through hole; The patterned conductor has at least one connection pad; and It has a lid having a plurality of through holes and an electrically insulated cover plate, The through-holes of the cover plate correspond to the connection pads on the wiring pattern conductors, respectively. are arranged; and The cover plate has a conductive means airtightly disposed in each through hole. , at least one of the electrically conductive means connects one of the connection pads of the wiring pattern conductor. is adapted to be in electrical contact with the hermetically sealing the lid around the multi-chip module; one conductive means to electrically contact the connection pad of the wiring pattern conductor; have the means to do; An integrated circuit module characterized by: ６８．前記モジュールの周囲に配設され、前記カバープレートに封止された封止 リングをさらに有することを特徴とする請求の範囲第６７に記載の気密封入モジ ュール。68. a seal disposed around the module and sealed to the cover plate; The hermetically sealed module of claim 67, further comprising a ring. ule. ６９．前記モジュールの基板の下面が前記封止リングに固定されていることを特 徴とする請求の範囲第６７に記載の気密封入モジュール。69. The lower surface of the substrate of the module is fixed to the sealing ring. 67. The hermetically sealed module of claim 67. ７０．前記そジュールが少なくとも１つの側面を有し、前記封止リングが前記少 なくとも１つのモジュール側面に封止されていることを特徴とする請求の範囲第 ６８に記載の気密封入モジュール。70. said module has at least one side surface, and said sealing ring has at least one side surface; Claim 1, characterized in that the module is sealed to at least one side of the module. 68. ７１．前記マルチチップモジュールが少なくとも１つの側面を有し、前記封止リ ングが前記少なくとも１つのモジュール側面に接着されていることを特徴とする 請求の範囲第６０に記載の気密封入モジュール。71. the multi-chip module has at least one side surface, and the sealing lip said at least one module side surface. A hermetically sealed module according to claim 60. ７２．前記蓋のカバープレートがセラミックであることを特徴とする請求の範囲 第７１に記載の気密封入モジュール。72. Claims characterized in that the cover plate of the lid is ceramic. 71. The hermetically sealed module according to item 71. ７３．前記電導手段が前記カバープレートの貫通孔を通って伸張するメタライズ 金属からなっていることを特徴とする請求の範囲第７２に記載の気密封入モジュ ール。73. a metallization in which said electrically conductive means extends through a through hole in said cover plate; The hermetically sealed module according to claim 72, characterized in that it is made of metal. Rules. ７４．前記プレート蓋がその両側に金パッドを有しており、前記金パッドの各々 が前記メタライズされたカバープレートの貫通孔の１つと接触していることを特 徴とする請求の範囲第７３に記載の気密封入モジュール。74. the plate lid has gold pads on both sides thereof, each of the gold pads is in contact with one of the through holes of said metallized cover plate. 74. The hermetically sealed module of claim 73. ７５．前記モジュールの基板が前記気密パッケージの一部分を構成していること を特徴とする請求の範囲第６７に記載の気密封入モジュール。75. the substrate of the module forming part of the hermetic package; The hermetically sealed module according to claim 67, characterized in that:
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